TWI814377B - 在ｐ型基板中之深層ｎ型井內的ｐ型井中形成之非揮發性記憶體單元陣列 - Google Patents

在ｐ型基板中之深層ｎ型井內的ｐ型井中形成之非揮發性記憶體單元陣列 Download PDF

Info

Publication number
TWI814377B
TWI814377B TW111117951A TW111117951A TWI814377B TW I814377 B TWI814377 B TW I814377B TW 111117951 A TW111117951 A TW 111117951A TW 111117951 A TW111117951 A TW 111117951A TW I814377 B TWI814377 B TW I814377B
Authority
TW
Taiwan
Prior art keywords
volatile memory
type well
deep
memory system
well
Prior art date
Application number
TW111117951A
Other languages
English (en)
Other versions
TW202301358A (zh
Inventor
曉萬 陳
恩漢 杜
Original Assignee
美商超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/461,981 external-priority patent/US20220375952A1/en
Application filed by 美商超捷公司 filed Critical 美商超捷公司
Publication of TW202301358A publication Critical patent/TW202301358A/zh
Application granted granted Critical
Publication of TWI814377B publication Critical patent/TWI814377B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Non-Volatile Memory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Biomedical Technology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Read Only Memory (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Neurology (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Power Engineering (AREA)

Abstract

揭露在一p型井中形成之一種非揮發性記憶體單元陣列的許多具體例，該p型井形成在一深層n型井中，而該深層n型井形成在一p型基板中。在一抹除操作期間，將一負電壓施加至該p型井，這降低被施加至單元以使單元進行抹除所需的峰值正電壓。

Description

在P型基板中之深層N型井內的P型井中形成之非揮發性記憶體單元陣列
[優先權請求]本申請案請求2021年5月18日提出之發明名稱為「具有能夠在抹除操作期間接收負電壓的基板之非揮發性記憶體單元陣列」的美國臨時專利申請案第63/190,200號及2021年8月30日提出之發明名稱為「在P型基板中之深層N型井內的P型井中形成之非揮發性記憶體單元陣列」的美國專利申請案第17/461,981號的優先權。在此以提及方式將其併入本文中。
揭露關於在P型基板中之深層N型井內的P型井中形成之非揮發性記憶體單元陣列的許多具體例。在抹除操作期間，將負電壓施加至p型井，這可降低對陣列中的單元進行抹除所需之峰值正電壓。
不同類型的非揮發性記憶體係眾所周知的。例如，在此以提及方式併入本文的美國專利第5,029,130(「'130專利」)揭露一種分離閘極非揮發性記憶體單元陣列，其為一種快閃記憶體單元。這樣的記憶體單元110顯示在圖1中。每個記憶體單元110包括形成在半導體基板12中之源極區域14及汲極區域16，在它們之間有通道區域18。浮動閘極20形成在通道區域18的第一部分上方且與通道區域18的第一部分絕緣(並控制其導電率)，並且形成在源極區域14的一部分上方。字元線端子22(其通常耦接至字元線)具有設置在通道區域18的第二部分上方且與通道區域18的第二部分絕緣(並控制其導電率)的第一部分以及向上且在浮動閘極20上方延伸的第二部分。浮動閘極20及字元線端子22藉由閘極氧化物與基板12絕緣。位元線24耦接至汲極區域16。
藉由在字元線端子22上放置高正電壓(相對於基板12)來抹除記憶體單元110(其中從浮動閘極移除電子)，這導致浮動閘極20上的電子藉由富爾-諾罕穿隧(Fowler-Nordheim(FN))從浮動閘極20隧穿中間絕緣體至字元線端子22。
藉由在字元線端子22上施加正電壓(相對於基板12)及在源極區域14上施加正電壓，以熱電子進行源極側注入(SSI)(其中在浮動閘極上放置電子)來程式化記憶體單元110。電子流將從汲極區域16流向源極區域14。當電子到達字元線端子22與浮動閘極20之間的間隙時，電子將加速並變熱。由於來自浮動閘極20的靜電吸引力，一些加熱的電子將經由閘極氧化物被注入至浮動閘極20上。
藉由在汲極區域16及字元線端子22上施加正讀取電壓(相對於基板12)(這會導通在字元線端子下方之通道區域18的部分)來讀取記憶體單元110。如果浮動閘極20帶正電(亦即，被抹除電子)，則浮動閘極20下方之通道區域18的部分亦導通，並且電流將流過通道區域18，因而被感測為抹除或狀態「1」。如果浮動閘極20帶負電(亦即，用電子來程式化)，則浮動閘極20下方之通道區域18的部分大部分或完全截止，並且電流不會流過(或者會很少流過)通道區域18，因而被感測為程式化或狀態「0」。
表1描繪可以施加至記憶體單元110的端子以執行讀取、抹除及程式化操作的典型電壓及電流範圍： 表1：圖1的快閃記憶體單元110之操作
   WL BL SL
讀取 2-3V 0.6-2V 0V
抹除 ~11-13V 0V 0V
程式化 1-2V 10.5-3µA 9-10V
表1的電壓是相對於基板12，在讀取、抹除或程式化操作期間向基板12施加0V。
作為其它類型的快閃記憶體單元之其它分離閘極記憶體單元配置係已知的。
例如，圖2描繪4-閘極記憶體單元210，其包括源極區域14、汲極區域16、在通道區域18的第一部分上方之浮動閘極20、在通道區域18的第二部分上方之選擇閘極22(通常耦接至字元線WL)、在浮動閘極20上方之控制閘極28以及在源極區域14上方之抹除閘極30。這種配置被描述在美國專利第6,747,310號中，為了各種目的以提及方式將其併入本文。在此，除浮動閘極20外，所有其它閘極皆是非浮動閘極，這意味著它們電連接或可連接至電壓源。因來自浮動閘極20的靜電吸引力藉由將加熱的電子從通道區域18經由閘極氧化物注入至浮動閘極20上來執行程式化。藉由電子從浮動閘極20隧穿至抹除閘極30來執行抹除。
表2描繪可以施加至記憶體單元210的端子以執行讀取、抹除及程式化操作的典型電壓及電流範圍： 表2：圖2的快閃記憶體單元210之操作
   WL/SG BL CG EG SL
讀取 1.0-2V 0.6-2V 0-2.6V 0-2.6V 0V
抹除 -0.5V/0V 0V 0V/-8V 8-12V 0V
程式化 1V 0.1-1µA 8-11V 4.5-9V 4.5-5V
在讀取、抹除或程式化操作期間將0V電壓施加至基板12。
圖3描繪3-閘極記憶體單元310，其為另一種快閃記憶體單元。除記憶體單元310不具有個別的控制閘極外，記憶體單元310與圖2的記憶體單元210相同。除沒有施加控制閘極偏壓外，抹除操作(藉由抹除閘極的使用來進行抹除)及讀取操作相似於圖2的記憶體單元210之操作。程式化操作亦在沒有控制閘極偏壓的情況下完成，因此，在程式化操作期間必須在源極線上施加較高的電壓，以補償控制閘極偏壓的缺少。
表3描繪可以施加至記憶體單元310的端子以執行讀取、抹除及程式化操作的典型電壓及電流範圍： 表3：圖3的快閃記憶體單元310之操作
   WL/SG BL EG SL
讀取 0.7-2.2V 0.6-2V 0-2.6V 0V
抹除 -0.5V/0V 0V 11.5V 0V
程式化 1V 0.2-3µA 4.5V 7-9V
在讀取、抹除或程式化操作期間將0V電壓施加至基板12。
半導體晶片內的空間是寶貴的。在上述習知技藝系統中，陣列外部的電路需要大量空間，這些電路是讀取、程式化及/或抹除操作所必需的。例如，抹除操作所需的高電壓需要特殊的高電壓產生及調節電路，這反過來又需要高電壓電晶體，這些電晶體由於更厚的閘極氧化物、更長的通道長度及更寬的實體間距而需要在半導體晶片上的大面積。
需要一種用於非揮發性記憶體單元陣列的新架構，其可降低抹除操作所需的電壓，從而減少高電壓產生及調節電路所需的空間。
揭露在一p型井中形成的一種非揮發性記憶體單元陣列的許多具體例，該p型井形成在一深層n型井中，該深層n型井形成在一p型基板中。在一抹除操作期間，將一負電壓施加至該p型井，這降低施加至單元以使進行單元抹除所需的峰值正電壓。
本文所描述的具體例能夠將負電壓施加至圍繞某些組件的p型井，以允許在非揮發性記憶體單元的抹除操作期間使用較低電壓。
圖4描繪非揮發性記憶體系統400的方塊圖。非揮發性記憶體系統400包括陣列401、列解碼器402、高電壓解碼器403、行解碼器404、位元線驅動器(亦稱為行驅動器)405(用於控制位元線端子上的程式化(電流))、輸出電路407、控制邏輯408及偏壓產生器409。非揮發性記憶體系統400進一步包括高電壓產生方塊410，其包括電荷泵411、電荷泵調節器412及高電壓位準產生器413。非揮發性記憶體系統400進一步包括(程式化/抹除或權重調整)演算法控制器414、類比電路415、控制引擎416(其可以包括特殊函數，例如，算術函數、激勵函數或嵌入式微控制器邏輯，但不限於此)及測試控制邏輯417。
輸出電路407可以包括多個電路，例如，將單元電流轉換為邏輯「1」或「0」的數位感測電路或者類比感測電路，例如，ADC(類比至數位轉換器)用於將神經元類比輸出轉換為數位位元)、AAC(類比至類比轉換器)(例如，電流至電壓轉換器)、對數轉換器、APC(類比至脈波轉換器)、類比至時間調變脈波轉換器或任何其它類型的轉換器。輸出電路407可以實施激勵函數，例如，整流線性激勵函數(ReLU)或sigmoid。輸出電路407可以實施用於神經元輸出的統計值正規化、正則化、縮放/增益函數、統計捨入或算術函數(例如，加、減、除、乘、移位、對數)。輸出電路407可以實施用於位元線輸出的溫度補償函數。
在下面參考圖5至9描述的具體例中，在被深層n型井圍繞並位於其頂部的p型井內放置陣列及可選的其它組件。然後，在諸如非揮發性記憶體單元的抹除操作之某些操作期間，藉由偏壓產生器409或另一個電壓源將相對於p型基板的負電壓施加至p型井。這降低用於抹除操作所需的最大電壓，從而減少高電壓產生方塊410的整體尺寸及功率。
圖5描繪非揮發性記憶體系統500的俯視圖。非揮發性記憶體系統500包括陣列501、列解碼器502(圖4中之列解碼器402的一個實例)及高電壓解碼器503(圖4中之高電壓解碼器403的一個實例)。陣列501形成在p型井504內，p型井504形成在深層n型井505內，以及深層n型井505形成在p型基板580內。P型井504因此可以接收不同的電壓(包括但不限於負電壓)，因為它藉由深層n型井505與p型基板580隔離。例如，p型基板580可以在0V進行偏壓，深層n型井505可以在0-2V進行偏壓，而p型井504可以在-0.1V至-10V進行偏壓。這些偏壓可以由偏壓產生器409或另一個電壓源來產生。
圖6描繪非揮發性記憶體系統600。非揮發性記憶體系統600包括陣列601、列解碼器602(圖4中之列解碼器402的一個實例)及高電壓解碼器603(圖4中之高電壓解碼器403的一個實例)。
陣列601形成在p型井604內，而p型井604形成在深層n型井605內。
列解碼器602形成在p型井608內，p型井608形成在深層n型井609內。
高電壓解碼器603形成在p型井606內，p型井606形成在深層n型井607內。
深層n型井605、607及609分別形成在p型基板680內(及其頂部上)。可選地，深層n型井605、607及609可以是個別的深層n型井或共同深層n型井的一部分。
包含陣列601的p型井604因此可以由偏壓產生器409或另一個電壓源以相對於p型基板680的負電壓來驅動，因為它藉由深層n型井605與p型基板680隔離。
包含高電壓解碼器603的p型井606因此可以由偏壓產生器409或另一個電壓源以相對於p型基板680的負電壓來驅動，因為它藉由深層n型井607與p型基板680隔離。
例如，p型基板680可以在0V進行偏壓，深層n型井605、607及609可以在0-3V進行偏壓，以及p型井604、606及608可以在-0.1V至-10V進行偏壓。這些偏壓可以由偏壓產生器409或另一個電壓源來產生。
圖7描繪非揮發性記憶體系統700。非揮發性記憶體系統700包括陣列701、陣列702、低電壓解碼器703及高電壓解碼器704。陣列701形成在p型井705內，而p型井705形成在深層n型井706內。陣列702形成在p型井707內，而p型井707形成在深層n型井708內。低電壓解碼器703形成在p型井709內，而p型井709形成在深層n型井710內形成。高電壓解碼器704形成在p型井711內，並且p型井711形成在深層n型井712內。可選地，深層n型井706、708、710及712可以是個別的深層n型井或共同深層n型井的一部分。p型基板(PSUB)780係上面形成所有電路(亦即，陣列701、陣列702、低電壓解碼器703及高電壓解碼器704)的基板。
圖8描繪非揮發性記憶體系統800。非揮發性記憶體系統800包括陣列801、陣列802、低電壓解碼器803、低電壓解碼器804、高電壓解碼器805及高電壓解碼器806。陣列801形成在p型井807內，而p型井807形成在深層n型井808內。陣列802形成在p型井809內，而p型井809亦形成在深層n型井808內。低電壓解碼器803形成在p型井810內，而p型井810形成在深層n型井811內。低電壓解碼器804形成在p型井812內，而p型井812形成在深層n型井813內。高電壓解碼器805形成在p型井814內，而p型井814形成在深層n型井815內。高電壓解碼器806形成在p型井816內，而p型井816形成在深層n型井817內。可選地，深層n型井808、811、815、813及817可以是個別的深層n型井或共同深層n型井的一部分。P型基板880係上面形成所有電路(亦即，陣列801、陣列802、低電壓解碼器803、低電壓解碼器804、高電壓解碼器805及高電壓解碼器806)的基板。
P型井807或809因此可以由偏壓產生器409或另一個電壓源獨立地驅動至相對於p型基板880的負電壓，因為它藉由深層n型井808與p型基板880隔離。同樣地，p型井810、812、814、816因而可以由偏壓產生器409或另一個電壓源獨立地驅動至相對於p型基板880的負電壓，因為它們藉由個別深層n型井811、813、815及817與p型基板880隔離。
圖9描繪剖面900。陣列901或低電壓解碼器(列解碼器)902或高電壓解碼器903(它們分別代表圖5至8中描繪之陣列、列解碼器及高電壓解碼器)形成在p型井904內，p型井904形成在深層n型井905內，以及深層n型井905形成在p型基板980內。P型井端子906提供對p型井904的接入，因而可以用於例如在抹除期間藉由偏壓產生器409或另一個電壓源來施加負電壓(相對於p型基板980)至p型井904。N型井端子907用於施加偏壓至深層n型井905，並且p型基板端子908用於施加偏壓(可以包括0V)至p型基板980。p型基板980係上面形成所有電路(亦即，陣列901或低電壓解碼器(列解碼器)902或高電壓解碼器903)的基板。
可選地，圖5至9中之p型基板可以由偏壓產生器409或另一個電壓源在負電壓(例如，-0.1V至-3V而不是0V)進行偏壓。
使用圖5至9的架構，以下操作電壓可以用於對圖1至3的非揮發性記憶體單元110、210及310執行讀取、程式化及抹除操作，同時理解到圖1至3中之基板12(其為p型基板)被修改為包含在深層n型井內的p型井，如圖9的剖面900所示，其中基板12因而變為p型基板980，深層n型井905形成在基板12內，以及p型井904形成在深層n型井905內，其中記憶體單元110、210及310的陣列形成在p型井904內。此外，如圖9所示，使用p型井端子906接入p型井904，使用n型井端子907接入深層n型井905，使用p型基板端子908接入p型基板980。在此配置中，p型井904充當陣列的記憶體單元及其它組件的(虛擬)p型基板。
下面的表4至表10包含在如圖9配置時要施加至記憶體單元110、210及310的示例性操作電壓。在這些實例中，藉由偏壓產生器409或另一個電壓源，將0V的電壓經由p型基板端子908施加至p型基板980(基板12)，將0-2V的電壓經由n型井端子907施加至深層n型井905，以及將-0.1V至-12V的電壓經由p型井端子906施加至p型井904。
表4描繪當基板12被修改成在基板12內之深層n型井905中包含p型井904時用於圖1的記憶體單元110之第一組操作電壓(相對於基板12來定義)： 表4：圖1的記憶體單元110之操作
   WL BL SL P型井904
被選單元：            
程式化 1.5V 1-3 A 8-9V 0V
讀取 2.5V 0.6-1.0V 0V 0V
抹除(使用正電壓) 12.5V FLT FLT 0V
抹除(使用正電壓與負電壓的組合) 10.5V FLT/-2.5V FLT/-2.5V -2.5V
未被選單元：            
程式化 0V Vdp/VINH 8-9V/0.5V 0V
讀取 0V 0.6-1.0V 0V 0V
抹除(使用正電壓) 0V FLT 0V 0V
抹除(使用正電壓與負電壓的組合) 0V FLT/-2.5V FLT/-2.5V -2.5V
表5描繪當基板在深層n型井內包含p型井時用於圖1的記憶體單元110之第二組操作電壓： 表5：圖1的記憶體單元110之操作
   WL BL SL P型井904
被選單元：            
程式化 1.5V 1-3 A 8-9V 0V
讀取 2.5V 0.6-1.0V 0V 0V
抹除(使用正電壓) 12.5V FLT FLT 0V
抹除(使用正電壓與負電壓的組合) 8V FLT/-4.5V FLT/-4.5V -4.5V
未被選單元：            
程式化 0V Vdp/VINH 8-9V/0.5V 0V
讀取 0V 0.6-1.0V 0V 0V
抹除(使用正電壓) 0V FLT 0V 0V
抹除(使用正電壓與負電壓的組合) -2.5V FLT/-4.5V FLT/-4.5V -4.5V
P型井904在抹除操作期間將負電壓施加至單元的一個或多個端子之情況下是特別有利的，因為在那種情況下，當將負電壓施加至端子時，使用偏壓產生器409或另一個電壓源將負電壓施加至p型井904將減少閘極氧化物區域上的應力，如同p型井904充當被偏壓至負電壓之單元的虛擬基板。
如果不擔心閘極氧化物區域上的應力，則表4是合適的，而如果擔心閘極氧化物區域上的應力，則表5是合適的。在表4中，在抹除操作期間將0V的字元線電壓施加至未被選單元，而在表5中，在抹除操作期間將-2.5V的字元線電壓施加至未被選單元，因為希望減少記憶體單元110及用於2.5V閘極氧化物的周圍(解碼)電晶體之閘極氧化物區域上的應力。在表4的操作中，不擔心解碼電路的閘極氧化物區域上之應力，因為所需的絕對電壓不會導致閘極氧化物區域兩端的電壓超過解碼電路及單元的閘極氧化物崩潰電壓，因此，解碼電路不需要隔離的p型井904。相較之下，在表5的實施中，偏壓產生器409或另一個電壓源將負電壓施加至某些端子，以減少閘極氧化物區域上的應力，因此，隔離的p型井904有利於解碼電路。
表6描繪當基板在深層n型井內包含p型井時用於圖2的記憶體單元210之第一組操作電壓： 表6：圖2的記憶體單元210之操作
   WL BL SL CG EG P型井904
被選單元：                  
程式化 0.7V 1 A 4.5V 10V 4.5V 0V
讀取 1.8V 0.6-1.0V 0V 1.8V 0-1.8V 0V
抹除 0V FLT/-2V FLT/-2V 0V 10.5V -2V
未被選單元：                  
程式化 0V Vdp/VINH 4.5/0.5V 0/2.5V 4.5/0V 0V
讀取 0V 0.6-1.0V 0V 1.8V 0-2.5V 0V
抹除 0V FLT/-2V FLT/-2V 0V 0V -2V
表7描繪當基板在深層n型井內包含p型井時用於圖2的記憶體單元210之第二組操作電壓： 表7：圖2的記憶體單元210之操作
   WL BL SL CG EG P型井904
被選單元：                  
程式化 0.7V 1 A 4.5V 8-10V 4.5-8V 0V
讀取 1.8V 0.6-1.0V 0V 1.8V 0-1.8V 0V
抹除 0V FLT/-4V FLT/-4V -6V 6V -4V
未被選單元：                  
程式化 0V Vdp/VINH 4.5/0.5V 0/2.5V 4.5-8/0V 0V
讀取 0V 0.6-1.0V 0V 2.5V 0-2.5V 0V
抹除 -2V FLT/-4V FLT/-4V 0V 0V -4V
表8描繪當基板在深層n型井內包含p型井時用於圖3的記憶體單元310之第一組操作電壓： 表8：圖3的記憶體單元310之操作
   WL BL SL EG P型井904
被選單元：               
程式化 1.5V 1-3 A 8-9V 4-9V 0V
讀取 2.5V 0.6-1.0V 0V 0-2.5V 0V
抹除 -2.5V FLT/-4.5V FLT/-4.5V 8.5V -4.5V
未被選單元：               
程式化 0V Vdp/VINH 8-9V/0.5V 4-9V/0V 0V
讀取 0V 0.6-1.0V 0V 0-2.5V 0V
抹除 -2.5V FLT/-4.5V FLT/-4.5V -2.5V -4.5V
由於上面關於表5及表6論述的相同原因，p型井904的使用對於表8將特別有利且相對於表7更特別有利。
表9描繪當基板在深層n型井內包含p型井時用於圖3的記憶體單元310之第二組操作電壓： 表9：圖3的記憶體單元310之操作
   WL BL SL EG P型井904
被選單元：               
程式化 1.5V 1-3 A 8-9V 4-9V 0V
讀取 2.5V 0.6-1.0V 0V 0-2.5V 0V
抹除 0V FLT/-2.5V FLT/-2.5V 10.5V -2.5V
未被選單元：               
程式化 0V Vdp/VINH 8-9V/0.5V 4-9V/0V 0V
讀取 0V 0.6-1.0V 0V 0-2.5V 0V
抹除 0V FLT/-2.5V FLT/-2.5V 0V -2.5V
表10：圖3的記憶體單元310之操作
   WL BL SL EG P型井904
被選單元：               
程式化 1.5V 1-3 A 8-9V 4-9V 0V
讀取 2.5V 0.6-1.0V 0V 0-2.5V 0V
抹除 -2.5V FLT/-2.5V FLT/-2.5V 8.5V -4.5V
未被選單元：               
程式化 0V Vdp/VINH 8-9V/0.5V 4-9V/0V 0V
讀取 0V 0.6-1.0V 0V 0-2.5V 0V
抹除 -2.5V FLT/-2.5V FLT/-2.5V -2.5V -4.5V
由於上面關於表5及表6論述的相同原因，p型井904的使用對於表10將特別有利且相對於表9更特別有利。
應當注意，如本文所使用，術語「在...上方」及「在...上」均包含性地包括「直接在...上」(沒有中間材料、元件或空間設置在其間)及「間接在...上」(中間材料、元件或空間設置在其間)。同樣地，術語「相鄰」包括「直接相鄰」(沒有中間材料、元件或空間設置在其間)及「間接相鄰」(中間材料、元件或空間設置在其間)，「安裝至」包括「直接安裝至」(沒有中間材料、元件或空間設置在其間)及「間接安裝至」(中間材料、元件或空間設置在其間)，以及「電耦接至」包括「直接電耦接至」(沒有中間材料或元件在其間將元件電連接在一起)及「間接電耦接至」(中間材料或元件在其間將元件電連接在一起)。例如，在「在基板上方」形成元件可以包括在基板上直接形成元件而其間沒有中間材料/元件，以及在基板上間接形成元件而在其間具有一個或多個中間材料/元件。
12:半導體基板 14:源極區域 16:汲極區域 18:通道區域 20:浮動閘極 22:字元線端子(選擇閘極) 24:位元線 28:控制閘極 30:抹除閘極 110:記憶體單元 210:4-閘極記憶體單元 310:3-閘極記憶體單元 400:非揮發性記憶體系統 401:陣列 402:列解碼器 403:高電壓解碼器 404:行解碼器 405:位元線驅動器(亦稱為行驅動器) 407:輸出電路 408:控制邏輯 409:偏壓產生器 410:高電壓產生方塊 411:電荷泵 412:電荷泵調節器 413:高電壓位準產生器 414:演算法控制器 415:類比電路 416:控制引擎 417:測試控制邏輯 500:非揮發性記憶體系統 501:陣列 502:列解碼器 503:高電壓解碼器 504:p型井 505:深層n型井 580:p型基板 600:非揮發性記憶體系統 601:陣列 602:列解碼器 603:高電壓解碼器 604:p型井 605:深層n型井 606:p型井 607:深層n型井 608:p型井 609:深層n型井 680:p型基板 700:非揮發性記憶體系統 701:陣列 702:陣列 703:低電壓解碼器 704:高電壓解碼器 705:p型井 706:深層n型井 707:p型井 708:p型井 709:p型井 710:深層n型井 711:p型井 712:深層n型井 780:p型基板 800:非揮發性記憶體系統 801:陣列 802:陣列 803:低電壓解碼器 804:低電壓解碼器 805:高電壓解碼器 806:高電壓解碼器 807:p型井 808:深層n型井 809:p型井 810:p型 811:深層n型井 812:p型井 813:深層n型井 814:p型井 815:深層n型井 816:p型井 817:深層n型井 880:P型基板 900:剖面 901:陣列 902:低電壓解碼器(列解碼器) 903:高電壓解碼器 904:p型井 905:深層n型井 906:P型井端子 907:N型井端子 908:p型基板端子 980:p型基板
圖1描繪習知技藝的分離閘極快閃記憶體單元。
圖2描繪另一個習知技藝的分離閘極快閃記憶體單元。
圖3描繪另一個習知技藝的分離閘極快閃記憶體單元。
圖4描繪非揮發性記憶體系統。
圖5描繪包括圍繞陣列的p型井之非揮發性記憶體系統。
圖6描繪包括圍繞陣列、低電壓解碼器電路及高電壓解碼器電路的p型井之非揮發性記憶體系統。
圖7描繪包括圍繞第一陣列、第二陣列、低電壓解碼器電路及高電壓解碼器電路的p型井之非揮發性記憶體系統。
圖8描繪包括圍繞第一陣列、第二陣列、第一低電壓解碼器電路、第二低電壓解碼器電路、第一高電壓解碼器電路及第二高電壓解碼器電路的p型井之非揮發性記憶體系統。
圖9描繪包括圍繞陣列的p型井之非揮發性記憶體系統的剖面。
400:非揮發性記憶體系統
401:陣列
402:列解碼器
403:高電壓解碼器
404:行解碼器
405:位元線驅動器(亦稱為行驅動器)
407:輸出電路
408:控制邏輯
409:偏壓產生器
410:高電壓產生方塊
411:電荷泵
412:電荷泵調節器
413:高電壓位準產生器
414:演算法控制器
415:類比電路
416:控制引擎
417:測試控制邏輯

Claims (29)

  1. 一種非揮發性記憶體系統，包括：一深層n型井，形成在一半導體晶片中；一p型井，形成在該深層n型井中；一非揮發性記憶體單元陣列，形成在該p型井內，每個非揮發性記憶體單元包括一浮動閘極及複數個端子；以及一偏壓產生器，用於在一個或多個非揮發性記憶體單元的一抹除操作期間施加一負電壓至該p型井。
  2. 如請求項1之非揮發性記憶體系統，其中，用於每個非揮發性記憶體單元的該複數個端子包括一位元線端子、一源極線端子及一字元線端子。
  3. 如請求項2之非揮發性記憶體系統，其中，用於每個非揮發性記憶體單元的該複數個端子進一步包括一抹除閘極端子。
  4. 如請求項3之非揮發性記憶體系統，其中，用於每個非揮發性記憶體單元的該複數個端子進一步包括一控制閘極端子。
  5. 如請求項4之非揮發性記憶體系統，其中，該偏壓產生器在一抹除操作期間將一負電壓施加至一被選記憶體單元的一控制閘極端子。
  6. 如請求項1之非揮發性記憶體系統，進一步包括：一列解碼器電路；以及一高電壓解碼器電路。
  7. 如請求項6之非揮發性記憶體系統，其中，該列解碼器電路形成在該p型井中。
  8. 如請求項7之非揮發性記憶體系統，其中，該高電壓解碼器電路形成在該p型井中。
  9. 如請求項6之非揮發性記憶體系統，其中，該列解碼器電路形成在一第二p型井內，而該第二p型井形成在該深層n型井內。
  10. 如請求項9之非揮發性記憶體系統，其中，該深層n型井形成在一p型基板中。
  11. 如請求項9之非揮發性記憶體系統，其中，該高電壓解碼器電路形成在一第三p型井內，而該第三p型井形成在該深層n型井內。
  12. 如請求項11之非揮發性記憶體系統，其中，該深層n型井形成在一p型基板中。
  13. 如請求項6之非揮發性記憶體系統，其中，該列解碼器電路形成在一第二p型井內，而該第二p型井形成在一第二深層n型井內。
  14. 如請求項13之非揮發性記憶體系統，其中，該第二深層n型井形成在一p型基板中。
  15. 如請求項13之非揮發性記憶體系統，其中，該高電壓解碼器電路形成在一第三p型井內，而該第三p型井形成在一第三深層n型井內。
  16. 如請求項15之非揮發性記憶體系統，其中，該第三深層n型井形成在一p型基板中。
  17. 如請求項1之非揮發性記憶體系統，其中，該偏壓產生器在讀取、抹除及程式化操作期間施加0V的電壓至未被選非揮發性記憶體單元的字元線。
  18. 如請求項1之非揮發性記憶體系統，其中，該偏壓產生器在讀取、抹除及程式化操作期間施加一電壓至未被選非揮發性記憶體單元的字元線，該電壓被選擇以減少該等單元的整個閘極氧化物之應力。
  19. 一種非揮發性記憶體系統，包括：一深層n型井，形成在一半導體晶片中；一第一p型井，形成在該深層n型井內；一第二p型井，形成在該深層n型井內；一第一非揮發性記憶體單元陣列，形成在該第一p型井內，在該第一陣列中的每個非揮發性記憶體單元包括一浮動閘極及複數個端子；一第二非揮發性記憶體單元陣列，形成在該第二p型井內，在該第二陣列中的每個非揮發性記憶體單元包括一浮動閘極及複數個端子；以及一偏壓產生器，用於在該第一陣列中的一個或多個非揮發性記憶體單元之一抹除操作期間施加一負電壓至該第一p型井；以及在該第二陣列中的一個或多個非揮發性記憶體單元之一抹除操作期間施加該負電壓至該第二p型井。
  20. 如請求項19之非揮發性記憶體系統，其中，用於該第一陣列及該第二陣列中的每個非揮發性記憶體單元之該複數個端子包括一位元線端子、一源極線端子及一字元線端子。
  21. 如請求項20之非揮發性記憶體系統，其中，用於該第一陣列及該第二陣列中的每個非揮發性記憶體單元之該複數個端子進一步包括一抹除閘極端子。
  22. 如請求項21之非揮發性記憶體系統，其中，用於該第一陣列及該第二陣列中的每個非揮發性記憶體單元之該複數個端子進一步包括一控制閘極端子。
  23. 如請求項19之非揮發性記憶體系統，包括：一列解碼器電路；以及一高電壓解碥器電路。
  24. 如請求項23之非揮發性記憶體系統，其中，該列解碼器電路形成在一第三p型井內，該第三p型井形成在該深層n型井內。
  25. 如請求項23之非揮發性記憶體系統，其中，該列解碼器電路形成在一第三p型井內，該第三p型井形成在一第二深層n型井內。
  26. 如請求項25之非揮發性記憶體系統，其中，該高電壓解碼器電路形成在一第四p型井內，而該第四p型井形成在一第二深層n型井內。
  27. 如請求項19之非揮發性記憶體系統，其中，該偏壓產生器用於在讀取、抹除及程式化操作期間施加0V的電壓至未被選非揮發性記憶體單元的字元線。
  28. 如請求項19之非揮發性記憶體系統，其中，該偏壓產生器用於在讀取、抹除及程式化操作期間施加一電壓至未被選非揮發性記憶體單元的字元線，該電壓被選擇以減少該等單元的整個閘極氧化物之應力。
  29. 如請求項19之非揮發性記憶體系統，其中，該偏壓產生器在一抹除操作期間將一負電壓施加至一被選記憶體單元的一控制閘極端子。
TW111117951A 2021-05-18 2022-05-13 在ｐ型基板中之深層ｎ型井內的ｐ型井中形成之非揮發性記憶體單元陣列 TWI814377B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202163190200P 2021-05-18 2021-05-18
US63/190,200 2021-05-18
US17/461,981 2021-08-30
US17/461,981 US20220375952A1 (en) 2021-05-18 2021-08-30 Non-volatile memory cell array formed in a p-well in a deep n-well in a p-substrate
PCT/US2021/048934 WO2022245383A1 (en) 2021-05-18 2021-09-02 Non-volatile memory cell array formed in a p-well in a deep n-well in a p-substrate
WOPCT/US21/48934 2021-09-02

Publications (2)

Publication Number Publication Date
TW202301358A TW202301358A (zh) 2023-01-01
TWI814377B true TWI814377B (zh) 2023-09-01

Family

ID=78078368

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111117951A TWI814377B (zh) 2021-05-18 2022-05-13 在ｐ型基板中之深層ｎ型井內的ｐ型井中形成之非揮發性記憶體單元陣列

Country Status (5)

Country Link
EP (1) EP4341935A1 (zh)
JP (1) JP2024521553A (zh)
KR (1) KR20230158093A (zh)
TW (1) TWI814377B (zh)
WO (1) WO2022245383A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2019A (en) * 1841-03-29 goedes
US20060044872A1 (en) * 2004-09-02 2006-03-02 Nazarian Hagop A NAND flash depletion cell structure
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5998826A (en) * 1996-09-05 1999-12-07 Macronix International Co., Ltd. Triple well floating gate memory and operating method with isolated channel program, preprogram and erase processes
DE69834120T2 (de) * 1998-06-04 2006-10-12 Macronix International Co. Ltd., Hsinchu Blockdekodierter wortleitungstreiber mit positiver und negativer spannungsbetriebsart unter verwendung von mos-transistoren mit vier anschlüssen
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6768671B1 (en) * 2003-03-05 2004-07-27 Nexflash Technologies, Inc. Nonvolatile memory and method of operation thereof to control erase disturb
US7466591B2 (en) * 2006-06-01 2008-12-16 Microchip Technology Incorporated Method for programming and erasing an array of NMOS EEPROM cells that minimizes bit disturbances and voltage withstand requirements for the memory array and supporting circuits
KR20120108977A (ko) * 2009-10-23 2012-10-05 에이플러스 플래시 테크놀러지, 인크. Ｎｔ―스트링 플래시 디자인을 위한 진보한 천공―스루 프리 프로그램 방식
US9099192B1 (en) * 2014-01-13 2015-08-04 Integrated Silicon Solution, Inc. Erase algorithm for flash memory
US9972395B2 (en) * 2015-10-05 2018-05-15 Silicon Storage Technology, Inc. Row and column decoders comprising fully depleted silicon-on-insulator transistors for use in flash memory systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2019A (en) * 1841-03-29 goedes
US20060044872A1 (en) * 2004-09-02 2006-03-02 Nazarian Hagop A NAND flash depletion cell structure
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof

Also Published As

Publication number Publication date
KR20230158093A (ko) 2023-11-17
TW202301358A (zh) 2023-01-01
WO2022245383A1 (en) 2022-11-24
EP4341935A1 (en) 2024-03-27
JP2024521553A (ja) 2024-06-03

Similar Documents

Publication Publication Date Title
US7436709B2 (en) NAND flash memory with boosting
CN104285257B (zh) 非易失性存储器装置及其操作方法
TWI641113B (zh) 非揮發性分離閘記憶體裝置及其操作方法
US8331160B2 (en) Memory device having improved programming operation
EP3172733B1 (en) System and method to inhibit erasing of portion of sector of split gate flash memory cells
US20090201742A1 (en) Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
US6005809A (en) Program and erase method for a split gate flash EEPROM
US20030071301A1 (en) Method for erasing a nonvolatile memory cell formed in a body region of a substrate
US7738298B2 (en) Flash memory device
JPH01192092A (ja) 電気的消去可能不揮発性半導体記憶装置
US6195291B1 (en) Flash EEPROM with on-chip erase source voltage generator
JP6882054B2 (ja) 不揮発性半導体記憶装置
JP4049641B2 (ja) 不揮発性半導体記憶装置
US20130170292A1 (en) High voltage tolerant row driver
WO1993004475A1 (en) Method of programming electrically erasable programmable read-only memory
TWI814377B (zh) 在ｐ型基板中之深層ｎ型井內的ｐ型井中形成之非揮發性記憶體單元陣列
JPH01273296A (ja) 半導体記憶装置
US20220375952A1 (en) Non-volatile memory cell array formed in a p-well in a deep n-well in a p-substrate
US6137727A (en) Reduction of oxide stress through the use of forward biased body voltage
CN117178325A (zh) 形成于p型衬底中的深N阱内的非易失性存储器单元阵列
US6768683B1 (en) Low column leakage flash memory array
WO2016014166A1 (en) System and method to inhibit erasing of portion of sector of split gate flash memory cells
TW202329110A (zh) 針對非揮發性記憶體系統中的抹除或程式化操作提供高電壓的收發器
US20020176289A1 (en) Method of erasing a FAMOS memory cell and a corresponding memory cell
US8114738B2 (en) System and method for providing low cost high endurance low voltage electrically erasable programmable read only memory