JPH01192092A - 電気的消去可能不揮発性半導体記憶装置 - Google Patents
電気的消去可能不揮発性半導体記憶装置Info
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- JPH01192092A JPH01192092A JP63018264A JP1826488A JPH01192092A JP H01192092 A JPH01192092 A JP H01192092A JP 63018264 A JP63018264 A JP 63018264A JP 1826488 A JP1826488 A JP 1826488A JP H01192092 A JPH01192092 A JP H01192092A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
この発明は電気的に消去可能な不揮発性半導体記憶装置
に関する。 ′ （従来の技術） 電気的にデータを消去することができる不揮発性半導体
記憶装置（ＥＥＦＲＯＭ；Ｅ Ｉｅｃｔｒｉｃａｌｌｙ
Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒａｍａｂｌｅ
ＲＯＭ）では、ＥＦＲＯＭと同一メカニズムで書込み動
作が実行される。すなわち、制御ゲートに高電界を印加
して熱電子（ホットエレクトロン）を発生し、この電子
を浮遊ゲートに注入することによってデータの書込みが
行われる。
に関する。 ′ （従来の技術） 電気的にデータを消去することができる不揮発性半導体
記憶装置（ＥＥＦＲＯＭ；Ｅ Ｉｅｃｔｒｉｃａｌｌｙ
Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒａｍａｂｌｅ
ＲＯＭ）では、ＥＦＲＯＭと同一メカニズムで書込み動
作が実行される。すなわち、制御ゲートに高電界を印加
して熱電子（ホットエレクトロン）を発生し、この電子
を浮遊ゲートに注入することによってデータの書込みが
行われる。
一方、消去動作は、消去ゲートに高電圧（約３０ｖ）を
印加し、浮遊ゲートに注入された電子を抜くことにより
行われる。
印加し、浮遊ゲートに注入された電子を抜くことにより
行われる。
第４図（Ａ）にＥＥＦＲＯＭのメモリセルの平面図を示
す。また、第４図（Ｂ）にはそのＩ−１線に沿った断面
構造が示されている。図中、ＣＧは制御ゲート、ＦＧは
浮遊ゲート、ＥＧは消去ゲート、Ｓはソース、Ｄはドレ
インである。
す。また、第４図（Ｂ）にはそのＩ−１線に沿った断面
構造が示されている。図中、ＣＧは制御ゲート、ＦＧは
浮遊ゲート、ＥＧは消去ゲート、Ｓはソース、Ｄはドレ
インである。
このような３重ゲート構°造を有するＭＯｓトランジス
タは、第５図（Ａ）のようなシンボル図で表される。第
５図（Ｂ５はこのトランジスタの容全結合の等価回路を
示すもので、制御ゲートＣＧと浮遊ゲートＦＣと間には
容量Ｃｃｆ’が存在し、また浮遊ゲー）ＦＧと基板Ｓｕ
ｂ間には容量Ｃｓｕｂが存在する。また、ドレインＤと
浮遊ゲートＦＧ間には容量 Ｃｄｆ、さらに消去ゲート
ＥＧと浮遊ゲーｈＦＧ間には容Ｑ Ｃｅｆ’が存在する
。
タは、第５図（Ａ）のようなシンボル図で表される。第
５図（Ｂ５はこのトランジスタの容全結合の等価回路を
示すもので、制御ゲートＣＧと浮遊ゲートＦＣと間には
容量Ｃｃｆ’が存在し、また浮遊ゲー）ＦＧと基板Ｓｕ
ｂ間には容量Ｃｓｕｂが存在する。また、ドレインＤと
浮遊ゲートＦＧ間には容量 Ｃｄｆ、さらに消去ゲート
ＥＧと浮遊ゲーｈＦＧ間には容Ｑ Ｃｅｆ’が存在する
。
したがって、初期状態で浮遊ゲートＦＧに電荷Ｑ１が注
入されているとすると、次の関係式が成立つ。
入されているとすると、次の関係式が成立つ。
Ｑｌ ＝ （Ｖｃｇ−Ｖｆ’ｇ） Ｃｅｆ’＋ （Ｖｓ
ｕｂ −Ｖｆ’ｇ） Ｃ５ｕｂ＋ （Ｖｅｇ−Ｖｆ’ｇ
） Ｃｅｆ’＋ （Ｖｄ −Ｖｆ’ｇ） Ｃｄｆ’−Ｖ
ｌ’ｇ （Ｃｃｆ＋Ｃ５ｕｂ ＋Ｃｅｌ’＋Ｃｄ（’）
−（Ｖｃｇ−Ｃｃｆ’＋Ｖｓｕｂ ＊ Ｃ５ｕｂ ＋Ｖ
ｅｇ−Ｃｅｆ＋Ｖｄ ＠ Ｃｄｆ’１ココテ、Ｖｃｇ、
Ｖｒｇ、 Ｖｅｇ、 Ｖｓｕｂ 、 Ｖｄは、それぞ
れ制御ゲートＣＧ、浮遊ゲートＦＧ、消去ゲートＥＧ、
基板Ｓ ｕｂ、 ドレインＤの電圧である。
ｕｂ −Ｖｆ’ｇ） Ｃ５ｕｂ＋ （Ｖｅｇ−Ｖｆ’ｇ
） Ｃｅｆ’＋ （Ｖｄ −Ｖｆ’ｇ） Ｃｄｆ’−Ｖ
ｌ’ｇ （Ｃｃｆ＋Ｃ５ｕｂ ＋Ｃｅｌ’＋Ｃｄ（’）
−（Ｖｃｇ−Ｃｃｆ’＋Ｖｓｕｂ ＊ Ｃ５ｕｂ ＋Ｖ
ｅｇ−Ｃｅｆ＋Ｖｄ ＠ Ｃｄｆ’１ココテ、Ｖｃｇ、
Ｖｒｇ、 Ｖｅｇ、 Ｖｓｕｂ 、 Ｖｄは、それぞ
れ制御ゲートＣＧ、浮遊ゲートＦＧ、消去ゲートＥＧ、
基板Ｓ ｕｂ、 ドレインＤの電圧である。
Ｃｃｆ’＋ Ｃ５ｕｂ ＋ Ｃｅｆ’＋ Ｃｄｆ’−Ｃ
ｔとおくと、浮遊ゲートＦＧの電圧ｖｆｇは、と表され
る。
ｔとおくと、浮遊ゲートＦＧの電圧ｖｆｇは、と表され
る。
通常、Ｖｓｕｂ −ＯＶＳＣｅ４． Ｃｄｆ＜Ｃｃｆ’
（：設定されているので、（Ｑｌ ／Ｃｔ ）−Ｖｒｇ
ｌとすると、 となる。
（：設定されているので、（Ｑｌ ／Ｃｔ ）−Ｖｒｇ
ｌとすると、 となる。
第６図（Ａ）は、ドレイン電圧Ｖｄを一定とし、制御ゲ
ー）Ｖｃｇをパラメータとして情報の書込みを行なった
場合の書込み時間Ｔｐｖとしきい値電圧・の変化量Δｖ
ｔｈとの関係を表す特性図である。
ー）Ｖｃｇをパラメータとして情報の書込みを行なった
場合の書込み時間Ｔｐｖとしきい値電圧・の変化量Δｖ
ｔｈとの関係を表す特性図である。
この図において、曲線ａは制御ゲート電圧Ｖｃｇが高い
場合のもので、また曲線すは制御ゲート電圧Ｖｃｇが低
い場合のものである。
場合のもので、また曲線すは制御ゲート電圧Ｖｃｇが低
い場合のものである。
第６図（Ｂ）は、ドレイン電圧Ｖｄおよび書込み時間Ｔ
ｐｖを一定と、して情報の書込みを行ない、その場合の
制御ゲート電圧Ｖｃｇに対するしきい値電圧の変化量Δ
ｖｔｈを表す特性図である。
ｐｖを一定と、して情報の書込みを行ない、その場合の
制御ゲート電圧Ｖｃｇに対するしきい値電圧の変化量Δ
ｖｔｈを表す特性図である。
一般に、２重ゲート構造のＭＯＳトランジスタをメモリ
セルとするＥＰＲＯＭの書込みにおいては、制御ゲート
電圧Ｖｃｇが高い方が浮遊ゲートｖｒｇへ電子の注入が
多くなり、書込み特性が改善されるが、第６図から分る
ように３重ゲート構造を有するＭＯ３ｈラントランジス
タリセルとするＥＥＰＲＯＭでは書込み時にＶｃｇがあ
まりに高いとしきい値電圧の変化量Δｖｔｈが小さくな
り、書込み特性が悪化してしまう。
セルとするＥＰＲＯＭの書込みにおいては、制御ゲート
電圧Ｖｃｇが高い方が浮遊ゲートｖｒｇへ電子の注入が
多くなり、書込み特性が改善されるが、第６図から分る
ように３重ゲート構造を有するＭＯ３ｈラントランジス
タリセルとするＥＥＰＲＯＭでは書込み時にＶｃｇがあ
まりに高いとしきい値電圧の変化量Δｖｔｈが小さくな
り、書込み特性が悪化してしまう。
これは、ＥＥＦＲＯＭセルではデータ消去後は浮遊ゲー
トが正に帯電しているため、書込み時にＶｃｇが高いと
浮遊ゲートの電位が高くなり過ぎ、浮遊ゲート下に反転
層が形成され、ドレイン近傍での電界集中が起きにくく
なるためである。
トが正に帯電しているため、書込み時にＶｃｇが高いと
浮遊ゲートの電位が高くなり過ぎ、浮遊ゲート下に反転
層が形成され、ドレイン近傍での電界集中が起きにくく
なるためである。
例えば、ＥＦＲＯＭの場合、ドレイン電圧Ｖｄ−１５Ｖ
％ 制御ゲート電圧Ｖｃｇ −２１Ｖ、 Ｖｆｇｉ−
〇の時、Ｃｃｆ／Ｃｔ−０，５７とすれば、■式より浮
遊ゲート電圧Ｖｆｇは約１２Ｖとなり、セルトランジス
タは５極管動作となるため、ドレイン近傍で熱電子が充
分発生し、効率良く浮遊ゲート内へ電子が注入される。
％ 制御ゲート電圧Ｖｃｇ −２１Ｖ、 Ｖｆｇｉ−
〇の時、Ｃｃｆ／Ｃｔ−０，５７とすれば、■式より浮
遊ゲート電圧Ｖｆｇは約１２Ｖとなり、セルトランジス
タは５極管動作となるため、ドレイン近傍で熱電子が充
分発生し、効率良く浮遊ゲート内へ電子が注入される。
しかし、ＥＥＦＲＯＭにあっては、例えば充分消去され
た状態では浮遊ゲートが正電位に帯電しているため、浮
遊ゲート内の電位Ｖ［’ｇｉが例えば＋６Ｖになってい
るとすると、ＥＦＲＯＭと同様にしてドレイン電圧Ｖｄ
＝１５Ｖ、Ｖｃｇ−２１Ｖで書込みを行った場合には
、浮遊ゲート電圧は１８Ｖで３極管動作となり、浮遊ゲ
ート下に反転層が形成される。このため、ピンチオフ点
ができず、熱電子が充分発生されなくなるので、浮遊ゲ
ートへの電子の注入効率が悪くなる。
た状態では浮遊ゲートが正電位に帯電しているため、浮
遊ゲート内の電位Ｖ［’ｇｉが例えば＋６Ｖになってい
るとすると、ＥＦＲＯＭと同様にしてドレイン電圧Ｖｄ
＝１５Ｖ、Ｖｃｇ−２１Ｖで書込みを行った場合には
、浮遊ゲート電圧は１８Ｖで３極管動作となり、浮遊ゲ
ート下に反転層が形成される。このため、ピンチオフ点
ができず、熱電子が充分発生されなくなるので、浮遊ゲ
ートへの電子の注入効率が悪くなる。
（発明が解決しようとする課題）
この発明は前述の事情に鑑みなされたもので、従来では
ＥＥＦＲＯＭセルへのデータ書込みにおいてもＥＦＲＯ
Ｍセルと同じ方式を用いており、充分な書込み特性が得
られなかった点を改善し、ＥＥＰＲＯＭセルの浮遊ゲー
トに充分に熱電子を注入できるようにし、書込み特性の
良好な電気的消去可能不揮発性半導体記憶装置を提供す
ることを目的とする。
ＥＥＦＲＯＭセルへのデータ書込みにおいてもＥＦＲＯ
Ｍセルと同じ方式を用いており、充分な書込み特性が得
られなかった点を改善し、ＥＥＰＲＯＭセルの浮遊ゲー
トに充分に熱電子を注入できるようにし、書込み特性の
良好な電気的消去可能不揮発性半導体記憶装置を提供す
ることを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明による電気的消去可能不揮発性半導体記憶装置
にあっては、制御ゲートと浮遊ゲートを有するＭＯＳト
ランジスタより成るメモリセルを行および列のマトリク
ス状に配置してなるメモリセルアレイと、データ書込み
時に前記メモリセルのドレインが接続されている列線を
所定の書込み電圧に設定する第１の書込み電圧発生手段
と、データ書込み時に前記メモリセルの制御ゲートが接
続されている行線を前記書込み電圧よりも低い電圧に設
定する第２の書込み電圧発生手段とを具備することを特
徴とする。
にあっては、制御ゲートと浮遊ゲートを有するＭＯＳト
ランジスタより成るメモリセルを行および列のマトリク
ス状に配置してなるメモリセルアレイと、データ書込み
時に前記メモリセルのドレインが接続されている列線を
所定の書込み電圧に設定する第１の書込み電圧発生手段
と、データ書込み時に前記メモリセルの制御ゲートが接
続されている行線を前記書込み電圧よりも低い電圧に設
定する第２の書込み電圧発生手段とを具備することを特
徴とする。
（作用）
前記構成の電気的消去可能不揮発性半導体記憶装置にあ
っては、前記第１および第２の書込み電圧発生手段によ
って３重ゲート構造のトランジスタを５極管動作させる
ことができ、書込み時において浮遊ゲートに熱電子を充
分に注入することが可能となる。したがりて、書込み特
性の良好な電気的消去可能不揮発性半導体記憶装置が得
られる。
っては、前記第１および第２の書込み電圧発生手段によ
って３重ゲート構造のトランジスタを５極管動作させる
ことができ、書込み時において浮遊ゲートに熱電子を充
分に注入することが可能となる。したがりて、書込み特
性の良好な電気的消去可能不揮発性半導体記憶装置が得
られる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係わる電気的消去可能不
揮発性半導体記憶装置を示す。 第１図において、Ｒ１
−Ｒｍは行線、Ｄｌ−Ｄｎは列線であり、これら行線Ｒ
１ｘＲｍと列線Ｄｉ −Ｄｎとの交差位置には３重ゲー
ト構造のＭＯＳトランジスタから成るメモリセルＴＭＩ
Ｉ−ＴＭｍｎが設けられ、これらメモリセルＴＭＩＩ−
ＴＭｍｎの制御ゲートは行線Ｒ１−Ｒａ＋に、ドレイン
は列線Ｄ１〜Ｄｎにそれぞれ接続されている。さらに、
メモリセルＴＭＩＩ−ＴＭｓｎのソースはそれぞれアー
ス電位に接続されている。このように、行線Ｒ１〜Ｒ１
，および列線ＤＩ−ＤｎによりメモリセルＴＭＩＩ−Ｔ
Ｍｓｎをマトリクス上に配置することによって、メモリ
セルアレイ１０が構成される。
揮発性半導体記憶装置を示す。 第１図において、Ｒ１
−Ｒｍは行線、Ｄｌ−Ｄｎは列線であり、これら行線Ｒ
１ｘＲｍと列線Ｄｉ −Ｄｎとの交差位置には３重ゲー
ト構造のＭＯＳトランジスタから成るメモリセルＴＭＩ
Ｉ−ＴＭｍｎが設けられ、これらメモリセルＴＭＩＩ−
ＴＭｍｎの制御ゲートは行線Ｒ１−Ｒａ＋に、ドレイン
は列線Ｄ１〜Ｄｎにそれぞれ接続されている。さらに、
メモリセルＴＭＩＩ−ＴＭｓｎのソースはそれぞれアー
ス電位に接続されている。このように、行線Ｒ１〜Ｒ１
，および列線ＤＩ−ＤｎによりメモリセルＴＭＩＩ−Ｔ
Ｍｓｎをマトリクス上に配置することによって、メモリ
セルアレイ１０が構成される。
列線ＤＩ−Ｄｎは、列線選択回路２０内の列線選択用エ
ンハンスメント型ＭＯ８トランジスタＴＤＩ−ＴＤｎを
それぞれ介して信号検出ノードＮ１に接続されている。
ンハンスメント型ＭＯ８トランジスタＴＤＩ−ＴＤｎを
それぞれ介して信号検出ノードＮ１に接続されている。
列選択用ＭＯＳトランジスタＴＤＩ−ＴＤｎのゲートに
は、列デコーダｌによって選択的に付勢される列選択線
Ｃ１〜Ｃｎが接続されている。
は、列デコーダｌによって選択的に付勢される列選択線
Ｃ１〜Ｃｎが接続されている。
行デコーダ２によって選択的に付勢される行線Ｒ１〜Ｒ
Ｉ１１の他端には、書込み用トランジスタ回路３０が接
続され、また列選択線Ｃ１−Ｃｎの他端には書込み用ト
ランジスタ回路４０が接続されている。
Ｉ１１の他端には、書込み用トランジスタ回路３０が接
続され、また列選択線Ｃ１−Ｃｎの他端には書込み用ト
ランジスタ回路４０が接続されている。
トランジスタ回路４０は、列選択線０１〜Ｃｎにそれぞ
れのソースおよびゲートが共通接続されているデプレッ
ション型ＭＯＳトランジスタＷＣ１〜Ｗ Ｃｎより構成
される。これらトランジスタＷＣＩ−ＷＣｎのドレイン
には、外部より供給される電源ｖＰが接続されている。
れのソースおよびゲートが共通接続されているデプレッ
ション型ＭＯＳトランジスタＷＣ１〜Ｗ Ｃｎより構成
される。これらトランジスタＷＣＩ−ＷＣｎのドレイン
には、外部より供給される電源ｖＰが接続されている。
トランジスタ回路３０は、行線Ｒ１−Ｒ＋ａにそれぞれ
のソースおよびゲートが共通接続されているデプレッシ
ョン型ＭＯＳトランジスタＷＲＩ〜Ｗ Ｒｍより構成さ
れる。これらトランジスタＷＲＩ〜Ｗ Ｒｔａのドレイ
ンには、内部電源ｖＰ′が接続されている。
のソースおよびゲートが共通接続されているデプレッシ
ョン型ＭＯＳトランジスタＷＲＩ〜Ｗ Ｒｍより構成さ
れる。これらトランジスタＷＲＩ〜Ｗ Ｒｔａのドレイ
ンには、内部電源ｖＰ′が接続されている。
この内部電源ｖＰ′は、外部からの電源ｖＰよりも低い
値に設定されている。この内部電源ｖＰ′を発生する回
路については第２図でその具体例を説明するが、・基本
的にはｖＰを電源電圧とし、発生電圧をｖＰよりも所定
値だけ低く設定した定電圧発生回路であればよい。
値に設定されている。この内部電源ｖＰ′を発生する回
路については第２図でその具体例を説明するが、・基本
的にはｖＰを電源電圧とし、発生電圧をｖＰよりも所定
値だけ低く設定した定電圧発生回路であればよい。
メモリセルのドレイン電圧は、電源ｖＰからトランジス
タＴｌ、ＴＤＩを通してセルに電流が流れることにより
決定されるが、ＶＰ−２１Ｖとすると、ドレイン電圧は
約１５Ｖになる。この場合、例えば１７．５Ｖの内部電
源ＶＰ’を発生すれば、前述した■式より浮遊ゲート電
圧Ｖｆｇ−１６Ｖとなる。したがって、セルは５極管動
作となり良好な書込み特性を得ることが可能になる。
タＴｌ、ＴＤＩを通してセルに電流が流れることにより
決定されるが、ＶＰ−２１Ｖとすると、ドレイン電圧は
約１５Ｖになる。この場合、例えば１７．５Ｖの内部電
源ＶＰ’を発生すれば、前述した■式より浮遊ゲート電
圧Ｖｆｇ−１６Ｖとなる。したがって、セルは５極管動
作となり良好な書込み特性を得ることが可能になる。
第２図に内部電源ｖＰ′を発生する具体的構成の一例を
示す。
示す。
すなわち、チャージポンプ回路１００から出力されるパ
ルス信号は、通常のブートストラップ型の構成より成る
高電圧発生回ｗ１１１０ 、１２０に入力される。高電
圧発生回路１１０からは消去ゲート信号として用いられ
る昇圧電圧ＶＥが出力され、また高電圧発生回路１２０
からは書込み信号として用いられる昇圧電圧ＶＨが出力
される。
ルス信号は、通常のブートストラップ型の構成より成る
高電圧発生回ｗ１１１０ 、１２０に入力される。高電
圧発生回路１１０からは消去ゲート信号として用いられ
る昇圧電圧ＶＥが出力され、また高電圧発生回路１２０
からは書込み信号として用いられる昇圧電圧ＶＨが出力
される。
ドレインが電源ｖＰ印加端子に接続されたエンハンスメ
ント型ＭＯＳトランジスタＴｌｌのゲートには、電圧Ｖ
Ｈが供給される。エンハンスメント型ＭＯＳトランジス
タＴｌｌとＴＩ２は直列に接続され、トランジスタＴ１
２のソースは定電圧の内部電源ｖＰ′を得るためのノー
ドＮ２に接続されている。
ント型ＭＯＳトランジスタＴｌｌのゲートには、電圧Ｖ
Ｈが供給される。エンハンスメント型ＭＯＳトランジス
タＴｌｌとＴＩ２は直列に接続され、トランジスタＴ１
２のソースは定電圧の内部電源ｖＰ′を得るためのノー
ドＮ２に接続されている。
トランジスタＴ１２のゲートにはノードＮ３が接続され
、このノードＮ３にはドレインが電源ｖＰ印加端に接続
されたデプレッション型ＭＯＳトランジスタＴ１５のゲ
ートおよびソースが接続されると共に、エンハンスメン
ト型ＭＯ３トランジスタＴ１６のドレインが接続されて
いる。このトランジスタＴｌＢのソースには、抵抗分割
比で得られた電圧ＶＲ（電源電圧■Ｐとアース電位との
間の抵抗ｐｔおよびＰ２の比で得られた電位）が供給さ
れ、かつゲートにはノードＮ２が接続されて−する。
、このノードＮ３にはドレインが電源ｖＰ印加端に接続
されたデプレッション型ＭＯＳトランジスタＴ１５のゲ
ートおよびソースが接続されると共に、エンハンスメン
ト型ＭＯ３トランジスタＴ１６のドレインが接続されて
いる。このトランジスタＴｌＢのソースには、抵抗分割
比で得られた電圧ＶＲ（電源電圧■Ｐとアース電位との
間の抵抗ｐｔおよびＰ２の比で得られた電位）が供給さ
れ、かつゲートにはノードＮ２が接続されて−する。
さらに、上記ノードＮ２には、電圧ＶＣをゲート入力と
するデプレッション型ＭＯＳトランジスタＴ１３のドレ
インが接続されている。このトランジスタＴ１３のソー
スとアース電位印加端との間にはエンハンスメント型Ｍ
Ｏ８トランジスタＴ１４が接続され、そのゲートには書
込み制御信号Ｐｒが供給されている。
するデプレッション型ＭＯＳトランジスタＴ１３のドレ
インが接続されている。このトランジスタＴ１３のソー
スとアース電位印加端との間にはエンハンスメント型Ｍ
Ｏ８トランジスタＴ１４が接続され、そのゲートには書
込み制御信号Ｐｒが供給されている。
上記構成でなる定電圧回路では、データ読出し時には信
号Ｐｒが高レベルになり、高電圧発生回路１２０の出力
ＶＨが低レベルになると共に、ＭＯＳトランジスタＴ１
４もオンするため、ノードＮ２は低レベルとなる。
号Ｐｒが高レベルになり、高電圧発生回路１２０の出力
ＶＨが低レベルになると共に、ＭＯＳトランジスタＴ１
４もオンするため、ノードＮ２は低レベルとなる。
一方、データ書込み時には、信号Ｐｒが低レベル、ＶＰ
−２１Ｖに設定されるので、ＭＯＳトランジスタＴ１４
がオフすると共に、高電圧発生回路１２０の出力電圧Ｖ
ＨはＶＰ＋αとなる。したがつて、ＭＯＳトランジスタ
Ｔｌｌは３極管動作となり、ノードＮ２の電位ｖＰ′は
下記のように表される。
−２１Ｖに設定されるので、ＭＯＳトランジスタＴ１４
がオフすると共に、高電圧発生回路１２０の出力電圧Ｖ
ＨはＶＰ＋αとなる。したがつて、ＭＯＳトランジスタ
Ｔｌｌは３極管動作となり、ノードＮ２の電位ｖＰ′は
下記のように表される。
Ｖ Ｐ ’ −Ｖ Ｒ＋ Ｖ ｔｈｌＢここで、Ｖ ｔ
ｈｌＢはＭＯＳトランジスタＴ１６のしきい値電圧であ
り、これをを約１，５ｖとすれば、ＶＰ−２１Ｖ１７）
時、ＶＲをＩ ６ｖ＋、：、設定ｉ１ｔにとによってｖ
Ｐ′を１７，５Ｖにすることができる。
ｈｌＢはＭＯＳトランジスタＴ１６のしきい値電圧であ
り、これをを約１，５ｖとすれば、ＶＰ−２１Ｖ１７）
時、ＶＲをＩ ６ｖ＋、：、設定ｉ１ｔにとによってｖ
Ｐ′を１７，５Ｖにすることができる。
このようにして発生される内部電源ｖＰ′を第１図のト
ランジスタ回路３０に印加すれば、メモリセルのドレイ
ンが接続される列線の電位に比しその制御ゲートか接続
される行線の電位を低く設定することができ、書込み時
においてメモリセルを５極管動作させることができるの
で、書込み特性の向上が可能となる。
ランジスタ回路３０に印加すれば、メモリセルのドレイ
ンが接続される列線の電位に比しその制御ゲートか接続
される行線の電位を低く設定することができ、書込み時
においてメモリセルを５極管動作させることができるの
で、書込み特性の向上が可能となる。
第３図はこの発明のｍ２の実施例を示すものであるが、
基本的な構成は第１図と同様であるのでここではその要
部だけを抜き出して説明する。すなわち、この実施例で
は、電源ｖＰよりも低い値の内部電源を発生する代わり
に、列線に対し負荷として作用するトランジスタＴｌお
よびＴＤＬのゲートにそれぞれ電源ｖＰより高電位を印
加してセルのドレイン電圧を高く設定し、これによって
セルトランジスタを５極管動作させている。
基本的な構成は第１図と同様であるのでここではその要
部だけを抜き出して説明する。すなわち、この実施例で
は、電源ｖＰよりも低い値の内部電源を発生する代わり
に、列線に対し負荷として作用するトランジスタＴｌお
よびＴＤＬのゲートにそれぞれ電源ｖＰより高電位を印
加してセルのドレイン電圧を高く設定し、これによって
セルトランジスタを５極管動作させている。
トランジスタＴ１のゲートには、図示のようにデプレッ
ション型ＭＯＳトランジスタ７８０〜Ｔ８２とインバー
タ１５０より構成される回路が接続され、この回路によ
って書込み時には電圧ＶＨか与えられる。同様に、トラ
ンジスタＴＤＩのゲートにもデプレッション型ＭＯ８ト
ランジスタＴ８５〜Ｔ６７とインバータ１８０より成る
回路が接続され、書込み時には電圧ＶＨが供給される。
ション型ＭＯＳトランジスタ７８０〜Ｔ８２とインバー
タ１５０より構成される回路が接続され、この回路によ
って書込み時には電圧ＶＨか与えられる。同様に、トラ
ンジスタＴＤＩのゲートにもデプレッション型ＭＯ８ト
ランジスタＴ８５〜Ｔ６７とインバータ１８０より成る
回路が接続され、書込み時には電圧ＶＨが供給される。
この電圧ＶＨは、前述した第２図ま高電圧発生回路１２
０により得られるものである。したがって、データ読出
し時には、電圧ＶＨが低レベルになるのでトランジスタ
Ｔｌのゲート、およびＴＤＩゲートには電源ｖｐが与え
られる。
０により得られるものである。したがって、データ読出
し時には、電圧ＶＨが低レベルになるのでトランジスタ
Ｔｌのゲート、およびＴＤＩゲートには電源ｖｐが与え
られる。
トランジスタＴｌ 、ＴＤＩのしきい値ｖｔｈを３ｖと
すると、ＶＨをＶＰ＋Ｖｔｈ−２１Ｖ＋３Ｖ−２４Ｖ以
上に設定すれば、セルのドレイン電圧は約１８Ｖとなり
、前述の如＜Ｖｃｇ−２１Ｖの時浮遊ゲートの電位ｖｒ
ｇは１８Ｖなので、セルトランジスタを５極管動作させ
ることができる。もちろん、この例においても、制御ゲ
ートの電源としてｖＰ′を用い、適当なバイアス条件で
セルトランジスタを動作させてもよいことは明白である
。
すると、ＶＨをＶＰ＋Ｖｔｈ−２１Ｖ＋３Ｖ−２４Ｖ以
上に設定すれば、セルのドレイン電圧は約１８Ｖとなり
、前述の如＜Ｖｃｇ−２１Ｖの時浮遊ゲートの電位ｖｒ
ｇは１８Ｖなので、セルトランジスタを５極管動作させ
ることができる。もちろん、この例においても、制御ゲ
ートの電源としてｖＰ′を用い、適当なバイアス条件で
セルトランジスタを動作させてもよいことは明白である
。
尚、ここではＥＥＩ？ＲＯＭセルとして３重ゲート構造
のＭＯＳトランジスタを使用する場合を説明したが、消
去ゲートを含まない構造のＥＥＰＲＯＭセルにこの発明
を適用しても同様の効果を得ることができる。
のＭＯＳトランジスタを使用する場合を説明したが、消
去ゲートを含まない構造のＥＥＰＲＯＭセルにこの発明
を適用しても同様の効果を得ることができる。
［発明の効果］
以上のようにこの発明によれば、書込み時においてＥＥ
ＦＲＯＭセルを構成するＭＯＳトランジスタを５極管動
作させることができ、書込み特性の良好な電気的消去可
能不揮発性半導体記憶装置が得られる。
ＦＲＯＭセルを構成するＭＯＳトランジスタを５極管動
作させることができ、書込み特性の良好な電気的消去可
能不揮発性半導体記憶装置が得られる。
第１図はこの発明の一実施例に係わる電気的消去可能不
揮発性半導体記憶装置を示す図、第２図は第１図の半導
体記憶装置に用いられる定電圧発生回路の一例を示す図
、第３図はこの発明の他の実施例を示す図、第４図およ
び第５図はそれぞれ３重ゲート構造を有するメモリセル
を説明する図、第６図は３重ゲート構造を有するメモリ
セルの書込み特性を示す図である。 ｌ・・・列デコーダ、２・・・行デコーダ、ＴＭＩＩ〜
ＴＭｍｎ・・・メモリセル、３０・・・書込み用トラン
ジスタ回路。 出願人代理人 弁理士 鈴江武彦 第２図 （Ａ） 第４図 第５図 手続補正書 １、事件の表示 特願昭６３−１８２６４号 ２、発明の名称 電気的消去可能不揮発性半導体記憶装置３、補正をする
者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル
明１ｍ貴 ７、補正の内容 （１）明細書の第３頁第１０行にｒ ＣｅｆＪとあるを
ｒ ＣｃｆＪと訂正する。 （２）同じく第１３頁第６行に「設定設定」とあるを「
設定」と訂正する。 （３）同じく第１３頁第１１行乃至第１２行に「電位に
比しその制御ゲートが」とあるを「電位に比べ制御ゲー
トが」と訂正する。 （４）同じく第１４頁第１３行に「￥Ｓ２図ま」と゛あ
るを「第２図の」と訂正する。 出願人代理人 弁理士 鈴江武彦
揮発性半導体記憶装置を示す図、第２図は第１図の半導
体記憶装置に用いられる定電圧発生回路の一例を示す図
、第３図はこの発明の他の実施例を示す図、第４図およ
び第５図はそれぞれ３重ゲート構造を有するメモリセル
を説明する図、第６図は３重ゲート構造を有するメモリ
セルの書込み特性を示す図である。 ｌ・・・列デコーダ、２・・・行デコーダ、ＴＭＩＩ〜
ＴＭｍｎ・・・メモリセル、３０・・・書込み用トラン
ジスタ回路。 出願人代理人 弁理士 鈴江武彦 第２図 （Ａ） 第４図 第５図 手続補正書 １、事件の表示 特願昭６３−１８２６４号 ２、発明の名称 電気的消去可能不揮発性半導体記憶装置３、補正をする
者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル
明１ｍ貴 ７、補正の内容 （１）明細書の第３頁第１０行にｒ ＣｅｆＪとあるを
ｒ ＣｃｆＪと訂正する。 （２）同じく第１３頁第６行に「設定設定」とあるを「
設定」と訂正する。 （３）同じく第１３頁第１１行乃至第１２行に「電位に
比しその制御ゲートが」とあるを「電位に比べ制御ゲー
トが」と訂正する。 （４）同じく第１４頁第１３行に「￥Ｓ２図ま」と゛あ
るを「第２図の」と訂正する。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 制御ゲートと浮遊ゲートを有するＭＯＳトランジスタ
より成るメモリセルを行および列のマトリクス状に配置
してなるメモリセルアレイと、データ書込み時に前記メ
モリセルのドレインが接続されている列線を所定の書込
み電圧に設定する第１の書込み電圧発生手段と、 データ書込み時に前記メモリセルの制御ゲートが接続さ
れている行線を前記書込み電圧よりも低い電圧に設定す
る第２の書込み電圧発生手段とを具備することを特徴と
する電気的消去可能不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1826488A JPH0814991B2 (ja) | 1988-01-28 | 1988-01-28 | 電気的消去可能不揮発性半導体記憶装置 |
| US07/302,712 US4979146A (en) | 1988-01-28 | 1989-01-27 | Electrically erasable non-volatile semiconductor device |
| DE68918880T DE68918880T2 (de) | 1988-01-28 | 1989-01-27 | Elektrisch löschbare nichtflüchtige Halbleiterspeichervorrichtung. |
| EP89101447A EP0328918B1 (en) | 1988-01-28 | 1989-01-27 | Electrically erasable non-volatile semiconductor memory device |
| KR89000918A KR960009031B1 (en) | 1988-01-28 | 1989-01-28 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1826488A JPH0814991B2 (ja) | 1988-01-28 | 1988-01-28 | 電気的消去可能不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01192092A true JPH01192092A (ja) | 1989-08-02 |
| JPH0814991B2 JPH0814991B2 (ja) | 1996-02-14 |
Family
ID=11966811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1826488A Expired - Fee Related JPH0814991B2 (ja) | 1988-01-28 | 1988-01-28 | 電気的消去可能不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4979146A (ja) |
| EP (1) | EP0328918B1 (ja) |
| JP (1) | JPH0814991B2 (ja) |
| KR (1) | KR960009031B1 (ja) |
| DE (1) | DE68918880T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239500A (en) * | 1989-09-29 | 1993-08-24 | Centre Suisse D'electronique Et De Microtechnique S.A. | Process of storing analog quantities and device for the implementation thereof |
| JP2504599B2 (ja) * | 1990-02-23 | 1996-06-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2655441B2 (ja) * | 1990-07-13 | 1997-09-17 | 日本電気株式会社 | 読み出し専用半導体記憶装置 |
| JP2595781B2 (ja) * | 1990-07-13 | 1997-04-02 | 日本電気株式会社 | 半導体記憶装置 |
| US5291439A (en) * | 1991-09-12 | 1994-03-01 | International Business Machines Corporation | Semiconductor memory cell and memory array with inversion layer |
| US5138576A (en) * | 1991-11-06 | 1992-08-11 | Altera Corporation | Method and apparatus for erasing an array of electrically erasable EPROM cells |
| US7071060B1 (en) * | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
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| DE69325667T2 (de) * | 1993-05-28 | 2000-02-10 | Macronix Int Co Ltd | Schneller flash-eprom-programmierungs- und vorprogrammierungsschaltungsentwurf |
| EP0818788B1 (en) * | 1993-05-28 | 2001-09-19 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
| US5563823A (en) * | 1993-08-31 | 1996-10-08 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
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| JP2780674B2 (ja) * | 1995-06-20 | 1998-07-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
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| US5856943A (en) * | 1996-03-18 | 1999-01-05 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell and array |
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| US6236597B1 (en) | 1996-09-16 | 2001-05-22 | Altera Corporation | Nonvolatile memory cell with multiple gate oxide thicknesses |
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Citations (2)
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1224062B (it) * | 1979-09-28 | 1990-09-26 | Ates Componenti Elettron | Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile |
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| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| EP0108681A3 (en) * | 1982-11-04 | 1986-10-15 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Bit erasable electrically erasable programmable read only memory |
-
1988
- 1988-01-28 JP JP1826488A patent/JPH0814991B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-27 EP EP89101447A patent/EP0328918B1/en not_active Expired - Lifetime
- 1989-01-27 US US07/302,712 patent/US4979146A/en not_active Expired - Lifetime
- 1989-01-27 DE DE68918880T patent/DE68918880T2/de not_active Expired - Fee Related
- 1989-01-28 KR KR89000918A patent/KR960009031B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5651875A (en) * | 1979-10-04 | 1981-05-09 | Toshiba Corp | Semiconductor memory device |
| JPS6262497A (ja) * | 1985-09-13 | 1987-03-19 | Nippon Texas Instr Kk | Ｅｐｒｏｍの書込み装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960009031B1 (en) | 1996-07-10 |
| JPH0814991B2 (ja) | 1996-02-14 |
| EP0328918A3 (en) | 1992-03-04 |
| EP0328918A2 (en) | 1989-08-23 |
| DE68918880D1 (de) | 1994-11-24 |
| DE68918880T2 (de) | 1995-02-23 |
| US4979146A (en) | 1990-12-18 |
| EP0328918B1 (en) | 1994-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |