JP2005190564A - 記憶回路、半導体装置、電子機器、及び駆動方法 - Google Patents

Abstract

【課題】 簡易かつ動作の安定した記憶回路を提供する。
【解決手段】
直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有する記憶部と、記憶部の両端に電位差を与える電位差生成部と、両端に電位差が与えられたときの第１の強誘電体キャパシタと第２の強誘電体キャパシタとの接続点の電位に基づいて、記憶部に記憶された記憶データを判定する判定部とを備えた記憶回路。判定部は、接続点の電位を入力とするインバータを有して構成されるのが好ましい。
【選択図】 図１

Description

本発明は、記憶回路、半導体装置、電子機器、及び駆動方法に関する。特に本発明は、簡易かつ安定に記憶データを読み出すことができる記憶回路、当該記憶回路を備えた半導体素子及び電子機器、並びに駆動方法に関する。

従来の強誘電体メモリとして、特開昭６３−２０１９９８号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された強誘電体メモリは、相補的データが記憶された１対の強誘電体コンデンサを有するメモリセルと、１対の強誘電体コンデンサに接続された１対のビットラインと、ビットライン対のライン間の電位差に応答するセンス増幅器とを備えている。
特開昭６３−２０１９９８号公報

しかしながら上記特許文献１に開示された従来の強誘電体メモリは、センス増幅器として作動増幅器を用いていたため、強誘電体メモリの構成が複雑になってしまうという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる記憶回路、半導体装置、電子機器、及び駆動方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有する記憶部と、前記記憶部の両端に電位差を与える電位差生成部と、前記両端に前記電位差が与えられたときの前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの接続点の電位に基づいて、前記記憶部に記憶された記憶データを判定する判定部とを備えたことを特徴とする記憶回路を提供する。前記判定部は、前記電位差の中間の電位と前記接続点の電位とを比較して前記記憶データを判定することが好ましい。また、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタには、相補のデータが記憶されるのが好ましい。

かかる構成では、記憶部に記憶された記憶データの値によって、電位差生成部が記憶部の両端に電位差を与えたときの接続点の電位は大きく変化することとなる。したがって、かかる構成によれば、接続点の電位を判定するというきわめて容易な構成により、記憶部に記憶された記憶データをきわめて安定に判定することができる。

前記判定部は、前記接続点の電位を入力とするインバータを有することが好ましい。かかる構成によれば、きわめて簡易な構成で、記憶データを安定に判定することができる。

当該記憶回路は、前記記憶データに基づいて、前記記憶部の前記両端及び前記接続点の電位を制御することにより、前記記憶部に前記記憶データを再度記憶させる書き込み部をさらに備えることが好ましい。

かかる構成によれば、判定部が記憶部に記憶された記憶データを判定したときに、当該記憶データが破壊された場合であっても、当該記憶データと同一のデータを再度記憶部に記憶させることができる。すなわち、かかる構成では、記憶部に常に当該記憶データが記憶されることとなる。したがって、例えば当該記憶回路に供給される電源が遮断された場合であっても、記憶部には当該データが記憶されているため、再度電源が供給された後に当該記憶回路から外部に当該記憶データを再度供給することができる。このため、かかる構成によれば、動作の安定した記憶回路を提供することができる。

前記書き込み部は、前記接続点の電位を入力とし、出力を前記記憶部の前記両端に供給する第１のインバータと、前記第１のインバータの出力を反転して前記第１のインバータの前記入力に供給する第２のインバータとを有することが好ましい。

かかる構成では、記憶部の両端の電位は第１のインバータの出力の電位と略同電位となる。また、接続点の電位は、第１のインバータの入力、すなわち、第２のインバータの出力の電位と略同電位となる。すなわち、かかる構成によれば、きわめて簡易で、記憶部の両端と接続部との間に電位差を設け、記憶部に記憶された記憶データを再度記憶させることができる。

前記書き込み部は、前記第１のインバータと前記記憶部の前記両端との間に設けられたスイッチをさらに備えることが好ましい。

かかる構成では、第１のインバータの出力と記憶部の両端とを電気的に切り離すことができる。したがって、かかる構成によれば、記憶部の両端の電位を第１のインバータの出力と異なる電位にすることができるため、記憶データの判定動作と再記憶動作とを両立させることができる。

当該記憶回路は、前記判定部が判定した前記記憶データをラッチするラッチ回路をさらに備えることが好ましい。

かかる構成によれば、判定部が判定した記憶データがラッチされるため、当該記憶回路は、判定部が当該記憶データを判定した後も当該記憶データを外部に供給することができる。

当該記憶回路は、前記記憶部の前記両端と前記接続点とを同電位とするディスチャージ部をさらに備えることが好ましい。この場合、ディスチャージ部は、前記記憶部の前記両端と前記接続点とを接地電位にすることが望ましい。

かかる構成によれば、強誘電体キャパシタの両端の電位を略同電位とすることができる。したがって、強誘電体キャパシタの両端の電位差を減少又は略ゼロとすることができるため、強誘電体キャパシタのスタティックインプリントを抑制することができる。

前記ディスチャージ部は、前記第１のインバータと前記接続点との間に設けられたスイッチを有することが好ましい。

かかる構成によれば、ラッチ部において記憶データをラッチしつつ、接続点の電位を記憶部の両端の電位と同電位とすることができる。

本発明の第２の形態によれば、上記記憶回路を備えたことを特徴とする半導体装置を提供する。ここで、半導体装置とは、本発明に係る記憶回路を備えた、半導体により構成された装置一般をいい、その構成に特に限定は無いが、例えば、上記記憶回路を備えた強誘電体メモリ装置、ＤＲＡＭ、フラッシュメモリ等の記憶装置、ロジック装置、ＭＰＵ等の記憶回路を必要とするあらゆる装置が含まれる。記憶回路は、例えば、電源投入時等の特定のタイミングで記憶データを読み出しその後当該記憶データを出力し続けるプログラム回路、ＩＣ特性チューニング用回路、リコンフィギュアブル回路、冗長プログラム回路、不揮発性ロジック回路として半導体装置に組み込まれる。

本発明の第３の形態によれば、上記半導体装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記半導体装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等の、記憶回路を必要とするあらゆる装置が含まれる。

本発明の第４の形態によれば、直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有する記憶部を備えた記憶回路を駆動する駆動方法であって、前記記憶部の両端に電位差を与えるステップと、前記両端に前記電位差が与えられたときの前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの接続点の電位に基づいて、前記記憶部に記憶された記憶データを判定するステップとを備えたことを特徴とする駆動方法を提供する。

また、当該駆動方法は、判定した前記記憶データに基づいて、前記記憶部の前記両端及び前記接続点の電位を制御することにより、前記記憶部に前記記憶データを再度記憶させるステップをさらに備えることが好ましい。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態にかかる記憶回路１００の第１実施例を示す回路図である。記憶回路１００は、記憶部１１０と、電位差生成部１２０と、ラッチ部１３０と、書き込み部１４０と、入出力端Ｉ／Ｏと、制御部２００とを備えて構成される。

記憶部１１０は、直列に接続された複数の強誘電体キャパシタを有して構成される。本例において記憶部１１０は、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４を有して構成される。第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、それぞれ一端及び他端を有しており、第１の強誘電体キャパシタの他端と第２の強誘電体キャパシタの一端とが接続点１１６において電気的に接続されている。また、第１の強誘電体キャパシタの当該一端及び第２の強誘電体キャパシタ当該他端が記憶部１１０の端部を構成しており、当該端部が電位差生成部１２０に電気的に接続されている。

電位差生成部１２０は、電圧源１２２と、ｐ型ＭＯＳトランジスタ１２４と、ｎ型ＭＯＳトランジスタ１２６とを有して構成されており、記憶部１１０の両端に所定の電位差を与える。具体的には、電位差生成部１２０は、記憶部１１０の一端に所定の電圧を供給し、他端を接地することにより、記憶部１１０の両端に当該所定の電圧分の電位差を与える。

電圧源１２２は、記憶部１１０の一端と他端、すなわち、第１の強誘電体キャパシタ１１２の一端と第２の強誘電体キャパシタ１１４の他端との間に電位差を与えるための電圧ＶＣＣを生成する。電圧源１２２は、例えば記憶回路１００が組み込まれた半導体装置等に設けられた電圧源である。また、本例では、電位差生成部１２０は、記憶部１１０の一端に電圧ＶＣＣを供給しているが、電圧ＶＣＣに代えて、電圧ＶＣＣをＭＯＳトランジスタの閾値電圧Ｖｔｈ分降圧した電圧ＶＣＣ−Ｖｔｈを供給してもよい。

ｐ型ＭＯＳトランジスタ１２４は、ソースが電圧源１２２と電気的に接続されており、ドレインが記憶部１１０の一端と電気的に接続されている。そして、ｐ型ＭＯＳトランジスタ１２４は、ゲートの電位に基づいて、記憶部１１０の一端に電圧ＶＣＣを供給するか否かを切り換える。また、ｎ型ＭＯＳトランジスタ１２６は、ソースが接地されており、ドレインが記憶部１１０の他端に電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１２６は、ゲートの電位に基づいて、記憶部１１０の他端を接地するか否かを切り換える。すなわち、電位差生成部１２０は、ｐ型ＭＯＳトランジスタ１２４及びｎ型ＭＯＳトランジスタ１２６のゲートに供給される制御信号Ｒ及び／Ｒの電位（論理値）に基づいて、記憶部１１０の両端に電位差ＶＣＣを与えるか否かを制御する。なお、符号／を含む制御信号は、符号／を含まない当該制御信号の論理値を反転した信号である。

ラッチ部１３０は、第１のインバータ１３２と、第２のインバータ１３４とを有して構成されており、接続点１１６の電位である接続点電位に基づいて、記憶部１１０に記憶された記憶データを判定し、また、当該記憶データをラッチする。

第１のインバータ１３２は、判定部の一例であって、接続点電位を入力とし、当該接続点電位と第１のインバータ１３２の入力しきい値電位とを比較することにより、記憶部１１０に記憶されたデータを判定する。具体的には、第１のインバータ１３２は、接地電位とＶＣＣとの間の電位を入力しきい値電位とし、接続点が基準電位より高いか低いかを判定し、判定結果（すなわち、記憶されたデータ）を示すデータ信号を出力する。本例において第１のインバータ１３２は、接続点電位が入力しきい値電位より高い場合にＬ論理を示し、低い場合にＨ論理を示す信号をデータ信号として出力する。また、本例において第１のインバータ１３２の入力しきい値電位は、記憶部１１０の両端の電位差の略半分の電位、すなわち、ＶＣＣの略半分の電位である。

本例では第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４は略同じ面積を有するが、他の例において第１の強誘電体キャパシタ１１２及び代位の強誘電体キャパシタ１１４は互いに異なる面積を有してもよい。例えば、記憶部１１０の両端にかかる電圧がＶＣＣ−Ｖｔｈである場合に、第１のインバータ１３２の入力しきい値電圧を１／２ＶＣＣとすべく、第２の強誘電体キャパシタ１１４の面積を第１の強誘電体キャパシタ１１２の面積より大きくしてもよい。

第２のインバータ１３４は、第１のインバータ１３２が出力したデータ信号を入力として受け取り、当該データ信号を反転した反転データ信号を生成する。また、第２のインバータ１３４は、入力が第１のインバータ１３２に電気的に接続され、出力が第１のインバータ１３２の入力及び接続点１１６に電気的に接続されており、反転データ信号を、第１のインバータ１３２の入力及び接続点１１６に供給する。これにより、第１のインバータ１３２及び第２のインバータ１３４によりフリップフロップが構成され、当該フリップフロップによりデータ信号がラッチされる。

また、本例において第２のインバータ１３４は、クロックドゲートインバータである。第２のインバータ１３４は、制御信号Ｗの論理値がＨ論理である場合、反転データ信号を出力し、制御信号Ｗの論理値がＬ論理である場合、出力はハイインピーダンスとなるよう構成されている。

書き込み部１４０は、判定部の一例である第１のインバータ１３２が記憶部１１０に記憶された記憶データを判定した後、当該記憶データを再度記憶部１１０に記憶させる。書き込み部１４０は、第１のインバータ１３２と、第２のインバータ１３４と、スイッチの一例である伝送ゲート１４２及び１４４を有して構成される。すなわち、本例において第１のインバータ１３２は、判定部であるとともに、書き込み部１４０の一部を構成している。同様に、第２のインバータ１３４は、ラッチ部１３０の一部を構成するとともに、書き込み部１４０の一部を構成している。

伝送ゲート１４２は、第１のインバータ１３２の出力と記憶部１１０の一端との間に設けられている。そして、伝送ゲート１４２は、ゲートに供給される制御信号Ｗ及び／Ｗの電位に基づいて、第１のインバータ１３２の出力と記憶部１１０の一端とを電気的に接続するか否かを制御する。すなわち、伝送ゲート１４２は、記憶部１１０の一端の電位を第１のインバータ１３２の出力の電位、すなわち、データ信号の電位と同電位にするよう制御する。

伝送ゲート１４４は、第１のインバータ１３２の出力と記憶部１１０の他端との間に設けられている。そして、伝送ゲート１４４は、伝送ゲート１４２と同様に、ゲートに供給される制御信号Ｗ及び／Ｗの電位に基づいて、第１のインバータ１３２の出力と記憶部１１０の他端とを電気的に接続するか否かを制御する。

本例において書き込み部１４０は、スイッチの一例として伝送ゲート１４２及び１４４を有して構成されているが、伝送ゲート１４２及び１４４に代えてｎ型ＭＯＳトランジスタ又はｐ型ＭＯＳトランジスタを有して構成されてもよい。この場合、記憶部１１０の両端には、電圧ＶＣＣに代えて電圧ＶＣＣ−Ｖｔｈが供給される。ここで、Ｖｔｈは当該ｎ型ＭＯＳトランジスタ又は当該ｐ型ＭＯＳトランジスタの閾値電圧である。

制御部２００は、記憶回路１００の動作を統括的に制御する。本例において制御部２００は、制御信号Ｒ及び／Ｒ、並びに制御信号Ｗ及び／Ｗを生成し、各部に供給することにより、記憶回路１００の動作を制御する。

入出力端Ｉ／Ｏは、第１のインバータ１３２が生成したデータ信号を外部に出力する。また、入出力端Ｉ／Ｏは、後述するように、記憶部１１０に所定の記憶データを記憶させる際に外部から当該記憶データ信号を受け取る。。

図２は、第１実施例の記憶回路１００の動作を示すタイミングチャートである。図１及び図２を参照して、本例の記憶回路１００の動作について説明する。本例では、第１の強誘電体キャパシタ１１２には“１”が記憶されており、第２の強誘電体キャパシタ１１４には“０”が記憶されているものとする。すなわち、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４には、相補のデータが記憶されている。また、本例においては、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４は、略同一のヒステリシス特性を有している。

スタンバイ時において制御信号Ｒ及びＷは、Ｌ論理を示している。すなわち、ｐ型ＭＯＳトランジスタ１２４、ｎ型ＭＯＳトランジスタ１２６、並びに伝送ゲート１４２及び１４４は非導通であり、記憶部１１０の両端は浮遊状態となるが、その電位は後述するように自然放電により０Ｖとなる。また、接続点１１６の電位、すなわち、第１のインバータ１３２の入力の電位も０Ｖに自然放電されているため、データ信号の論理値はＨ論理を示す。また、第２のインバータ１３４の出力はハイインピーダンスであるため、接続点１１６は電位０Ｖのまま浮遊状態となる。

次に、記憶部１１０に記憶された記憶データを判定する。まず、制御部２００が制御信号ＲをＨ論理に変化させることにより、ｐ型ＭＯＳトランジスタ１２４及びｎ型ＭＯＳトランジスタ１２６の双方を導通させる。これにより、第１の強誘電体キャパシタ１１２の一端に電圧ＶＣＣが供給されるとともに、第２の強誘電体キャパシタ１１４の他端が接地される。すなわち、記憶部１１０の両端に電位差ＶＣＣが与えられる。以下において、記憶部１１０の両端に電位差ＶＣＣが与えられたときの接続点１１６の電位の変化を、図３をさらに参照して説明する。

図３は、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４のヒステリシス特性を示す図である。同図において横軸は第１の強誘電体キャパシタ１１２及び／又は第２の強誘電体キャパシタ１１４の両端にかかる電圧を示し、縦軸は第１の強誘電体キャパシタ１１２及び／又は第２の強誘電体キャパシタ１１４の分極量を示す。なお、同図では、第１の強誘電体キャパシタ１１２（又は第２の強誘電体キャパシタ１１４）の一端の電位が他端の電位より高い場合に、横軸の電圧をプラスで表している。

スタンバイ時において、記憶部１１０の両端及び接続点１１６の電位は０Ｖであり、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４の両端の電位差は略ゼロであるため、“１”が書き込まれた第１の強誘電体キャパシタ１１２のヒステリシス特性は点Ａに、また、“０”が書き込まれた第２の強誘電体キャパシタ１１４のヒステリシス特性は点Ｃにある。

そして、記憶部１１０の両端に電位差ＶＣＣが与えられると、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４の両端にそれぞれプラスの電圧がかかるため、点Ａ及び点Ｃにあったヒステリシス特性は同図の右方向に移動する。このとき、本例では、第１の強誘電体キャパシタ１１２にかかる電圧Ｖ１、第１の強誘電体キャパシタ１１２から取り出される電荷量Ｑ１、また、第２の強誘電体キャパシタ１１４にかかる電圧Ｖ０、第２の強誘電体キャパシタ１１４から取り出される電荷量Ｑ０は、以下の関係を満たす。

Ｑ０＝Ｑ１
Ｖ０＋Ｖ１＝ＶＣＣ

したがって、

Ｖ０＞Ｖ１
Ｖ０＞１／２ＶＣＣ、 Ｖ１＜１／２ＶＣＣ

となる。

したがって、本例では記憶部１１０の両端に電位差ＶＣＣが与えられると、接続点１１６の電位はＶ０に上昇する（図２参照）。一方、本例とは逆に、第１の強誘電体キャパシタ１１２に“０”が書き込まれ、第２の強誘電体キャパシタ１１４に“１”が書き込まれている場合には、記憶部１１０の両端に電位差ＶＣＣが与えられると、接続点１１６の電位はＶ１に上昇する（図２の点線参照）。

そして、第１のインバータ１３２は、上昇した接続点１１６の電位と第１のインバータ１３２の入力しきい値電位とを比較することにより、記憶部１１０に記憶された記憶データを判定する。具体的には、本例において第１のインバータ１３２は、入力しきい値電位がＶＣＣの略半分の電位に設定されており、入力の電位が入力しきい値電位より高い場合にＬ論理を出力し、当該電位が入力しきい値電位より低い場合にＨ論理を出力する。したがって、接続点１１６の電位が上昇して入力しきい値電位を超えると第１のインバータ１３２の出力、すなわち、データ信号の論理値がＬ論理に変化する。そして、入出力端Ｉ／Ｏは、記憶部１１０が記憶していた記憶データとして、Ｌ論理を出力する。

次に、第１のインバータ１３２の出力の電位に基づいて、記憶部１１０の両端及び接続点１１６の電位を制御することにより、記憶部１１０に記憶データを再度記憶させる。まず、接続点１１６の電位が上昇した後、制御部２００は、制御信号ＲをＬ論理に変化させることにより、ｐ型ＭＯＳトランジスタ１２４及びｎ型ＭＯＳトランジスタ１２６を非導通とする。これにより、電位差生成部１２０は、記憶部１１０と電気的に切り離される。

また、制御部２００は、制御信号ＷをＨ論理に変化させることにより、伝送ゲート１４２及び１４４を導通させる。これにより、第１のインバータ１３２の出力が記憶部１１０の両端と電気的に接続される。したがって、第１の強誘電体キャパシタ１１２の一端及び第２の強誘電体キャパシタ１１４の他端の電位は、第１のインバータ１３２の出力の電位と略同電位、すなわち、０Ｖとなる。

一方、制御信号ＷがＨ論理に変化すると、第２のインバータ１３４は、第１のインバータ１３２が出力したデータ信号を反転した反転データ信号を出力する。すなわち、制御信号ＷがＨ論理に変化すると、第２のインバータ１３４の出力は、ハイインピーダンスからＨ論理に変化する。したがって、第１のインバータ１３２の入力の電位及び接続点１１６の電位はＶ０からＶＣＣに上昇する。これにより、第１の強誘電体キャパシタ１１２には電圧−ＶＣＣがかかり、また、第２の強誘電体キャパシタ１１４には電圧ＶＣＣがかかる。

図３を参照して説明すると、第１の強誘電体キャパシタ１１２に電圧−ＶＣＣがかかると、ヒステリシス特性は点Ｂから点Ｅに移動する。また、第２の強誘電体キャパシタ１１４に電圧ＶＣＣがかかると、ヒステリシス特性は点Ｄから点Ｆに移動する。したがって、第１の強誘電体キャパシタ１１２には“１”が、第２の強誘電体キャパシタ１１４には“０”が再度書き込まれる。また、書き込み時において、ラッチ部１３０は、判定時において判定した判定結果、すなわち、第１のインバータ１３２の出力の論理値をそのまま保持する。

次に、記憶部１１０に記憶データを再度記憶させた後、制御部２００が制御信号ＷをＬ論理に変化させる。これにより、記憶部１１０の両端は第１のインバータ１３２の出力と電気的に切り離されるため、記憶部１１０の両端及び接続点１１６は自然放電される。すなわち、記憶部１１０の両端及び接続点１１６の電位は徐々に降下して０Ｖとなる。また、記憶部１１０の両端及び接続点１１６の電位が第１のインバータ１３２の入力しきい値電位より低くなると、第１のインバータ１３２の出力はＨ論理に変化する。したがって、記憶回路１００は前述のスタンバイ状態となる。

本例とは逆に、第１の強誘電体キャパシタ１１２に“０”が書き込まれ、第２の強誘電体キャパシタ１１４に“１”が書き込まれていた場合には、制御信号ＷがＨ論理に変化すると、記憶部１１０の両端の電位はＶＣＣとなり、接続点１１６の電位はＶ１から０Ｖに下降する（図２の点線参照）。これにより、第１の強誘電体キャパシタ１１２には電圧ＶＣＣがかかり、また、第２の強誘電体キャパシタ１１４には電圧−ＶＣＣがかかるため、第１の強誘電体キャパシタ１１２には“０”が、第２の強誘電体キャパシタ１１４には“１”が再度書き込まれる。

また、記憶部１１０に所望の記憶データを記憶させる場合には、記憶部１１０を電位差生成部１２０から電気的に切り離し、また、記憶部１１０を第１のインバータ１３２の出力と電気的に接続した状態において、外部から入出力端Ｉ／Ｏの電位を０Ｖ又はＶＣＣに保つ。これにより、入出力端Ｉ／Ｏの電位に応じて、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４の両端の電位が固定され、記憶部１１０に所望の記憶データが記憶される。

図４は、記憶回路１００の第２実施例を示す図である。以下において、第１実施例と異なる点を中心に第２実施例の記憶回路１００について説明する。なお、第１実施例と同一の符号を付した構成は、第１実施例と同様の機能を有する。

また、本例において符号Ｒを含む制御信号は、判定時に論理値がＨ論理を示す制御信号である。また、符号Ｗ及びＳを含む制御信号は、それぞれ書き込み時及びスタンバイ時に論理値がＨ論理を示す制御信号である。また、符号／を含む制御信号は、符号／を含まない当該制御信号の論理値を反転した信号である。

本例の記憶回路１００は、第１実施例の構成に加えて、ディスチャージ部１５０をさらに備える。ディスチャージ部１５０は、接続点１１６の電位と記憶部１１０の両端の電位とを同電位にする手段の一例であって、伝送ゲート１４６と、ｎ型ＭＯＳトランジスタ１５２及び１５４とｎ型ＭＯＳトランジスタ１２６とを有して構成される。このうちｎ型ＭＯＳトランジスタ１２６は、電位差生成部１２０の一部を構成するとともに、ディスチャージ部１５０の一部を構成している。

伝送ゲート１４６は、第２のインバータ１３４の出力と接続点１１６との間に設けられている。そして、伝送ゲート１４６は、ゲートに供給される制御信号Ｗ及び／Ｗの電位に基づいて、第２のインバータ１３４の出力と接続点１１６とを電気的に接続するか否かを制御する。

ｎ型ＭＯＳトランジスタ１５２は、ドレインが記憶部１１０の一端と電気的に接続されており、ソースが接地されている。また、ｎ型ＭＯＳトランジスタ１５４は、ドレインが接続点１１６と電気的に接続されており、ソースが接地されている。また、ｎ型ＭＯＳトランジスタ１５２及び１５４のゲートには、制御部２００から制御信号Ｓが、ｎ型ＭＯＳトランジスタ１２６のゲートには制御信号ＲＳ供給されている。

図５は、第２実施例の記憶回路１００の動作を示すタイミングチャートである。図４及び図５を参照して、本例の記憶回路１００の動作について説明する。本例でも、第１の強誘電体キャパシタ１１２には“１”が記憶されており、第２の強誘電体キャパシタ１１４には“０”が記憶されているものとする。また、本例においては、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４は、略同一のヒステリシス特性を有している。

スタンバイ時において制御信号Ｗ及びＲＷはＬ論理を示している。したがって、伝送ゲート１４２及び１４４は非導通となるため、記憶部１１０の両端は第１のインバータ１３２の出力と電気的に切り離される。また、伝送ゲート１４６も非導通となるため、接続点１１６は第２のインバータ１３４の出力と電気的に切り離される。

また、スタンバイ時において制御信号Ｓ、ＲＳ、及び／ＲはＨ論理を示している。したがって、ｎ型ＭＯＳトランジスタ１２６、１５２、及び１５４は導通し、ｐ型ＭＯＳトランジスタ１２４は非道通となるため、記憶部１１０の両端及び接続点１１６は接地される。すなわち、記憶部１１０の両端及び接続点１１６は、それぞれ０Ｖで同電位となるため、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４のそれぞれの両端には電位差は生じない。

判定時は、制御信号ＲＷ及びＲＳがＨ論理を示し、制御信号Ｓ、／Ｒ及びＷＳはＬ論理を示す。したがって、接続点１１６は第１のインバータ１３２の入力と電気的に接続されており、電位差生成部１２０は記憶部１１０の両端に電位差ＶＣＣを与える構成となる。したがって、判定時において本例の記憶回路１００は第１実施例と同様の動作をする。

また、書き込み時は、制御信号ＲＷ、／Ｒ及びＷＳがＨ論理を示し、制御信号Ｓ及びＲＳはＬ論理を示す。したがって、接続点１１６は第１のインバータ１３２の入力と第２のインバータ１３４の出力と電気的に接続されており、電位差生成部１２０は記憶部１１０と電気的に切り離されており、第１のインバータ１３２の出力は記憶部１１０の両端に供給され、第２のインバータ１３４の出力が接続点１１６に供給される構成となる。したがって、書き込み時においても、本例の記憶回路１００は第１実施例と同様の動作をする。

書き込み動作が終了すると、制御信号Ｗ及びＲＷがＬ論理に変化するため、記憶部１１０の両端は第１のインバータ１３２の出力と電気的に切り離されるとともに、接続点１１６は第２のインバータ１３４の出力と電気的に切り離される。スタンバイ時において第２のインバータ１３４に供給される制御信号ＷＳはＨ論理であるため、書き込み時にラッチ部１３０に保持されていた判定結果は、スタンバイ時においてもそのまま保持される。

また、書き込み動作が終了すると、制御信号Ｓ及びＲＳがＨ論理に変化するため、記憶部１１０の両端及び接続点１１６は、それぞれ０Ｖで同電位となる。すなわち、記憶回路１００はスタンバイ時と同じ状態となる。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の実施形態にかかる記憶回路１００の第１実施例を示す回路図である。 第１実施例の記憶回路１００の動作を示すタイミングチャートである。 第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４のヒステリシス特性を示す図である。 記憶回路１００の第２実施例を示す図である。 第２実施例の記憶回路１００の動作を示すタイミングチャートである。

符号の説明

１００・・・記憶回路、１１０・・・記憶部、１１２・・・第１の強誘電体キャパシタ、１１４・・・第２の強誘電体キャパシタ、１１６・・・接続点、１２０・・・電位差生成部、１２２・・・電圧源、１３０・・・ラッチ部、１３２・・・第１のインバータ、１３４・・・第２のインバータ、１４０・・・書き込み部、１５０・・・ディスチャージ部、２００・・・制御部

Claims (13)

1. 直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有する記憶部と、
   前記記憶部の両端に電位差を与える電位差生成部と、
   前記両端に前記電位差が与えられたときの前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの接続点の電位に基づいて、前記記憶部に記憶された記憶データを判定する判定部と
   を備えたことを特徴とする記憶回路。
2. 前記判定部は、前記電位差の中間の電位と前記接続点の電位とを比較して前記記憶データを判定することを特徴とする請求項１に記載の記憶回路。
3. 前記判定部は、前記接続点の電位を入力とするインバータを有することを特徴とする請求項１に記載の記憶回路。
4. 前記記憶データに基づいて、前記記憶部の前記両端及び前記接続点の電位を制御することにより、前記記憶部に前記記憶データを再度記憶させる書き込み部をさらに備えたことを特徴とする請求項１から３のいずれか１項に記載の記憶回路。
5. 前記書き込み部は、
   前記接続点の電位を入力とし、出力を前記記憶部の前記両端に供給する第１のインバータと、
   前記第１のインバータの出力を反転して前記第１のインバータの前記入力に供給する第２のインバータと
   を有することを特徴とする請求項４に記載の記憶回路。
6. 前記書き込み部は、前記第１のインバータと前記記憶部の前記両端との間に設けられたスイッチをさらに備えたこと特徴とする請求項５に記載の記憶回路。
7. 前記判定部が判定した前記記憶データをラッチするラッチ回路をさらに備えたことを特徴とする請求項１から６のいずれか１項に記載の記憶回路。
8. 前記記憶部の前記両端と前記接続点とを同電位とするディスチャージ部をさらに備えたことを特徴とする請求項１から７のいずれか１項に記載の記憶回路。
9. 前記ディスチャージ部は、前記第１のインバータと前記接続点との間に設けられたスイッチを有することを特徴とする請求項５から８のいずれか１項に記載の記憶回路。
10. 請求項１から９のいずれか１項に記載の記憶回路を備えたことを特徴とする半導体装置。
11. 請求項１０に記載の半導体装置を備えたことを特徴とする電子機器。
12. 直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有する記憶部を備えた記憶回路を駆動する駆動方法であって、
    前記記憶部の両端に電位差を与えるステップと、
    前記両端に前記電位差が与えられたときの前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの接続点の電位に基づいて、前記記憶部に記憶された記憶データを判定するステップと
    を備えたことを特徴とする駆動方法。
13. 判定した前記記憶データに基づいて、前記記憶部の前記両端及び前記接続点の電位を制御することにより、前記記憶部に前記記憶データを再度記憶させるステップをさらに備えたことを特徴とする請求項１２記載の駆動方法。
    
    

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