JP5233801B2 - 記憶装置、ホスト回路、基板、液体容器、不揮発性のデータ記憶部に格納されたデータをホスト回路に送信する方法、ホスト回路と、前記ホスト回路と着脱可能な記憶装置を含むシステム - Google Patents
記憶装置、ホスト回路、基板、液体容器、不揮発性のデータ記憶部に格納されたデータをホスト回路に送信する方法、ホスト回路と、前記ホスト回路と着脱可能な記憶装置を含むシステム Download PDFInfo
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Description
本発明の第1の形態は、ホスト回路と電気的に接続される記憶装置であって、
不揮発性のデータ記憶部と、
前記データ記憶部から、nビット(nは2以上の偶数)の二値信号である第1のデータを読み出すリード/ライト制御部と、
前記第1のデータから、前記第1のデータの各ビットの値を反転させた反転データである第2のデータを生成するデータ生成部と、
前記第1のデータと前記第2のデータとを前記ホスト回路に送信するデータ送信部と、
を備え、
前記データ送信部は、クロック信号に同期して、前記第1のデータのうちの上位n/2ビット、前記第2のデータのうちのn/2ビット、前記第1のデータのうちの下位n/2ビット、前記第2のデータのうちの下位n/2ビットを、この順番に送信する、記憶装置である。
不揮発性のデータ記憶部と、
前記データ記憶部から所定量の第1のデータを読み出す読み出し部と、
前記第1のデータと、前記第1のデータとは異なるデータであって、前記第1のデータの内容と所定の関連性有すると共に前記第1のデータと同一量の第2のデータを、前記ホスト回路に送信するデータ送信部と、
を備える、記憶装置。
前記第1のデータを用いて前記第2のデータを生成するデータ生成部を備える、記憶装置。
こうすれば、記憶装置は、第1のデータを用いて第2のデータを生成することができる。
前記第1のデータおよび前記第2のデータは、nビット(nは1以上の整数)の二値信号であり、
前記第2のデータは、前記第1のデータの各ビットの値を反転させた反転データである、記憶装置。
こうすれば、第2のデータは、第1のデータの反転データであるので、例えば、通信エラーにより通信線上に二値信号の一方の信号のみが表れる場合、ホスト回路は、確実に通信エラーを検出することができる。
前記nは偶数であり、
前記データ送信部は、クロック信号に同期して、前記第1のデータのうちの上位n/2ビット、前記第2のデータのうちのn/2ビット、前記第1のデータのうちの下位n/2ビット、第2のデータのうちの下位n/2ビットを、この順番に送信する、記憶装置。
前記データ送信部は、さらに、前記第1のデータと実質的に同一の第3のデータと、前記第2のデータと実質的に同一の第4のデータを、前記ホスト回路に送信する、記憶装置。
こうすれば、第1のデータに通信エラーがあったとしても、第4のデータを用いてホスト回路は処理を継続できる。
前記データ記憶部は、前記第1のデータを記憶するための第1の記憶領域と、前記第3のデータを記憶するための第2の記憶領域を有する、記憶装置。
こうすれば、第1の記憶領域に記憶部の不具合があったとしても第2の記憶領域に記憶された第3のデータを送信するので、ホスト回路は第3のデータを正しいデータとして取得することができる。
前記第1のデータに基づいて前記第2のデータを生成し、前記第3のデータに基づいて前記第4のデータを生成するデータ生成部を備える、記憶装置。
こうすれば、第1のデータと第2のデータとの所定の関連性の確認と、第3のデータと第4のデータとの所定の関連性の確認することによって、ホスト回路は所定の関連性を有する側のデータを用いて処理を継続することができる。
前記第1のデータと前記第2のデータと前記第3のデータと前記第4のデータは、mビット(mは1以上の整数)の二値信号であり、
前記第3のデータは、前記第1のデータを複製した複製データであり、
前記第2のデータは、前記第1のデータの各ビットの値を反転させた反転データであり、 前記第4のデータは、前記第3のデータの各ビットの値を反転させた反転データである、記憶装置。
こうすれば、第2のデータは第1のデータの反転データであり、第4のデータは第3のデータの反転データであるので、例えば、通信エラーにより通信線上に二値信号の一方の信号のみが表れる場合、ホスト回路は、確実に通信エラーを検出することができる。
前記mは偶数であり、
前記データ送信部は、クロック信号に同期して、前記第1のデータのうちの上位m/2ビット、前記第2のデータのうちのm/2ビット、前記第1のデータのうちの下位m/2ビット、前記第2のデータのうちの下位m/2ビット、前記第3のデータのうちの上位m/2ビット、前記第4のデータのうちのm/2ビット、前記第3のデータのうちの下位m/2ビット、前記第4のデータのうちの下位m/2ビット、を、この順番に送信する、記憶装置。
前記第1のデータに基づいて前記第2のデータと前記第3のデータと前記第4のデータを生成するデータ生成部を備える、記憶装置。
こうすれば、第2の記憶領域を設ける必要がなく、メモリの容量を節約することができる。
前記第1のデータを記憶するための第1の記憶領域と、前記第2のデータを記憶するための第2の記憶領域を有する、記憶装置。
こうすれば、第1の記憶領域に記憶部の不具合があったとしても第2の記憶領域に記憶された第2のデータを送信するので、ホスト回路は第2のデータを正しいデータとして取得することができる。
前記第1のデータに基づいて前記第3のデータを生成し、前記第2のデータに基づいて前記第4のデータを生成するデータ生成部を備える、記憶装置。
こうすれば、第1のデータと第2のデータとの所定の関連性の確認と、第3のデータと第4のデータとの所定の関連性の確認することによって、ホスト回路は所定の関連性を有する側のデータを用いて処理を継続することができる。
前記ホスト回路と前記記憶装置とは、前記ホスト回路に電気的に接続された回路側端子と、前記記憶装置に電気的に接続され前記回路側端子と脱着可能な記憶装置側端子とを介して、電気的に接続される、記憶装置。
こうすれば、記憶装置側端子と回路側端子の接触不良による通信エラーの発生を検出して、ホスト回路と記憶装置との通信の確実性を向上することができる。
前記記憶装置から前記第1のデータと前記第2のデータを受信するデータ受信部と、
前記第1のデータと前記第2のデータが前記所定の関連性を有するか否かを判定する判定部と、
を備える、ホスト回路。
こうすれば、ホスト回路は、記憶装置との通信エラーの有無を判定することができる。
前記記憶装置から前記第1のデータと前記第2のデータを受信するデータ受信部と、
前記第1のデータのm(mは1以上n以下の整数)番目の値と前記第2のデータのm番目の値との排他的論理和が、nビットの全てについて真である場合に、肯定的な判定結果を出力し、前記排他的論理和が、nビットのいずれかについて偽である場合に、否定的な判定結果を出力する判定部と、
を備える、ホスト回路。
こうすれば、例えば、通信エラーにより通信線上に二値信号の一方の信号のみが表れる場合、ホスト回路は、確実に通信エラーを検出することができる。
前記記憶装置から前記第1のデータと前記第2のデータと前記第3のデータと前記第4のデータとを受信するデータ受信部と、
前記第1のデータのk(kは1以上m以下の整数)番目の値と前記第4のデータのk番目の値との排他的論理和が、mビットの全てについて真である場合に、肯定的な判定結果を出力し、前記排他的論理和が、n/2ビットのいずれかについて偽である場合に、否定的な判定結果を出力する第1の判定を行う第1の判定部と、
を備える、ホスト回路。
こうすれば、ホスト回路は、記憶装置との通信エラーまたはデータ記憶部の不具合の存在を検出することができる。
前記第1の判定の判定結果が否定的であった場合において、第2の判定を行う第2の判定部を備え、
前記第2の判定部は、
前記第1のデータのk番目の値と前記第2のデータのk番目の値との排他的論理和がmビットの全てについて真であり、かつ、前記第3のデータのk番目の値と前記第4のデータのk番目の値との排他的論理和がmビットの全てについて真である場合に、前記記憶装置のデータ記憶部にエラーがあると判定し、
前記第1のデータのk番目の値と前記第2のデータのk番目の値との排他的論理和がmビットのいずれかについて偽である、または、前記第3のデータのk番目の値と前記第4のデータのk番目の値との排他的論理和がmビットのいずれかについて偽である場合に、前記記憶装置と前記ホスト回路との通信にエラーがあると判定する、ホスト回路。
こうすれば、ホスト回路は、データ記憶部のエラーと、通信のエラーとを適切に判定すうことができる。
・印刷システムの構成:
次に、本発明の実施の形態を実施例に基づき説明する。図1は、印刷システムの概略構成を示す説明図である。印刷システムは、印刷装置としてのプリンタ20と、コンピュータ90と、を備えている。プリンタ20は、コネクタ80を介して、コンピュータ90と接続されている。
図5および図6は、プリンタの電気的な構成を示す説明図である。図5は、主制御部40とサブ制御部50とプリンタに装着可能な全てのインクカートリッジ100との全体に注目して描かれている。図6は、主制御部40の機能構成とサブ制御部50の機能構成が、一つのインクカートリッジ100と共に描かれている。なお、本実施例におけるサブ制御部50は、本発明におけるホスト回路に対応する。本実施例において、ホスト回路としてのサブ制御部50は、データ記憶部としての記憶装置130に対して、電源を供給し、記憶装置130に対するアクセスの種類を示すコマンドを送付することにより、記憶装置130に対する所定のデータの書き込み、記憶装置130から所定のデータの読み出しを実行する(後述)。
図8は、プリンタ20のサブ制御部50が実行する記憶装置130からの読み出し処理の処理ルーチンを示すフローチャートである。図9は、記憶装置130からの読み出し処理において、プリンタ20の通信処理部55と記憶装置130のメモリ制御回路136との間で遣り取りされる信号を模式的に示すタイミングチャートである。図9には、電源電圧CVDDと、リセット信号CRSTと、クロック信号CSCKと、データ信号CSDAの一例とが示されている。電源電圧CVDDは、サブ制御部50と記憶装置130との間を接続する第1の電源線LCV上に現れる信号で、サブ制御部50から記憶装置130に供給される。リセット信号CRSTは、サブ制御部50と記憶装置130との間を接続するリセット信号線LR1上に現れる信号で、サブ制御部50から記憶装置130に供給される。クロック信号CSCKは、サブ制御部50と記憶装置130との間を接続するクロック信号線LC1上に現れる信号で、サブ制御部50から記憶装置130に供給される。データ信号CSDAは、サブ制御部50と記憶装置130との間を接続するデータ信号線LD1上に現れる信号である。図9には、さらに、データ信号CSDAのデータ方向が示されている。右向きの矢印は、サブ制御部50が送信側で、記憶装置130が受信側であることを表す。左向きの矢印は、サブ制御部50が受信側で、記憶装置130が送信側であることを表す。本実施例では、記憶装置130は、サブ制御部50から供給されるクロック信号CSCKの立ち上がりに同期してデータを送受信する。クロック信号CSCKの立ち上がりの時の、記憶装置130のデータ端子のデータ信号のレベルを、送受信すべき有効な値としてデータを送受信している。図10は、メモリ側において、メモリ制御回路136が実行する処理の処理ルーチンを示すフローチャートである。
図12は、プリンタ20側のサブ制御部50が実行する記憶装置130への書き込み処理の処理ルーチンを示すフローチャートである。図13は、記憶装置130への書き込み処理において、プリンタ20側の主制御部40が認識している記憶装置130のメモリマップを模式的に示す図である。図14は、記憶装置130への書き込み処理において、プリンタ20の通信処理部55と記憶装置130のメモリ制御回路136との間で遣り取りされる信号を模式的に示すタイミングチャートである。図14には、図9と同様に、電源電圧CVDDと、リセット信号CRSTと、クロック信号CSCKと、データ信号CSDAと、データ方向とが示されている。図15は、記憶装置130のメモリ制御回路が実行する書き込み処理の処理ルーチンを示すフローチャートである。
図16は、記憶装置に対するライトロック処理において、プリンタ20の通信処理部55と記憶装置130のメモリ制御回路136との間で遣り取りされる信号を模式的に示すタイミングチャートである。ライトロック処理は、強誘電体メモリアレイ132のメモリマップ(図7)の書き換え可能領域の所定の記憶領域を、行単位でライトロック領域に変更する処理である。ライトロック領域に変更された行は、外部機器(例えば、サブ制御部50の通信処理部55)からのアクセスによって、書き換えることができなくなる。
次に、上述した記憶装置130に関連する処理を踏まえて、プリンタ20における印刷処理について説明する。図17は、主制御部40が主体となって実行される印刷処理の処理ステップを示すフローチャートである。以下で説明する印刷処理は、説明の便宜のため1つのインクカートリッジ100に着目して説明するが、実際にはプリンタ20に搭載された各インクカートリッジ100について同様の処理を行っている。
・第1変形例:
上記実施例では、原データDnに基づいて生成されるデータとして、反転データ/Dnを用いているが、これに限られない。例えば、原データDnから所定の値を足した値、所定の値を引いた値、所定の値を掛けた値などを、原データDnとの整合性を確認するためのデータとして使用しても良い。一般的には、原データDnと、原データDnに基づいて生成されるデータは、所定の関連性を有し、原データDnと、原データDnに基づいて生成されるデータが当該所定の関連性の有無を判定できれば良い。また、原データDnと、原データDnに基づいて生成されるデータは、同一のデータ量であることが信頼性の面から好ましい。
上記実施例における書き込み処理では、サブ制御部50から記憶装置130に対して、原データ上位8ビットUDn、反転ミラーデータ上位8ビット/Udn、原データ下位8ビットLDn、反転原データ下位8ビット/LDnの順で32ビットを送信しているが、送信する順番は任意に変更可能であり、原データDn16ビットを先に送信して、その後に反転データ/Dn16ビットを送信することとしても良い。また、反転データを先に送信して、後に原データを送信しても良い。
上記実施例における書き込み処理では、32ビット分の原データおよび反転データを1つの単位データとして、サブ制御部50から記憶装置130に対して単位データの送信が終わる度に、記憶装置130からサブ制御部50に応答信号を返信しているが、単位データのデータ長は任意に変更可能であり、64ビット分の原データおよび反転データを1つの単位データとしても良いし、16ビット分の原データおよび反転データを1つの単位データとしても良い。
上記実施例では、ホスト回路としてプリンタ20のサブ制御部50が用いられているが、ホスト回路には任意の計算機などの回路が用いられ得る。また、上記実施例では、記憶装置としてインクカートリッジ100の記憶装置130が用いられているが、任意の不揮発性の記憶装置が用いられ得る。この場合、ホスト回路と記憶装置とは、ホスト回路に電気的に接続された回路側端子と、記憶装置に電気的に接続され回路側端子と脱着可能な記憶装置側端子とを介して、電気的に接続される構成に本発明を適用することが効果的である。こうすれば、記憶装置側端子と回路側端子の接触不良による通信エラーの発生を検出して、ホスト回路と記憶装置との通信の確実性を向上することができる。
上記実施例では、強誘電体メモリアレイ132に原データ領域とミラーデータ領域を有しているが、原データ領域だけでも良い。この場合、メモリ制御回路136は、原データ領域に格納されたデータを複製して、ミラーデータdnを生成する読み出し用の複製データ生成部と、原データ領域に格納されたデータの各ビットを反転させて、反転データ/Dnと反転ミラーデータ/dnを生成する反転データ生成部を備えればよい。そして、読み出し処理では、記憶装置130側において、メモリ制御回路136のデータ送受信部M15は、原データDnとして、原データ領域に格納されたデータをサブ制御部50に送信すると共に、原データDnを用いて生成されたミラーデータdnと、反転データ/Dnと、反転ミラーデータ/dnをサブ制御部50に送信すれば良い。また、データ送受信部M15は、原データ領域から読み出したデータをレジスタに保持後、原データとして送信し、ミラーデータとしてレジスタに保持しているデータを送信してもよい。第5変形例における複製データ生成部と反転データ生成部は、請求項におけるデータ生成部に対応する。
上記実施例では、強誘電体メモリアレイ132に原データ領域とミラーデータ領域を有しているが、強誘電体メモリアレイ132に原データ領域と反転データ領域とを有しても良い。この場合、リード/ライト制御部M14は、原データ領域に原データDnを格納すると共に、反転データ領域に反転データ/Dnを格納すればよい。そして、読み出し処理では、メモリ制御回路136のデータ送受信部M15は、原データ領域から読み出したデータを原データDnとして、反転データ領域から読み出したデータを反転データ/Dnとしてサブ制御部50に送信すると共に、同じ原データ領域から読み出したデータをミラーデータdnとして、同じ反転データ領域から読み出したデータを反転ミラーデータ/dnとしてサブ制御部50に送信すれば良い。この場合でも、ホスト回路は、排他的論理和をとることで通信エラーを検出することができる。また、パリティチェックを実施することで、メモリセルエラーが発生している可能性がある。また、メモリ制御回路136は、原データ領域に格納された原データDnを複製してミラーデータdnを生成すると共に、反転データ領域に格納された反転データ/Dnを複製して反転ミラーデータ/dnを生成するデータ生成部を備えても良い。
・第7変型例
上記実施例では、強誘電体メモリアレイ132は原データ領域とミラーデータ領域を有しているが、強誘電体メモリアレイ132は、原データDnを格納する原データ領域と、原データDnの反転データ/Dnを格納する反転データ領域と、原データDnのミラーデータdnを格納するミラーデータ領域と、ミラーデータdnの反転データである反転ミラーデータ/dnを格納する反転ミラーデータ領域とを有する構成としても良い。この場合は、メモリ制御回路136のリード/ライト制御部M14とデータ送受信部M15は、格納されたデータをそのまま読み出して、送信すれば良い。
上記実施例における読み出し処理では、原データDnと反転データ/Dnとミラーデータdnと反転ミラーデータ/dnを、記憶装置130からサブ制御部50に送信しているが、原データDnと反転データ/Dnのみを送信してミラーデータdnと反転ミラーデータ/dnの送信は省略しても良い。また、原データDnとミラーデータdnのみを送信して、反転データ/Dnと反転ミラーデータ/dnの送信を省略しても良い。
上記実施例における書き込み処理では、強誘電体メモリアレイ132のメモリマップに格納されるべき実データおよびパリティデータの両方がプリンタ20側で生成され、記憶装置130に送信される。これに代えて、プリンタ20は実データのみを生成して記憶装置130に送信し、記憶装置130側にてパリティデータを生成しても良い。この場合には、メモリ制御回路136は、プリンタ20から送信された実データ15ビットに対して整合する1ビットのパリティデータを生成するパリティ取得部を備えれば良い。
上記実施例における書き込み処理では、記憶装置130は、パリティエラーが検出された領域には既存データの再書き込みを行っているが、これに代えて、パリティエラーが検出された領域にはデータの書き込みを行わないこととしても良い。
上記実施例では、記憶装置130の強誘電体メモリアレイ132に、インクの消費量を表す第1インク消費カウント値Xおよび第2インク消費カウント値Yを記録しているが、インクの残量を表す残量情報を記録しても良い。かかる場合には、残量情報の初期値は、インクカートリッジ100に充填されたインク量を表す値となる。また、印刷処理において、プリンタ20は、印刷によって消費されたインク量に応じて、強誘電体メモリアレイ132に格納された残量情報を減じる方向に残量情報を書き換える。この場合、残量情報が格納される記憶領域は、デクリメント領域に設定されるのが好ましい。デクリメント領域は、数値が減少する方向にのみ書き換えが許容され、数値が増加する方向への書き換えが許容されない領域である。このようなデクリメント領域は、実施例におけるインクリメント領域と同様に、読み出し専用領域にデクリメントフラグ情報を書き込みことにより設定されることが好ましい。
上記実施例では、第2インク消費カウント値Yと第1インク消費カウント値Xをそれぞれ強誘電体メモリアレイ132に格納して、第2インク消費カウント値Yと第1インク消費カウント値Xとの差分に基づいてインクエンドを判断している。これに代えて、第2インク消費カウント値Yのみを強誘電体メモリアレイ132に格納することとしても良い。この場合は、第1インク消費カウント値Xの値は、プリンタ20側に備える不揮発性のメモリに格納して実施例と同様の処理を行えば良い。
上記実施例は、インクジェット式の印刷装置およびインクカートリッジが採用されているが、インク以外の他の液体を噴射したり吐出したりする液体噴射装置および当該液体噴射装置に液体を供給する液体容器を採用しても良い。ここでいう液体は、溶媒に機能材料の粒子が分散されている液状体、ジェル状のような流状体を含む。例えば、液晶ディスプレイ、EL(エレクトロルミネッセンス)ディスプレイ、面発光ディスプレイ、カラーフィルタの製造などに用いられる電極材や色材などの材料を分散または溶解のかたちで含む液体を噴射する液体噴射装置、バイオチップ製造に用いられる生体有機物を噴射する液体噴射装置、精密ピペットとして用いられ試料となる液体を噴射する液体噴射装置であってもよい。さらに、時計やカメラ等の精密機械にピンポイントで潤滑油を噴射する液体噴射装置、光通信素子等に用いられる微小半球レンズ(光学レンズ)などを形成するために紫外線硬化樹脂等の透明樹脂液を基板上に噴射する液体噴射装置、基板などをエッチングするために酸又はアルカリ等のエッチング液を噴射する液体噴射装置、および、これらの液体噴射装置に液体を供給する液体容器を採用しても良い。そして、これらのうちいずれか一種の噴射装置および液体容器に本発明を適用することができる。さらに、インクジェット方式のプリンタに限定されず、トナーなどの記録材をつかって印刷を実行するレーザプリンタおよびトナーカートリッジを採用してもよい。
上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしても良い。
上記実施例では、圧電素子を用いたセンサ110が用いられているが、これに代えて、例えば、常にインクがあることを示す周波数の応答信号を返す発振回路などの発振装置を用いても良く、サブ制御部50と何らかの遣り取りを行うCPUやASICなどのプロセッサや、より簡易なICを用いても良い。また、センサなどが搭載されず、記憶装置のみが搭載されるタイプのインクカートリッジ100にも本発明は適用され得る。
上記実施例では、1つのインクタンクを1つのインクカートリッジとして構成しているが、複数のインクタンクを1つのインクカートリッジとして構成しても良い。
上記の実施例では、液体供給ユニットは、基板が容器本体に固定されたインクカートリッジであり、基板は容器本体と一体となって印刷ヘッドユニットに設けられたホルダに装着されるが、本発明が適用される液体供給ユニットとして、基板が固定されるカバーと、液体を収容する容器本体とが、各々個別にホルダに装着されるインクカートリッジとしてもよい。例えば、所定挿入方向に基板が固定されたカバーをホルダに挿入して装着した後、さらに、容器本体をホルダに装着するような構成が挙げられる。この場合、容器本体内のインクが無くなったらインク容器本体のみを交換し、交換にともなって記憶装置130に記憶されたインク消費量情報(第1インク消費カウント値X、および、第2インク消費カウント値Y)がリセットされるように構成しておけばよい。
上記の実施例では、液体収容ユニットは、印刷ヘッドユニットのホルダに装着され、インク供給部から印刷ヘッドに直接インクが供給されるが、液体収容ユニットは、液体噴射装置内のヘッドとは離れた位置に装着され、液体収容ユニットの液体供給部に連結されたチューブを介してインクをヘッドに供給する構成としてもよい。
上記の実施例では、記憶装置130は、強誘電体メモリセルアレイ132を備えた半導体記憶装置であるとして説明したが、これに限定されず強誘電体メモリセルを利用しない半導体記憶装置(EEPROM,フラッシュメモリ)でもよい。さらに半導体記憶装置以外の記憶装置であってもよい。
上記実施例では、主制御部40と通信処理部55とが別の構成であったが、一体の制御部であってもよい。
上記実施例では、記憶装置130とサブ制御部50との通信において、サブ制御部50から記憶装置130に対してリセット信号CRSTを供給しているが、リセット信号CRSTの供給は省略しても良い。この場合、記憶装置130のリセット端子240、リセット端子240に対応するプリンタ20側の端子440、および、リセット信号線LR1は省略される。この場合、例えば、記憶装置130の初期化は、記憶装置130が電源電圧CVDDの供給を受けて起動するときに、記憶装置130が自発的に行う。起動時に、自身を初期化した記憶装置130は、その後、実施例と同様に、サブ制御部50からクロック信号CSCKとデータ信号CSDAの供給を受けて動作すれば良い。
22…モータ
26…プラテン
30…キャリッジ
32…キャリッジモータ
34…摺動軸
36…駆動ベルト
38…プーリ
40…主制御部
42…駆動信号生成回路
48…制御回路
50…サブ制御部
52…センサ処理部
53…検出部
55…通信処理部
60…印刷ヘッドユニット
62…ホルダ
63…ホルダカバー
64…インク供給針
66…接続機構
67…接続端子
68…印刷ヘッド
70…操作部
80…コネクタ
90…コンピュータ
100…インクカートリッジ
101…本体
102…蓋体
104…インク供給口
105…凹部
110…センサ
120…回路基板
130…記憶装置
132…強誘電体メモリアレイ
136…メモリ制御回路
551…SRAM
552…センサ値用レジスタ
Claims (21)
- ホスト回路と電気的に接続される記憶装置であって、
不揮発性のデータ記憶部と、
前記データ記憶部から、nビット(nは2以上の偶数)の二値信号である第1のデータを読み出すリード/ライト制御部と、
前記第1のデータから、前記第1のデータの各ビットの値を反転させた反転データである第2のデータを生成するデータ生成部と、
前記第1のデータと前記第2のデータとを前記ホスト回路に送信するデータ送信部と、
を備え、
前記データ送信部は、クロック信号に同期して、前記第1のデータのうちの上位n/2ビット、前記第2のデータのうちのn/2ビット、前記第1のデータのうちの下位n/2ビット、前記第2のデータのうちの下位n/2ビットを、この順番に送信する、記憶装置。 - 請求項1に記載の記憶装置であって、
前記第1のデータは、前記不揮発性のデータ記憶部の行単位のデータである、記憶装置。 - 請求項1に記載の記憶装置であって、
前記第1のデータは、16ビットのデータである、記憶装置。 - 請求項1に記載の記憶装置であって、
前記データ送信部は、さらに、前記第1のデータと実質的に同一の第3のデータと、前記第2のデータと実質的に同一の第4のデータを、前記ホスト回路に送信する、記憶装置。 - 請求項4に記載の記憶装置であって、
前記データ記憶部は、前記第1のデータを記憶するための第1の記憶領域と、前記第3のデータを記憶するための第2の記憶領域を有する、記憶装置。 - 請求項4または請求項5に記載の記憶装置は、さらに、
前記データ生成部は、前記第1のデータに基づいて前記第2のデータを生成するとともに、前記第3のデータに基づいて前記第4のデータを生成する、記憶装置。 - 請求項6に記載の記憶装置であって、
前記第1のデータと前記第2のデータと前記第3のデータと前記第4のデータは、nビットの二値信号であり、
前記ホスト回路は、前記記憶装置からの読み出し時に前記記憶装置から前記第1のデータと前記第2のデータと前記第3のデータと前記第4のデータを受信するデータ受信部と、前記第1のデータのk番目(kは1以上n以下の整数)の値と前記第4のデータのk番目の値との排他的論理和がnビットの全てについて真である場合に前記記憶装置との間の通信状態と前記記憶装置とが正常であると判断する判定部と、を備えており、
前記記憶装置の前記データ生成部は、前記データ記憶部から読み出した前記第1のデータの各ビットの値を反転させて前記第2のデータを生成するとともに、前記データ記憶部から読み出した前記第3のデータの各ビットの値を反転させて前記第4のデータを生成し、
前記データ送信部は、前記ホスト回路から読み出しコマンドを受信したときに、前記第1のデータ、前記第2のデータ、前記第3のデータおよび前記第4のデータを前記ホスト回路に送信する、
記憶装置。 - 請求項7に記載の記憶装置であって、
前記判定部は、前記第1のデータのk番目(kは1以上n以下の整数)の値と前記第4のデータのk番目の値との排他的論理和がnビットのいずれかについて真でない場合に、
(i)前記第1のデータのk番目の値と前記第2のデータのk番目の値との排他的論理和がnビットの全てについて真であるか否かを判定する第1の判定処理と、
(ii)前記第1の判定処理における排他的論理和の結果がnビットの全てについて真である場合には、更に、前記第3のデータのk番目の値と前記第4のデータのk番目の値との排他的論理和がnビットの全てについて真であるか否かを判定する第2の判定処理と、
(iii)前記第1の判定処理と前記第2の判定処理の少なくとも一方において真であると判定されない場合には、前記ホスト回路と前記記憶装置との間の通信にエラーがあると判定する第3の判定処理と、
を実行する、記憶装置。 - 請求項4に記載の記憶装置であって、
前記第1のデータと前記第2のデータと前記第3のデータと前記第4のデータは、nビットの二値信号であり、
前記第3のデータは、前記第1のデータを複製した複製データであり、
前記第2のデータは、前記第1のデータの各ビットの値を反転させた反転データであり、
前記第4のデータは、前記第3のデータの各ビットの値を反転させた反転データである、記憶装置。 - 請求項4に記載の記憶装置であって、
前記データ生成部は、前記第1のデータに基づいて前記第2のデータと前記第3のデータと前記第4のデータを生成する、記憶装置。 - 請求項4に記載の記憶装置であって、
前記データ記憶部は、前記第1のデータを記憶するための第1の記憶領域と、前記第2のデータを記憶するための第2の記憶領域を有する、記憶装置。 - 請求項4または請求項11に記載の記憶装置であって、
前記データ生成部は、前記第1のデータに基づいて前記第3のデータを生成し、前記第2のデータに基づいて前記第4のデータを生成する、記憶装置。 - 請求項1ないし請求項12のいずれかに記載の記憶装置であって、
前記ホスト回路と前記記憶装置とは、前記ホスト回路に電気的に接続された回路側端子と、前記記憶装置に電気的に接続され前記回路側端子と脱着可能な記憶装置側端子とを介して、電気的に接続される、記憶装置。 - 請求項1に記載の記憶装置と電気的に接続されるホスト回路であって、
前記記憶装置から前記第1のデータと前記第2のデータを受信するデータ受信部と、
前記第1のデータと前記第2のデータが互いに反転した関係を有するか否かを判定する判定部と、
を備える、ホスト回路。 - 請求項1に記載の記憶装置と電気的に接続されるホスト回路であって、
前記記憶装置から前記第1のデータと前記第2のデータを受信するデータ受信部と、
前記第1のデータのm(mは1以上n以下の整数)番目の値と前記第2のデータのm番目の値との排他的論理和が、nビットの全てについて真である場合に、肯定的な判定結果を出力し、前記排他的論理和が、nビットのいずれかについて偽である場合に、否定的な判定結果を出力する判定部と、
を備える、ホスト回路。 - 請求項9に記載の記憶装置と電気的に接続されるホスト回路であって、
前記記憶装置から前記第1のデータと前記第2のデータと前記第3のデータと前記第4のデータとを受信するデータ受信部と、
前記第1のデータのk(kは1以上n以下の整数)番目の値と前記第4のデータのk番目の値との排他的論理和が、nビットの全てについて真である場合に、肯定的な判定結果を出力し、前記排他的論理和が、nビットのいずれかについて偽である場合に、否定的な判定結果を出力する第1の判定を行う第1の判定部と、
を備える、ホスト回路。 - 請求項16に記載のホスト回路は、さらに、
前記第1の判定の判定結果が否定的であった場合において、第2の判定を行う第2の判定部を備え、
前記第2の判定部は、
前記第1のデータのk番目の値と前記第2のデータのk番目の値との排他的論理和がnビットの全てについて真であり、かつ、前記第3のデータのk番目の値と前記第4のデータのk番目の値との排他的論理和がnビットの全てについて真である場合に、前記記憶装置のデータ記憶部にエラーがあると判定し、
前記第1のデータのk番目の値と前記第2のデータのk番目の値との排他的論理和がnビットのいずれかについて偽である、または、前記第3のデータのk番目の値と前記第4のデータのk番目の値との排他的論理和がnビットのいずれかについて偽である場合に、前記記憶装置と前記ホスト回路との通信にエラーがあると判定する、ホスト回路。 - 液体噴射装置に脱着可能に電気的に接続される基板であって、
不揮発性のデータ記憶部と、
前記データ記憶部から、nビット(nは2以上の偶数)の二値信号である第1のデータを読み出すリード/ライト制御部と、
前記第1のデータから、前記第1のデータの各ビットの値を反転させた反転データである第2のデータを生成するデータ生成部と、
前記第1のデータと前記第2のデータを、前記ホスト回路に送信するデータ送信部と、
を備え、
前記データ送信部は、クロック信号に同期して、前記第1のデータのうちの上位n/2ビット、前記第2のデータのうちのn/2ビット、前記第1のデータのうちの下位n/2ビット、前記第2のデータのうちの下位n/2ビットを、この順番に送信する、基板。 - 液体噴射装置に着脱可能に装着される液体容器であって、
不揮発性のデータ記憶部と、
前記データ記憶部から、nビット(nは2以上の偶数)の二値信号である第1のデータを読み出すリード/ライト制御部と、
前記第1のデータから、前記第1のデータの各ビットの値を反転させた反転データである第2のデータを生成するデータ生成部と、
前記第1のデータと前記第2のデータを、前記ホスト回路に送信するデータ送信部と、
を備え、
前記データ送信部は、クロック信号に同期して、前記第1のデータのうちの上位n/2ビット、前記第2のデータのうちのn/2ビット、前記第1のデータのうちの下位n/2ビット、前記第2のデータのうちの下位n/2ビットを、この順番に送信する、液体容器。 - 不揮発性のデータ記憶部に格納されたデータをホスト回路に送信する方法であって、
(a)前記データ記憶部から、nビット(nは2以上の偶数)の二値信号である第1のデータを読み出す読み出す工程と、
(b)前記第1のデータから、前記第1のデータの各ビットの値を反転させた反転データである第2のデータを生成する工程と、
(c)前記第1のデータと前記第2のデータを、前記ホスト回路に送信する工程と、
を備え、
前記工程(c)は、
クロック信号に同期して、前記第1のデータのうちの上位n/2ビット、前記第2のデータのうちのn/2ビット、前記第1のデータのうちの下位n/2ビット、前記第2のデータのうちの下位n/2ビットを、この順番に送信する工程を含む、方法。 - ホスト回路と、前記ホスト回路と着脱可能な記憶装置を含むシステムであって、
前記記憶装置は、
不揮発性のデータ記憶部と、
前記データ記憶部から、nビット(nは2以上の偶数)の二値信号である第1のデータを読み出すリード/ライト制御部と、
前記第1のデータから、前記第1のデータの各ビットの値を反転させた反転データである第2のデータを生成するデータ生成部と、
前記第1のデータと前記第2のデータを、前記ホスト回路に送信するデータ送信部と、
を備え、
前記ホスト回路は、
前記記憶装置から前記第1のデータと前記第2のデータを受信するデータ受信部と、
前記第1のデータと前記第2のデータが互いに反転した関係を有するか否かを判定する判定部と、
を備え、
前記記憶装置の前記データ送信部は、クロック信号に同期して、前記第1のデータのうちの上位n/2ビット、前記第2のデータのうちのn/2ビット、前記第1のデータのうちの下位n/2ビット、前記第2のデータのうちの下位n/2ビットを、この順番に前記ホスト回路に送信する、システム
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