KR20140028447A - 전류 기준 회로 - Google Patents

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Abstract

본 발명은 공급 전원과 온도의 변화에 관계없이 정전류를 출력하는 전류 기준 회로에 관한 것으로, 제1 및 제2 전류 미러를 구비하여 제1 기울기를 갖는 제1 서브 전류를 출력하는 셀프 바이어스 회로와, 상기 셀프 바이어스 회로와 연결된 제3 및 제4 전류 미러를 구비하여 상기 제1 서브 전류보다 증폭된 제2 서브 전류와, 제2 기울기를 갖는 제3 서브 전류를 생성하고, 상기 제2 및 제3 서브 전류를 차연산하여 온도 변화에 무관한 정전류를 출력하는 온도 보상 회로와, 전원 전압의 상승에 따라 상기 셀프 바이어스 회로에 바이어스 전류를 공급하는 스타트 업 회로를 구비하는 것을 특징으로 한다.

Description

전류 기준 회로{CURRENT REFERENCE CIRCUIT}
본 발명은 공급 전원과 온도의 변화에 관계없이 정전류를 출력하는 전류 기준 회로에 관한 것이다.
전류 기준 회로는 아날로그 집적 회로에서 바이어스 전류 및 전압을 공급하는 회로이다. 이러한 전류 기준 회로는 외부 전원 전압, 온도, 공정이 변하더라도 그것이 집적 회로에 영향을 미치지 않도록 일정한 정전류를 공급하는 것이 중요하다.
따라서, 종래에는 공정이나 온도의 변화에 관계없이 항상 일정한 정전류를 생성하기 위해 밴드 갭 기준 회로를 이용한 전류 기준 회로가 이용되고 있다. 밴드 갭 기준 회로를 이용한 전류 기준 회로는 바이폴라 트랜지스터의 밴드 갭을 이용하여 바이어스 전류를 생성하고, 생성된 바이어스 전류에 따라 회로가 동작하여 정전류를 출력한다.
그런데, 상기와 같이 밴드 갭 기준 회로를 이용한 전류 기준 회로는 바이폴라 트랜지스터를 정상적으로 동작시키기 위해 전력 소모가 크고, CMOS 제조 공정에서 바이폴라 트랜지스터를 별도로 제조함으로써 회로의 면적과 복잡도가 증가하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 바이폴라 트랜지스터를 사용하지 않고 CMOS 트랜지스터와 저항으로 구성하여 공급 전원과 온도의 변화에 관계없이 정전류를 출력하는 전류 기준 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 실시 예에 따른 전류 기준 회로는 제1 및 제2 전류 미러를 구비하여 제1 기울기를 갖는 제1 서브 전류를 출력하는 셀프 바이어스 회로와, 상기 셀프 바이어스 회로와 연결된 제3 및 제4 전류 미러를 구비하여 상기 제1 서브 전류보다 증폭된 제2 서브 전류와, 제2 기울기를 갖는 제3 서브 전류를 생성하고, 상기 제2 및 제3 서브 전류를 차연산하여 온도 변화에 무관한 정전류를 출력하는 온도 보상 회로와, 전원 전압의 상승에 따라 상기 셀프 바이어스 회로에 바이어스 전류를 공급하는 스타트 업 회로를 구비하는 것을 특징으로 한다.
상기 셀프 바이어스 회로는 상기 제1 및 제2 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 제1 저항에 따라 상기 전원 전압에 무관한 상기 제1 서브 전류를 출력하는 것을 특징으로 한다.
상기 셀프 바이어스 회로는 각 게이트 전극이 서로 연결되고 각 소스 전극이 상기 전원 전압과 연결되어 상기 제1 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터와, 각 게이트 전극이 서로 연결되고 각 소스 전극이 접지 전압과 연결되어 상기 제2 전류 미러를 구성하는 제1 및 제2 NMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터의 소스 전극과 상기 접지 전압 사이에 배치된 상기 제1 저항을 구비하고, 상기 제1 PMOS 트랜지스터의 드레인 전극은 상기 제1 NMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제2 PMOS 트랜지스터의 게이트 전극과 드레인 전극은 상기 제2 NMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 전극과 드레인 전극은 서로 연결된 것을 특징으로 한다.
상기 온도 보상 회로는 상기 제3 및 제4 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 제2 저항에 따라 상기 제2 및 제3 서브 전류를 생성하여 상기 정전류를 출력하는 것을 특징으로 한다.
상기 온도 보상 회로는 각 게이트 전극이 상기 제1 및 제2 PMOS 트랜지스터의 게이트 전극과 연결되고 각 소스 전극이 상기 전원 전압과 연결되어 상기 제3 전류 미러를 구성하는 제3 및 제4 PMOS 트랜지스터와, 각 게이트 전극이 서로 연결되고 각 소스 전극이 상기 접지 전압과 연결되어 상기 제4 전류 미러를 구성하는 제3 및 제4 NMOS 트랜지스터와, 게이트 전극과 드레인 전극이 상기 제3 PMOS 트랜지스터의 드레인 전극과 연결되고 소스 전극이 상기 접지 전압과 연결된 제5 NMOS 트랜지스터와, 상기 제4 NMOS 트랜지스터의 소스 전극과 상기 접지 전압 사이에 배치된 제2 저항을 구비하고, 상기 제3 PMOS 트랜지스터의 드레인 전극은 상기 제3 NMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제4 PMOS 트랜지스터의 드레인 전극은 상기 제4 NMOS 트랜지스터의 게이트 전극과 드레인 전극에 연결된 것을 특징으로 한다.
상기 제3 PMOS 트랜지스터의 크기는 상기 제4 PMOS 트랜지스터의 크기보다 크고, 상기 제3 NMOS 트랜지스터의 크기는 상기 제4 NMOS 트랜지스터의 크기보다 큰 것을 특징으로 한다.
상기 제2 기울기는 상기 제1 기울기보다 작은 것을 특징으로 한다.
상기 스타트 업 회로는 게이트 전극이 상기 접지 전압과 연결되어 상기 전원 전압을 제1 노드에 공급하는 제5 PMOS 트랜지스터와, 상기 제1 노드의 전압 상태에 따라 상기 제2 PMOS 트랜지스터의 드레인 전극과 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터와, 게이트 전극이 상기 제1 및 제2 NMOS 트랜지스터의 게이트 전극과 연결되어 상기 제1 노드와 상기 접지 전압을 연결하는 제7 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
본 발명의 전류 기준 회로는 별도의 바이폴라 트랜지스터를 사용하지 않고 CMOS 트랜지스터와 저항만을 이용하여 온도에 무관한 정전류를 생성한다. 따라서, 밴드 갭 기준 회로를 이용할 경우보다 전력 소모를 줄일 수 있고, 회로의 면적을 줄일 수 있다. 그리고 본 발명의 전류 기준 회로는 온도에 따라 제1 및 제2 기울기를 갖는 제2 및 제3 서브 전류를 생성하고, 그들을 차연산하여 정전류를 출력하는데, 이를 위한 온도 보상 회로는 2개의 전류 미러와 저항만으로 구성되는바, 구조가 간단하여 회로의 면적을 더 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 전류 기준 회로의 구성 블록도이다.
도 2는 본 발명의 실시 예에 다른 전류 기준 회로의 회로 구성도이다.
도 3a 내지 도 3c는 도 2에 도시된 전류 기준 회로의 동작 파형도이다.
이하, 본 발명의 실시 예에 따른 전류 기준 회로를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 전류 기준 회로의 구성 블록도이다.
도 1에 도시된 셀프 바이어스 회로는 셀프 바이어스 회로(10)와, 온도 보상 회로(20)와, 스타트 업 회로(30)를 구비한다.
셀프 바이어스 회로(10)는 제1 및 제2 전류 미러를 구비하여 제1 서브 전류(I1)를 출력한다. 셀프 바이어스 회로(10)는 제1 및 제2 전류 미러의 상호 피드백 동작에 의해 제1 서브 전류(I1)가 전원 전압(VDD)과 무관하게 일정한 정전류가 되도록 한다. 그러나, 셀프 바이어스 회로(10)에서 출력되는 제1 서브 전류(I1)는 온도의 영향을 받는다. 즉, 제1 서브 전류(I1)는 온도에 따라 제1 기울기를 갖게 된다.
온도 보상 회로(20)는 온도에 따라 제1 기울기를 갖는 제1 서브 전류(I1)를 미러링하여 온도에 무관한 정전류(IOUT)를 출력한다. 구체적으로, 온도 보상 회로(20)는 제1 서브 전류(I1)보다 증폭된 제2 서브 전류(I2)와, 온도에 따라 제2 기울기를 갖는 제3 서브 전류(I3)를 생성하고, 제2 및 제3 서브 전류(I2, I3)를 차연산하여 온도에 무관한 정전류(IOUT)를 출력한다. 이를 위해, 온도 보상 회로(20)는 셀프 바이어스 회로(10)와 연결된 제3 및 제4 전류 미러를 구비한다.
스타트 업 회로(30)는 다수의 CMOS 트랜지스터를 구비한다. 스타트 업 회로(30)는 전원 전압(VDD)의 상승에 따라 셀프 바이어스 회로(10)에 바이어스 전류를 공급함으로써 셀프 바이어스 회로(10)를 스타트-업(Start-Up)시킨다.
본 발명은 온도 보상 회로(20)의 제3 및 제4 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 저항에 따라 제2 및 제3 서브 전류(I2, I3)를 생성하고, 제2 및 제3 서브 전류(I2, I3)를 차연산하여 온도에 무관한 정전류(IOUT)를 출력한다.
도 2는 본 발명의 실시 예에 다른 전류 기준 회로의 회로 구성도이다. 그리고 도 3a 내지 도 3c는 도 2에 도시된 전류 기준 회로의 동작 파형도이다.
이하, 본 발명의 전류 기준 회로를 도 2 및 도 3a 내지 도 3c를 결부하여 보다 구체적으로 설명한다.
스타트 업 회로(30)는 제5 PMOS 트랜지스터(PM5)와, 제6 및 제7 NMOS 트랜지스터(NM6, NM7)를 구비한다.
제5 PMOS 트랜지스터(PM5)는 게이트 전극이 접지 전압과 연결되어 전원 전압(VDD)을 제1 노드(N1)에 공급한다.
제6 NMOS 트랜지스터(NM6)는 제1 노드(N1)의 전압 상태에 따라 셀프 바이어스 회로(10)의 제2 PMOS 트랜지스터(PM2)의 드레인 전극과 접지 전압을 연결한다.
제7 NMOS 트랜지스터(NM7)는 게이트 전극이 셀프 바이어스 회로(10)의 제1 및 제2 NMOS 트랜지스터(NM1, NM2)의 게이트 전극과 연결되어 제1 노드(N1)와 접지 전압을 연결한다.
이러한 스타트 업 회로(30)는 전원 전압(VDD)의 상승에 따라 제5 PMOS 트랜지스터(PM5)와, 제6 및 제7 NMOS 트랜지스터(NM6, NM7)가 순차적으로 턴-온되어 셀프 바이어스 회로(10)를 스타트-업시킨다.
셀프 바이어스 회로(10)는 제1 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와, 제2 전류 미러를 구성하는 제1 및 제2 NMOS 트랜지스터(NM1, NM2)와, 제1 저항(R1)을 구비한다.
제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 각 게이트 전극이 서로 연결되고, 각 소스 전극이 전원 전압(VDD)과 연결된다. 제2 PMOS 트랜지스터(PM2)는 게이트 전극과 드레인 전극이 서로 연결되는 다이오드 연결 구조를 갖는다.
제1 및 제2 NMOS 트랜지스터(NM1, NM2)는 각 게이트 전극이 서로 연결되고, 각 소스 전극이 접지 전압과 연결된다. 제1 NMOS 트랜지스(NM1)는 게이트 전극과 드레인 전극이 서로 연결되는 다이오드 연결 구조를 갖는다.
제1 PMOS 트랜지스터(PM1)의 드레인 전극은 제1 NMOS 트랜지스터(NM1)의 드레인 전극과 연결되고, 제2 PMOS 트랜지스터(PM2)의 드레인 전극은 제2 NMOS 트랜지스터(NM2)의 드레인 전극과 연결된다.
제1 저항(R1)은 제2 NMOS 트랜지스터(NM2)의 소스 전극과 접지 전압 사이에 배치된다.
이러한 셀프 바이어스 회로(10)는 제1 및 제2 전류 미러의 상호 피드백 동작에 의해 제1 서브 전류(I1)를 출력하게 된다. 이때, 제1 서브 전류(I1)는 수학식 1과 같이, 제2 NMOS 트랜지스터(NM2)의 크기와, 제1 저항(R1)에 따라 결정되며, 전원 전압(VDD)에 무관하다. 수학식 1에서 μ는 캐리어 이동도, Cox는 게이트 산화층의 두께, W는 채널 폭, L은 채널 길이를 나타낸다. 이하에서, CMOS 트랜지스터의 크기는 해당 트랜지스터의 W/L을 나타낸다.
Figure pat00001
그런데, 도 3a 및 도 3b에 도시한 바와 같이, 셀프 바이어스 회로(10)에서 출력되는 제1 서브 전류(I1)는 온도의 영향을 받으며, 제1 서브 전류(I1)는 온도에 따라 제1 기울기를 갖게 된다.
온도 보상 회로(20)는 제3 전류 미러를 구성하는 제3 및 제4 PMOS 트랜지스터(PM3, PM4)와, 제4 전류 미러를 구성하는 제3 및 제4 NMOS 트랜지스터(NM3, NM4)와, 제3 NMOS 트랜지스터(NM3)와 접지 전압 사이에 배치된 제5 NMOS 트랜지스터(NM5)와, 제2 저항(R2)을 구비한다.
제3 및 제4 PMOS 트랜지스터(PM3, PM4)는 각 게이트 전극이 서로 연결되고, 각 소스 전극이 전원 전압(VDD)과 연결된다. 제3 및 제4 PMOS 트랜지스터(PM3, PM4)의 게이트 전극은 제1 및 제2 PMOS 트랜지스터(PM1, PM2)의 게이트 전극과 연결된다.
제3 및 제4 NMOS 트랜지스터(NM3, NM4)는 각 게이트 전극이 서로 연결되고, 각 소스 전극이 접지 전압과 연결된다. 제3 NMOS 트랜지스터(NM3)의 드레인 전극은 제3 PMOS 트랜지스터(PM3)의 드레인 전극과 연결된다. 제4 NMOS 트랜지스터(NM4)는 게이트 전극과 드레인 전극이 서로 연결되는 다이오드 연결 구조를 갖는다.
제5 NMOS 트랜지스터(NM5)는 게이트 전극과 드레인 전극이 서로 연결되되, 제3 PMOS 트랜지스터(PM3)의 드레인 전극과 연결된다. 제5 NMOS 트랜지스터(NM5)의 소스 전극은 접지 전압과 연결된다.
제2 저항(R2)은 제4 NMOS 트랜지스터(NM4)의 소스 전극과 접지 전압 사이에 배치된다.
온도 보상 회로(20)는 제3 및 제4 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 저항에 따라 제2 및 제3 서브 전류(I2, I3)를 생성하고, 제2 및 제3 서브 전류(I2, I3)를 차연산하여 온도에 무관한 정전류(IOUT)를 출력한다. 이러한 온도 보상 회로(20)의 동작 및 방법을 구체적으로 설명하면 다음과 같다.
도 2 및 도 3a를 참조하면, 온도 보상 회로(20)의 제3 전류 미러는 셀프 바이어스 회로(10)의 제1 서브 전류(I1)를 미러링하여 제2 서브 전류(I2)를 생성한다. 제2 서브 전류(I2)는 제3 전류 미러를 구성하는 제3 및 제4 PMOS 트랜지스터(PM3, PM4)의 크기 비에 따라 제1 서브 전류(I1)보다 증폭된 값을 갖는다. 즉, 제3 PMOS 트랜지스터(PM3)의 크기는 제4 PMOS 트랜지스터(PM4)의 크기보다 크게 설계되며, 그들의 크기 비에 따라 제2 서브 전류(I2)는 증폭된다. 도 2 및 도 3a는 제3 및 제4 PMOS 트랜지스터(PM3, PM4)의 크기 비가 N:1 인 경우를 나타낸다. 따라서, 제3 PMOS 트랜지스터(PM3)를 통해 흐르는 제2 서브 전류(I2)는 제1 서브 전류(I1)와 동일한 제1 기울기를 갖고, N배 증폭된 값을 갖는다.
도 2 및 도 3b를 참조하면, 제4 PMOS 트랜지스터(PM4)에서 미러링된 제1 서브 전류(I1)는 제2 저항(R2)에 따라 기울기가 가변된다. 즉, 제4 NMOS 트랜지스터(NM4)를 통해 흐르는 제3 서브 전류(I2)는 온도에 따라 제1 서브 전류(I1)와 상이한 제2 기울기를 갖게 된다. 이때, 제2 저항(R2)은 제3 서브 전류(I3)의 기울기(제2 기울기)가 제1 서브 전류(I1)의 기울기(제1 기울기)보다 작도록 설계된다. 한편, 제3 서브 전류(I3)는 제4 전류 미러를 구성하는 제3 및 제4 NMOS 트랜지스터(NM3, NM4)의 크기 비에 따라 증폭된다. 즉, 제3 NMOS 트랜지스터(NM3)의 크기는 제4 NMOS 트랜지스터(NM4)의 크기보다 크게 설계되며, 그들의 크기 비에 따라 제3 서브 전류(I3)는 증폭된다. 도 2 및 도 3b는 제3 및 제4 NMOS 트랜지스터(NM3, NM4)의 크기 비가 K2:1 인 경우를 나타낸다. 따라서, 제3 NMOS 트랜지스터(NM3)를 통해 흐르는 전류는 제3 서브 전류(I3)와 동일한 제2 기울기를 갖고, K2배 증폭된 값을 갖는다.
한편, 전술한 바와 같이, 제3 PMOS 트랜지스터(PM3)의 드레인 전극은 제3 NMOS 트랜지스터(NM3)의 드레인 전극과, 제5 NMOS 트랜지스터(NM5)의 드레인 전극에 연결된다. 따라서, 제3 PMOS 트랜지스터(PM3)를 통해 흐르는 제2 서브 전류(I2)는 제3 NMOS 트랜지스터(NM3)와, 제5 NMOS 트랜지스터(NM5)로 각각 분기된다. 제3 NMOS 트랜지스터(NM3)를 통해 흐르는 전류는 제3 서브 전류(I3)와 동일한 제2 기울기를 갖고, K2배 증폭된 값을 갖고 있으므로, 제5 NMOS 트랜지스터(NM5)를 통해 흐르는 전류는 제2 서브 전류(I2)에서 K2배 증폭된 제3 서브 전류(I3)가 차감된 값을 갖는다. 이에 따라, 제5 NMOS 트랜지스터(NM5)를 통해 출력되는 전류는 온도에 따라 제1 및 제2 기울기를 갖는 제2 및 제3 서브 전류(I2, I3)를 차연산한 값을 갖게되어 온도에 무관한 정전류(IOUT)가 된다.
상술한 바와 같이, 본 발명의 전류 기준 회로는 별도의 바이폴라 트랜지스터를 사용하지 않고 CMOS 트랜지스터와 저항만을 이용하여 온도에 무관한 정전류(IOUT)를 생성한다. 따라서, 밴드 갭 기준 회로를 이용할 경우보다 전력 소모를 줄일 수 있고, 회로의 면적을 줄일 수 있다. 그리고 본 발명의 전류 기준 회로는 온도에 따라 제1 및 제2 기울기를 갖는 제2 및 제3 서브 전류(I2, I3)를 생성하고, 그들(I2, I3)을 차연산하여 정전류(IOUT)를 출력하는데, 이를 위한 온도 보상 회로(20)는 2개의 전류 미러(제3 및 제4 전류 미러)와 저항만으로 구성되는바, 구조가 간단하여 회로의 면적을 더 줄일 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 셀프 바이어스 회로 20: 온도 보상 회로
30: 스타트 업 회로 PM1~PM5: PMOS 트랜지스터
NM1~NM7: NMOS 트랜지스터

Claims (8)

  1. 제1 및 제2 전류 미러를 구비하여 제1 기울기를 갖는 제1 서브 전류를 출력하는 셀프 바이어스 회로와,
    상기 셀프 바이어스 회로와 연결된 제3 및 제4 전류 미러를 구비하여 상기 제1 서브 전류보다 증폭된 제2 서브 전류와, 제2 기울기를 갖는 제3 서브 전류를 생성하고, 상기 제2 및 제3 서브 전류를 차연산하여 온도 변화에 무관한 정전류를 출력하는 온도 보상 회로와,
    전원 전압의 상승에 따라 상기 셀프 바이어스 회로에 바이어스 전류를 공급하는 스타트 업 회로를 구비하는 것을 특징으로 하는 전류 기준 회로.
  2. 청구항 1에 있어서,
    상기 셀프 바이어스 회로는
    상기 제1 및 제2 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 제1 저항에 따라 상기 전원 전압에 무관한 상기 제1 서브 전류를 출력하는 것을 특징으로 하는 전류 기준 회로.
  3. 청구항 2에 있어서,
    상기 셀프 바이어스 회로는
    각 게이트 전극이 서로 연결되고 각 소스 전극이 상기 전원 전압과 연결되어 상기 제1 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터와,
    각 게이트 전극이 서로 연결되고 각 소스 전극이 접지 전압과 연결되어 상기 제2 전류 미러를 구성하는 제1 및 제2 NMOS 트랜지스터와,
    상기 제2 NMOS 트랜지스터의 소스 전극과 상기 접지 전압 사이에 배치된 상기 제1 저항을 구비하고,
    상기 제1 PMOS 트랜지스터의 드레인 전극은 상기 제1 NMOS 트랜지스터의 드레인 전극과 연결되고,
    상기 제2 PMOS 트랜지스터의 게이트 전극과 드레인 전극은 상기 제2 NMOS 트랜지스터의 드레인 전극과 연결되고,
    상기 제1 NMOS 트랜지스터의 게이트 전극과 드레인 전극은 서로 연결된 것을 특징으로 하는 전류 기준 회로.
  4. 청구항 3에 있어서,
    상기 온도 보상 회로는
    상기 제3 및 제4 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 제2 저항에 따라 상기 제2 및 제3 서브 전류를 생성하여 상기 정전류를 출력하는 것을 특징으로 하는 전류 기준 회로.
  5. 청구항 4에 있어서,
    상기 온도 보상 회로는
    각 게이트 전극이 상기 제1 및 제2 PMOS 트랜지스터의 게이트 전극과 연결되고 각 소스 전극이 상기 전원 전압과 연결되어 상기 제3 전류 미러를 구성하는 제3 및 제4 PMOS 트랜지스터와,
    각 게이트 전극이 서로 연결되고 각 소스 전극이 상기 접지 전압과 연결되어 상기 제4 전류 미러를 구성하는 제3 및 제4 NMOS 트랜지스터와,
    게이트 전극과 드레인 전극이 상기 제3 PMOS 트랜지스터의 드레인 전극과 연결되고 소스 전극이 상기 접지 전압과 연결된 제5 NMOS 트랜지스터와,
    상기 제4 NMOS 트랜지스터의 소스 전극과 상기 접지 전압 사이에 배치된 제2 저항을 구비하고,
    상기 제3 PMOS 트랜지스터의 드레인 전극은 상기 제3 NMOS 트랜지스터의 드레인 전극과 연결되고,
    상기 제4 PMOS 트랜지스터의 드레인 전극은 상기 제4 NMOS 트랜지스터의 게이트 전극과 드레인 전극에 연결된 것을 특징으로 하는 전류 기준 회로.
  6. 청구항 5에 있어서,
    상기 제3 PMOS 트랜지스터의 크기는 상기 제4 PMOS 트랜지스터의 크기보다 크고,
    상기 제3 NMOS 트랜지스터의 크기는 상기 제4 NMOS 트랜지스터의 크기보다 큰 것을 특징으로 하는 전류 기준 회로.
  7. 청구항 1에 있어서,
    상기 제2 기울기는 상기 제1 기울기보다 작은 것을 특징으로 하는 전류 기준 회로.
  8. 청구항 3에 있어서,
    상기 스타트 업 회로는
    게이트 전극이 상기 접지 전압과 연결되어 상기 전원 전압을 제1 노드에 공급하는 제5 PMOS 트랜지스터와,
    상기 제1 노드의 전압 상태에 따라 상기 제2 PMOS 트랜지스터의 드레인 전극과 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터와,
    게이트 전극이 상기 제1 및 제2 NMOS 트랜지스터의 게이트 전극과 연결되어 상기 제1 노드와 상기 접지 전압을 연결하는 제7 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전류 기준 회로.
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