KR100199215B1

KR100199215B1 - 지연 시간 제어 회로

Info

Publication number: KR100199215B1
Application number: KR1019960047346A
Authority: KR
Inventors: 도시유키 오카야스; 다카시 세키노
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 1996-10-22
Filing date: 1996-10-22
Publication date: 1999-06-15
Also published as: KR19980028323A

Abstract

게이트의 지연 시간을 일정하게 유지하는 회로에 있어서, 간단한 부가 회로에 의해서 소비 전력이 작으며 정확한 지연 시간 신호를 얻을 수 있는 지연 시간 제어 회로를 실현한다. 이를 위해, 일정한 주기의 펄스를 입력하는 지연 회로 내의 전단 지연 회로 A(11) 및 후단 지연 회로 B(12)를 설치하고, 지연 회로 A(11)에 의해서 발생하는 펄스에 의해서 리셋되며, 지연 회로 B(12)에 의해서 발생하는 펄스에 의해서 세트되는 지연 시간/듀티 변환 회로(14)를 설치하며, 듀티를 전압 레벨 신호로 변환하는 적분기(15)를 설치하고, 듀티가 일정하게 되도록 지연 회로의 지연 시간을 제어하는 지연 시간 제어부(16)를 설치하며, 지연 시간의 설정치를 조정하는 지연 시간 설정 전압 DAC(17)을 설치하고, 지연 시간 제어부(16)의 지연 제어 전압으로부터 또 다른 한쪽의 지연 제어 전압을 발생하는 논리 임계치 전압 제어 회로(18)를 설치하며, 지연 제어 전압에 의해 지연 시간이 제어되는 IC 내의 일반 회로인 논리 회로(13)를 설치하여 구성된다.

Description

지연 시간 제어 회로

본 발명은 CMOS 게이트의 지연 시간을 일정하게 유지하는 회로에 있어서, 간단한 부가회로에 의해, 게다가 소비 전력이 적으며 정확한 지연 시간 신호를 얻을 수 있는 지연 시간 제어 회로에 관한 것이다.

CMOS 게이트의 지연 시간은 전원 전압의 변화나 소비 전력의 변화에 의해 발생하는 소자의 온도 변화에 의해 변화한다. 한편, VLSI 테스트 시스템에 있어서는 타이밍 신호를 발생하는 회로에서 정확한 타이밍 신호를 발생하기 위해, 지연 시간을 일정하게 유지할 필요가 있다.

이 때문에, 지연 시간을 안정되게 하기 위한 종래의 기술로서 다음과 같은 회로가 있다.

(1) CMOS 게이트의 지연 시간과 온도의 관계를 이용하여, CMOS 게이트의 지연 시간을 검출하여, LSI 내의 발열 회로를 제어한다.

(2) 발열량이 주파수에 비례하는 관계를 이용하여, 회로의 동작 주파수를 전체적으로 항상 일정한 값으로 유지함으로써 발열량을 일정하게 유지하여, CMOS 게이트의 지연 시간을 일정하게 유지한다.

(3) CMOS 게이트의 지연 시간과 전원 전압의 관계를 이용하여, CMOS 게이트의 지연 시간을 검출하여, LSI의 전원 전압을 제어한다.

상기 (1) 및 (2)의 회로에 있어서는 CMOS의 소비 전력이 일정한 값으로 되기 위해 저소비 전력으로 할 수 없다. 또한, 부가 회로도 대규모가 된다. 예컨대, (1)에 있어서는 지연 시간 검출 회로 및 가열 셀이 추가된다. 더욱이, (2)에 있어서는 동작 회로에 대하여 상보적으로 동작하는 더미(dummy) 회로가 추가된다.

(3)의 회로에 있어서는 전원 전압 발생 회로의 전위 강하를 보충하기 위해, 회로 전체의 전원 전압이 커져서 소비 전력이 증가한다.

또한, (1)∼(3)의 어느 방법도 일정한 지연 시간을 유지하는 것은 가능하지만, 100ps/게이트나 200ps/게이트 등과 같은 게이트당 지연 시간을 제어하기 위해서는 별도의 수단이 필요하다.

예컨대, (3)의 전원 전압에 의한 지연 시간의 변화는 그다지 크지 않기 때문에, 소자의 격차에 의한 지연 시간의 차이와 동작 주파수의 변화에 따른 온도 변화에 의한 지연 시간의 차이를 포함하여 지연 사간을 일정하게 유지하기 위해서, CMOS 게이트의 출력단의 용량을 변화시켜 지연 시간을 변경하는 방법 등, 복수의 지연 시간 제어 수단을 병용할 필요가 있어서 회로의 규모가 커진다.

본 발명은 CMOS 게이트의 지연 시간을 일정하게 유지하는 회로에 있어서, 간단한 부가 회로에 의해, 게다가 소비 전력이 작으며 정확한 지연 시간 신호를 얻을 수 있는 지연 시간 제어 회로를 실현하는 것을 목적으로 한다.

제1도는 본 발명의 회로 블록도.

제2도는 본 발명의 인버터의 기본 회로도와 타이밍도.

제3도는 본 발명의 회로의 타이밍도.

제4도는 본 발명의 지연 시간 제어부의 일례를 나타내는 회로도.

제5도는 본 발명의 논리 임계치 전압 제어 회로의 일례를 나타내는 회로도.

제6도는 본 발명의 제2실시예를 나타내는 회로 블록도.

제7도는 본 발명의 제3실시예를 나타내는 회로 블록도.

제8도는 본 발명의 제3실시예에서 나타내는 회로에 있어서의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : 지연 회로 A 12 : 지연 회로 B

13 : 논리 회로 14 : 지연 시간/듀티 변환 회로

15 : 적분기 16 : 지연 시간 제어부

17 : 지연 시간 설정 전압 DAC 18 : 논리 임계치 전압 제어 회로

본 발명의 지연 시간 제어 회로는 다음과 같이 구성되어 있다.

즉, 일정한 주기의 펄스를 입력하여 지연셀을 직렬로 접속한 지연 회로 내에 전단 지연 회로 A(11) 및 후단 지연 회로 B(12)를 설치하고, 지연 회로 A(11)에 의해 발생하는 펄스 A에 의해서 리셋되며 지연 회로 B(12)에 의해서 발생하는 펄스(B)에 의해서 세트되는 플립플롭(Flip Flop)으로 이루어지는 지연 시간/듀티 변환 회로(14)를 설치하며, 듀티를 전압 레벨 신호로 변환하는 적분기(15)를 설치하고, 듀티가 일정하게 되도록 지연 회로의 지연 시간을 제어하는 지연 시간 제어부(16)를 설치하며, 지연 시간의 설정치를 조정하는 지연 시간 설정 전압 DAC(17)을 설치하고, 지연 시간 제어부(16)의 지연 제어 전압으로부터 또 다른 한쪽의 지연 제어 전압을 발생하는 논리 임계치 전압 제어 회로(18)를 설치하며, 지연 제어 전압에 의해 지연 시간이 제어되는 IC내의 일반 회로인 논리 회로(13)를 설치하고 있다.

또한, 지연 시간 제어부(16)는 적분기(15)의 출력 V1과 지연 시간 설정 전압 DAC(17)의 출력 V2를 비교하여 지연 시간을 제어하는 전압을 발생하는 회로를 설치하고 있다.

논리 임계치 전압 제어 회로(18)는 전원 VDD 및 전원 VSS의 중간치를 발생하는 기준 전압 발생 회로(181)를 설치하고, NVcont와 PVcont가 대칭적으로 전압 변동 하도록 구성한 임계치 발생 회로(183)를 설치하며, 양전원의 중간치를 발생하는 기준 전압 발생 회로(181)의 중간 전압과, NVcont와 PVcont에 의해 제어되는 임계치 발생 회로(183)의 중간 전압을 입력으로하여 PVcont를 발생하는 임계치 전압 제어 회로(182)를 설치하고 있다.

별도의 지연 시간/듀티 변환 회로(24)로서는 클록 신호를 펄스 발생기(20)를 통해 입력하여, 지연셀을 직렬로 접속한 가변 지연 회로 A(21)를 설치하며, 상기 가변 지연 회로 A(21)의 입력 신호를 리셋 단자에 입력하고 출력 신호를 세트 단자에 입력한 플립플롭으로 구성하여도 좋다.

혹은 지연 시간/듀티 변환 회로로서 지연셀을 직렬로 접속하고 출력을 반전하여 입력에 접속한 링오실레이터를 구성하는 가변 지연 회로 B(31)를 설치하고, 상기 가변 지연 회로 B(31)의 출력을 트리거로하여 일정폭의 펄스를 발생하여, 출력을 적분기(15)에 입력하는 고정 펄스 발생기(32)를 설치하여도 좋다.

상기한 바와 같이 구성된 지연 시간 제어 회로에 있어서는 CMOS 게이트의 지연 시간을 일정하게 유지하는 회로를 간단한 부가 회로에 의해, 게다가 소비 전력이 작게 실현할 수 있다. 또한, 정확한 지연 시간 신호를 지정하여 얻을 수 있는 지연 시간 제어 회로를 실현하는 작용을 한다.

제1도에 본 발명의 제1실시예의 블록도를 나타낸다. 이 회로는 일정한 주기의 펄스를 입력하여 지연하는 직렬로 접속된 지연 회로 내의 전단 지연 회로 A(11) 및 후단 지연 회로 B(12)와, 지연 회로 A(11)에 의해서 발생하는 펄스 A에 의해 리셋되며 지연 회로 B(12)에 의해서 발생하는 펄스 B에 의해서 세트되는 플립플롭으로 이루어지는 지연 시간/듀티 변환 회로(14)와, 듀티를 전압 레벨 신호로 변환하는 적분기(15)와, 듀티가 일정하게 되도록 지연 회로의 지연 시간을 제어하는 지연 시간 제어부(16)와, 지연 시간의 설정치를 조정하는 지연 시간 설정 전압 DAC(17)와, 지연 시간 제어부(16)의 지연 제어 전압 NVcont로부터 또 다른 한쪽의 지연 제어 전압 PVcont를 발생하는 논리 임계치 전압 제어 회로(18)와, 지연 제어 전압에 의해 지연 시간이 제어되는 IC 내의 일반 회로인 논리 회로(13)로 구성된다.

제2a도는 지연 회로 A(11), 지연 회로 B(12) 및 일반 회로인 논리 회로(13)에 사용되는 회로의 인버터 회로이며, 그 지연 시간은 Q3 및 Q4의 게이트 전압 PVcont 및 NVcont에 의해서 제어된다.

제2b도는 제2a도의 인버터 회로의 동작 파형을 나타낸다. Q3 및 Q4는 게이트 전압에 의해서 저항치가 가변(可變)이 되며 출력단(OUT)의 부유 용량과의 관계에 의해 지연량도 가변이 되어, 게이트 전압에 의한 지연제어가 가능하게 된다.

제3도는 제1도에 나타낸 회로의 동작을 나타낸다. 지연 회로 A(11) 및 지연 회로 B(12)는 일정한 주기를 갖는 펄스 입력을 전반(傳搬)하는 종속 접속된 게이트 열이며, 제2도에서 나타낸 바와 같이 게이트 전압 PVcont 및 NVcont에 의해서 지연 시간이 제어된다.

우선, 지연 회로의 선단에 있는 지연 회로 A(11)의 A1 신호 및 A2 신호에 의해 펄스 신호 A가 발생하며, 지연 회로의 후단에 있는 지연 회로 B(12)의 B1 신호 및 B2 신호에 의해 펄스 신호 B가 발생한다.

펄스 신호 A 및 펄스 신호 B는 지연 시간/듀티 변환 회로(14) 내에서 플립플롭(F/F)을 리셋/세트 제어하여 출력 Q를 발생한다. 이 때, 세트 신호 B는 종속된 게이트열의 지연 시간에 의해서 타이밍이 전후로 조정된다.

F/F의 출력 Q는 적분기(15)에 입력되어, 출력 Q의 1 및 0의 시간의 비율에 의해 변화하는 전압 V1으로 변환된다.

제4도에 도시된 바와 같이, 적분기(15)의 출력 V1은 지연 시간 설정 전압 DAC(17)의 출력 V2과 비교하여 지연 시간을 제어하는 전압 NVcont를 발생한다.

지연 시간 제어부(16)로부터 출력된 전압 NVcont는 지연 회로 및 그 밖의 논리 회로(13)의 하강 시간을 제어하는 것 외에, NVcont에 대응하는 상승 시간을 제어하는 전압 PVcont를 발생하기 때문에, 논리 임계치 전압 제어 회로(18)에 입력한다.

제5도에 도시된 바와 같이, 논리 임계치 전압 제어 회로(18) 내부에는 전원 VDD 및 전원 VSS의 중간치를 발생하는 기준 전압 발생 회로(181), NVcont 와 PVcont가 대칭적으로 전압 변동하도록 구성한 임계치 발생 회로(183), 양전원의 중간치를 발생하는 기준 전압 발생 회로(181)의 중간 전압과, NVcont 와 PVcont에 의해 제어되는 임계치 발생 회로(183)의 중간 전압을 입력으로하여 PVcont를 발생하는 임계치 전압 제어 회로(182)로 구성되어 전압 PVcont를 발생한다.

또, 이상의 설명에서는 지연 시간 제어부(16)에서 NVcont를 발생하고, 논리 임계치 전압 제어 회로(18)에서 PVcont를 발생하고 있는데, 반대로 지연 시간 제어부(16)에서 PVcont를 발생하고, 논리 임계치 전압 제어 회로(18)에서 NVcont를 발생하여도 된다.

제6도에 본 발명의 제2실시예를 나타낸다. 이 회로에서는 지연 시간/듀티 변환 회로(24)는 클록 신호를 펄스 발생기(20)를 통해 입력하여 지연셀을 직렬로 접속한 가변 지연 회로 A(21)를 설치하고, 상기 가변 지연 회로 A(21)의 입력 신호를 리셋 단자에 입력하고, 출력 신호를 세트 단자에 입력한 플립플롭으로 구성한다.

클록 신호는 PVcont 및 NVcont에 의해 지연 시간을 제어할 수 있는 지연셀을 종렬로 접속한 가변 지연 회로 A(21)의 입력에 펄스 발생기(20)를 경유하여 접속된다. 가변 지연 회로 A(21)의 입력과 출력은 지연 시간/듀티 변환 회로(24)의 세트 리셋(set reset) 플립플롭의 리셋 입력 및 세트 입력에 접속된다. 이 플립플롭의 Q출력 신호는 가변 지연 회로 A(21)를 펄스가 통과하는 시간만큼 L 논리를 유지하여, 클록 신호와 같은 주기를 갖는 반복 신호로 된다. 즉, 가변 지연 회로 A(21)의 지연 시간에 따라서 듀티 사이클이 변화하는 신호로 된다.

제7도에 본 발명의 제3실시예를 나타낸다. 이 회로에서는 지연 시간/듀티 변환 회로로서 지연셀을 직렬로 접속하고 출력을 반전하여 입력에 접속한 링오실레이터를 구성하는 가변 지연 회로 B(31)를 설치하고, 상기 가변 지연 회로 B(31)의 출력을 트리거로하여 일정폭의 펄스를 발생하여, 출력을 적분기(15)에 입력하는 고정 펄스 발생기(32)를 설치하고 있다.

이 링오실레이터의 발진주기는 가변 지연 회로 B(31)의 지연 시간의 2배에 상당한다. 이 발진출력을 상승 내지 하강에 의해 동작하는 펄스폭이 일정한 고정 펄스 발생기(32)에 입력함으로써, 펄스폭이 일정하고 주기가 변화하는 신호 D를 얻을 수 있다. 즉, 가변 지연 회로 B(31)의 지연 시간에 따라서 듀티 사이클이 변화하는 신호로 된다.

이 경우의 가변 지연 회로 B(31)의 출력 C와 고정 펄스 발생기(32)의 출력 D의 타이밍 관계를 제8도에 나타낸다.

본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 다음에 기재하는 것과 같은 효과를 발휘한다.

즉, CMOS 게이트의 지연 시간을 일정하게 유지하는 회로를 간단한 부가 회로에 의해서 또한 소비 전력이 작게 실현된다. 또한, 정확한 지연 시간 신호를 지정하여 얻을 수 있는 지연 시간 제어 회로를 실현한다.

Claims

일정한 주기의 펄스를 입력하고 지연셀을 직렬로 접속한 지연 회로 내의 전단 지연 회로 A(11) 및 후단 지연 회로 B(12)와; 지연 회로 A(11)에 의해서 발생하는 펄스 A에 의해서 리셋되고 지연 회로 B(12)에 의해서 발생하는 펄스 B에 의해서 세트되는 플립플릅으로 이루어지는 지연 시간/듀티 변환 회로(14)와; 듀티를 전압 레벨 신호로 변환하는 적분기(15)와; 듀티가 일정하게 되도록 지연 회로의 지연 시간을 제어하는 지연 시간 제어부(16)와; 지연 시간의 설정치를 조정하는 지연 시간 설정 전압 DAC(17)와; 지연 시간 제어부(16)의 지연 제어 전압으로부터 또 다른 한쪽의 지연 제어 전압을 발생하는 논리 임계치 전압 제어 회로(18)와; 지연 제어 전압에 의해 지연 시간이 제어되는 IC 내의 일반 회로인 논리 회로(13)를 설치한 것을 특징으로 하는 지연 시간 제어 회로.
제1항에 있어서, 상기 지연 시간 제어부(16)는 적분기(15)의 출력 VI과 지연 시간 설정 전압 DAC(17)의 출력 V2를 비교하여 지연 시간을 제어하는 전압을 발생하는 회로를 설치한 것을 특징으로 하는 지연 시간 제어 회로.
제1항 또는 제2항에 있어서, 상기 논리 임계치 전압 제어 회로(18)는 전원 VDD 및 전원 VSS의 중간치를 발생하는 기준 전압 발생 회로(181)와; NVcont 와 PVcont가 대칭적으로 전압 변동하도록 구성한 임계치 발생 회로(183)와; 양전원의 중간치를 발생하는 기준 전압 발생 회로(181)의 중간 전압과, NVcont와 PVcont에 의해 제어되는 임계치 발생 회로(183)의 중간 전압을 입력으로하여 PVcont를 발생하는 임계치 전압 제어 회로(182)를 설치한 것을 특징으로 하는 지연 시간 제어 회로.
제1항 또는 제2항에 있어서, 상기 지연 시간/듀티 변환 회로(24)는 클록 신호를 펄스 발생기(20)를 통해 입력하고 지연셀을 직렬로 접속한 가변 지연 회로 A(21)를 설치하며; 상기 가변 지연 회로 A(21)의 입력 신호를 리셋단자에 입력하고 출력 신호를 세트 단자에 입력한 플립플롭으로 구성하는 것을 특징으로 하는 지연 시간 제어 회로.
제1항 또는 제2항에 있어서, 상기 지연 시간/듀티 변환 회로로서 지연셀을 직렬로 접속하고 출력을 반전하여 입력에 접속한 링오실레이터를 구성하는 가변 지연 회로 B1(31)와; 상기 가변 지연 회로 B(31)의 출력을 트리거로하여 일정폭의 펄스를 발생하여 출력을 적분기(15)에 입력하는 고정 펄스 발생기(32)를 설치한 것을 특징으로 하는 지연 시간 제어 회로.
제3항에 있어서, 상기 지연 시간/듀티 변환 회로(24)는 클록 신호를 펄스 발생기(20)를 통해 입력하고 지연셀을 직렬로 접속한 가변 지연 회로 A(21)를 설치하며; 상기 가변 지연 회로 A(21)의 입력 신호를 리셋단자에 입력하고 출력 신호를 세트 단자에 입력한 플립플롭으로 구성하는 것을 특징으로 하는 지연 시간 제어 회로.
제3항에 있어서, 상기 지연 시간/듀티 변환 회로로서 지연셀을 직렬로 접속하고 출력을 반전하여 입력에 접속한 링오실레이터를 구성하는 가변 지연 회로 B(31)와; 상기 가변 지연 회로 B(31)의 출력을 트리거로하여 일정폭의 펄스를 발생하여 출력을 적분기(15)에 입력하는 고정 펄스 발생기(32)를 설치한 것을 특징으로 하는 지연 시간 제어 회로.