KR102100220B1 - 고해상도 펄스 신호 생성 회로 - Google Patents

고해상도 펄스 신호 생성 회로 Download PDF

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Abstract

본 발명은 고해상도 펄스 신호 생성 회로에 관한 것으로, 본 발명은 일 실시예로 기준 펄스를 생성하는 기준 펄스 생성부; 상기 기준 펄스 생성부에서 생성된 기준 펄스의 정수 부분을 이용하여 정수부 펄스를 생성하는 정수부 펄스 생성부; 상기 기준 펄스 생성부에서 생성된 기준 펄스를 기준으로 딜레이된 복수 개의 소수부 펄스를 생성하는 소수부 펄스 생성부; 및 상기 정수부 펄스 생성부에서 생성된 정수부 펄스와 소수부 펄스 생성부에서 생성된 소수부 펄스를 이용하여 최종 펄스를 생성하는 최종 펄스 생성부;를 포함하는 고해상도 펄스 신호 생성 회로를 제공함으로써, 보다 세밀한 펄스 신호를 생성할 수 있다.

Description

고해상도 펄스 신호 생성 회로{High resolution pulse signal generation circuit}
본 발명은 고해상도 펄스 신호 생성 회로에 관한 것으로, 보다 구체적으로는 지연 고정 루프 회로(DLL)을 이용하여 소수부 펄스를 발생시키고, 상기와 같이 발생된 소수부 펄스와 정수부 펄스를 결합하여 최종 펄스를 생성함으로써 종래와 달리 세밀한 범위의 펄스 생성이 가능한 고해상도 펄스 신호 생성 회로에 관한 것이다.
디지털 제어는 제어기로 마이크로 컴퓨터(컨트롤러)를 사용하는 제어이며, 디지털 제어는 아날로그 제어에 비하여 복잡한 제어 알고리즘이 용이하게 실장될 수 있고, 실장된 알고리즘의 수정 내지 변경이 용이하며, 데이터의 처리와 기록이 용이하며, 복수의 시스템 제어를 동시에 실행할 수 있다는 장점이 있어, 대부분의 시스템 제어에서는 디지털 제어 방식을 사용하고 있다.
특히, 종래와 달리 마이크로 컴퓨터의 가격이 낮아져 저렴한 비용으로 제어 시스템의 성능을 향상시킬 수 있게 됨에 따라, 모터 제어, 전력 전자 제어, LED 구동, 전원 장치 구동 등의 다양한 분야에서 디지털 제어를 사용하게 되었다.
디지털 제어 시, 신호 전달을 위해 일반적으로 펄스 신호를 사용하며, 상기 펄스 신호의 주기가 짧을수록 세밀한 제어가 가능하므로, 최근에는 고성능, 고기능의 모터, 전원 장치 등을 구동하기 위해 보다 세밀한 범위의 펄스 신호를 생성하는 것이 중요해졌다.
종래에는 짧은 주기의 펄스 신호를 생성하기 위해 지연 셀(Delay Cell)을 사용하곤 하였는데, 지연 셀의 경우 공정에 따른 편차, 온도 변화에 민감하여 원하는 주기를 갖는 펄스를 생성하는 것이 어렵다는 문제와 이에 따른 추가적인 펄스 신호 보상 과정이 필요하다는 문제가 있었고, 이와 같은 문제들은 시스템 성능의 저하로 귀결되어 지연 셀을 사용하는 방식은 세밀한 제어를 필요로 하는 사용자의 요구를 충족시키기 어렵다는 한계가 있었다.
이와 같이 지연 셀을 사용하는 방식의 한계점을 극복하기 위해 지연 고정 루프 회로(Delay Locked Loop)를 사용하는 방식이 제안되었으나, 종래의 지연 고정 루프 회로를 사용하는 방식은 정수부 펄스 또는 소수부 펄스 중 하나의 펄스를 선택하여 최종 펄스 신호를 생성하는 것이어서 세밀한 범위의 펄스 신호를 생성하는 것이 어려우며, 펄스 폭 변조(Pulse Width Modulation) 신호 외에 다른 형태의 펄스 신호를 생성하는 것은 어렵다는 한계가 있었다.
즉, 종래의 펄스 신호를 생성하는 방식들만으로는 고성능, 고기능의 모터, 전원 장치 등을 요구하는 사용자의 요구를 충족시키는데 한계가 있으므로, 고해상도의 펄스 신호를 생성할 수 있는 새로운 펄스 신호 생성 방식이 요구되는 실정이다.
한국등록특허공보(10-1330513호) “고해상도 펄스 폭 변조 신호 생성 회로”
본 발명은 종래와 달리 지연 셀(Delay Cell)이 아닌 지연 고정 루프 회로(DLL)를 이용하여 소수부 펄스를 생성하고, 상기 소수부 펄스와 정수부 펄스를 OR 연산하여 최종 펄스를 생성함으로써, 고해상도의 펄스 신호를 생성할 수 있는 회로를 제공하여 종래의 펄스 신호 생성 방식이 갖는 한계점을 극복하고자 한다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기의 과제를 해결하기 위하여, 본 발명은 일 실시예로 기준 펄스를 생성하는 기준 펄스 생성부; 상기 기준 펄스 생성부에서 생성된 기준 펄스의 정수 부분을 이용하여 정수부 펄스를 생성하는 정수부 펄스 생성부; 상기 기준 펄스 생성부에서 생성된 기준 펄스를 기준으로 딜레이된 복수 개의 소수부 펄스를 생성하는 소수부 펄스 생성부; 및 상기 정수부 펄스 생성부에서 생성된 정수부 펄스와 소수부 펄스 생성부에서 생성된 소수부 펄스를 이용하여 최종 펄스를 생성하는 최종 펄스 생성부;를 포함하는 고해상도 펄스 신호 생성 회로를 제공 한다.
이 때, 상기 정수부 펄스 생성부는 기준 펄스에 따라 카운트 값을 증가시키는 카운터; 및 기준 펄스의 정수 부분과 상기 카운터의 카운트 값을 비교하는 비교부;를 포함하는 것이 특징이다.
특히, 상기 정수부 펄스 생성부는 상기 비교부에서 기준 펄스의 정수 부분과 카운트 값이 동일한 것으로 판단되면 카운트 값만큼의 길이를 갖는 정수부 펄스를 생성하는 것을 특징으로 한다.
아울러, 상기 정수부 펄스 생성부는 상기 기준 펄스 생성부에서 생성된 기준 펄스 정수 부분의 M(M은 자연수)배 길이를 갖는 정수부 펄스를 생성할 수 있다.
또한, 상기 소수부 펄스 생성부는 상기 기준 펄스 생성부에서 생성된 기준 펄스를 이용하여 복수 개의 딜레이 신호를 생성하는 지연 고정 루프 회로(DLL); 및 상기 지연 고정 루프 회로에서 생성된 복수 개의 딜레이 신호를 XOR 연산하는 연산부;를 포함하는 것이 특징이다.
특히, 상기 지연 고정 루프 회로는 상기 기준 펄스 생성부에서 생성된 기준 펄스를 1/
Figure 112018100674629-pat00001
주기만큼 지연시켜
Figure 112018100674629-pat00002
(N은 자연수)개의 딜레이 신호를 생성하는 것을 특징으로 한다.
보다 구체적으로, 상기 소수부 펄스 생성부는 상기 지연 고정 루프 회로의 N개의 출력을 각각 신호로 입력받는 N개의 플립 플랍(Flip-Flop)으로 구성되되, 각 플립 플랍은 그 출력을 인버팅하여 다시 입력으로 받는 구조로 구성되어, 최종적으로는 클럭 주기 길이만큼 인버팅되는 신호를 생성하여 출력한다. 상기 플립 플랍 중 첫번째 플립 플랍의 경우 지연 고정 루프 회로의 기준 클럭을 입력으로 받는다. 그리고 상기 첫번째 플립 플랍의 출력과 Delay 된 클럭을 사용하는 그 외의 플립 플랍의 출력을 연산부에서 XOR 연산하여 소수부 펄스를 생성하는 것을 특징으로 한다.
아울러, 상기 최종 펄스 생성부는 상기 정수부 펄스 생성부에서 생성된 정수부 펄스의 마지막 지점을 알리는 신호와 상기 소수부 펄스 생성부에서 생성된 소수부 펄스를 AND 연산하는 AND 연산부; 및 상기 AND 연산부에서 연산된 신호와 상기 정수부 펄스 생성부에서 생성된 정수부 펄스를 OR 연산하는 OR 연산부;를 포함하는 것이 특징이다.
이 때, 상기 최종 펄스 생성부는 상기 AND 연산부를 이용하여 상기 소수부 펄스 생성부에서 생성된 소수부 펄스에서 필요한 부분만큼 마스킹(Masking)할 수 있는 것을 특징으로 한다.
또한, 상기 최종 펄스 생성부는 상기 OR 연산부를 통해 상기 AND 연산부에서 마스킹된 소수부 펄스와 상기 정수부 펄스 생성부에서 생성된 정수부 펄스를 OR 연산하여 최종 펄스를 생성할 수 있는 것을 특징으로 한다.
본 발명은 지연 셀(Delay Cell)을 사용하지 않고, 지연 고정 루프 회로(DLL)을 사용함으로써, 공정 편차나 온도 변화에 영향을 받지 않고 다양한 소수부 펄스를 생성할 수 있으며, 종래와 달리 정수부 펄스와 소수부 펄스를 OR 연산하여 최종 펄스를 생성함으로써, 보다 세밀한 범위의 펄스 신호를 생성할 수 있다.
또한, 본 발명은 종래의 펄스 신호 생성 방식과 달리 펄스 폭 변조(PWM) 신호에 한정되지 않고, 다양한 종류의 펄스 신호를 생성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 고해상도 펄스 신호 생성 회로의 구성 요소를 나타낸 도면이다.
도 2는 본 발명의 정수부 펄스 생성부를 구성하는 구성 요소를 나타낸 도면이다.
도 3은 본 발명의 정수부 펄스 생성부에서 정수부 펄스를 생성하는 과정을 나타낸 흐름도이다.
도 4는 본 발명의 소수부 펄스 생성부를 구성하는 구성 요소를 나타낸 도면이다.
도 5는 본 발명의 소수부 펄스 생성부에서 소수부 펄스를 생성하는 과정을 나타낸 도면이다.
도 6은 본 발명의 고해상도 펄스 신호 생성 회로를 통해 펄스를 생성하는 과정을 나타내는 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대해 상세한 설명은 생략한다.
어떤 구성요소가 다른 구성요소에 연결되어 있거나 접속되어 있다고 언급될 때에는, 그 다른 구성요소에 직접적으로 연결 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 한다. 또한, 본 명세서 전체에서 어떤 부재가 다른 부재 "상에" 위치한다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본 출원에서, “포함하다.” 또는 “가지다.” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 설명에 앞서, 종래의 펄스 신호 생성 방식에 대하여 개략적으로 살펴보면, 종래에는 지연 셀(Delay cell)을 이용하여 펄스 신호를 생성하는 것이 일반적이었는데, 지연 셀은 공정 과정에서 발생하는 편차와 온도 변화에 민감하게 반응하여 원하는 길이를 갖는 펄스 신호를 형성하는 것이 어려웠고, 무엇보다 이를 보정하기 위한 보정 과정이 필수적이라는 문제가 있었다.
상기 문제를 극복하고자 종래에는 지연 고정 루프 회로를 이용하여 펄스 신호를 생성하는 방식이 제안되기도 하였으나, 종래에 제안된 방식들은 정수부 펄스와 소수부 펄스를 택일적으로 선택하여 최종 펄스 신호를 생성하다 보니 세밀한 범위의 펄스 신호를 생성하는데 한계가 있었고, 펄스 폭 변조 신호 외에 다른 종류의 신호를 생성하기는 어렵다는 문제가 있었다.
이에 따라, 본 발명은 일 실시예로 고해상도 펄스 신호 생성 회로를 제공하여 상기와 같은 문제점을 해결하고자 하며, 이하에서는 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 고해상도 펄스 신호 생성 회로에 대하여 구체적으로 살펴보도록 한다.
도 1은 본 발명의 일 실시예에 따른 고해상도 펄스 신호 생성 회로의 구성 요소를 나타낸 도면이고, 도 2는 본 발명의 정수부 펄스 생성부를 구성하는 구성 요소를 나타낸 도면이며, 도 3은 본 발명의 정수부 펄스 생성부에서 정수부 펄스를 생성하는 과정을 나타낸 흐름도이다.
또한, 도 4는 본 발명의 소수부 펄스 생성부를 구성하는 구성 요소를 나타낸 도면이고, 도 5는 본 발명의 소수부 펄스 생성부에서 소수부 펄스를 생성하는 과정을 나타낸 도면이며, 도 6은 본 발명의 고해상도 펄스 신호 생성 회로를 통해 펄스를 생성하는 과정을 나타내는 도면이다.
본 발명의 일 실시예에 따른 고해상도 펄스 신호 생성 회로는 기준 펄스 생성부(100), 정수부 펄스 생성부(200), 소수부 펄스 생성부(300) 및 최종 펄스 생성부(400)를 포함하는 것이 특징이다.
본 발명의 고해상도 펄스 신호 생성 회로를 구성하는 기준 펄스 생성부(100)는 정수 부분과 소수 부분으로 이루어진 최종 펄스 생성에 기초가 되는 고주파수의 펄스 신호를 생성하는 역할을 하며, 상기 기준 펄스 생성부(100)에서 생성된 기준 펄스(Clock)는 후술할 정수부 펄스 생성부(200) 및 소수부 펄스 생성부(300)로 전달되어 정수부 펄스와 소수부 펄스를 생성하는데 쓰인다. 다만, 정수부 펄스 내지 소수부 펄스를 생성하는 과정에 대한 구체적인 설명은 후술하도록 한다.
다음으로, 정수부 펄스 생성부(200)는 상기 기준 펄스 생성부(100)에서 생성된 기준 펄스의 정수 부분을 이용하여 정수부 펄스를 생성하는 역할을 하는데, 도 2 내지 도 3을 참조하여 정수부 펄스 생성부(200)에 대하여 보다 구체적으로 살펴 보면, 정수부 펄스 생성부(200)는 기준 펄스에 따라 카운트 값을 증가시키는 카운터(210)와 상기 기준 펄스 생성부(100)에서 생성된 기준 펄스의 정수 부분과 상기 카운터(210)에서의 카운트 값을 비교하는 비교부(220)를 포함한다.
이 때, 정수부 펄스 생성부(200)는 ⅰ) 상기 비교부(220)에서 기준 펄스의 정수 부분과 카운터(210)에서의 카운트 값이 일치하지 않는 것으로 판단되는 경우에는 정수부 펄스를 생성하지 않고 카운터(210)를 통해 기준 펄스에 따라 카운트 값을 증가시키는 것을 반복하지만, ⅱ) 상기 비교부(220)에서 기준 펄스의 정수 부분과 카운터(210)에서의 카운트 값이 일치하는 것으로 판단되면, 카운트 값 길이만큼의 정수부 펄스를 생성한다.
이를 통해, 본 발명의 정수부 펄스 생성부(200)는 기준 펄스 설정에 따라 상기 기준 펄스 생성부(100)에서 생성된 기준 펄스 정수 부분의 M배 길이를 갖는 정수부 펄스를 생성할 수 있다(단, 여기서 M은 자연수이다.).
즉, 상기 정수부 펄스 생성부(200)는 기준 펄스 정수 부분의 2배, 3배, M배의 길이를 갖는 정수부 펄스를 생성할 수 있고, 후술할 최종 펄스 생성부(400)에서는 이와 같은 기준 펄스 정수 부분의 M배 길이를 갖는 정수부 펄스를 전달 받아 세밀한 길이의 최종 펄스 신호를 생성할 수 있다. 다만, 최종 펄스 신호 생성 과정에 대한 구체적인 설명은 후술하도록 한다.
다음으로 도 4 내지 도 5를 참조하여, 본 발명의 소수부 펄스 생성부(300)에 대하여 살펴보면, 상기 소수부 펄스 생성부(300)는 상기 기준 펄스 생성부(100)에서 생성된 기준 펄스를 특정 주기만큼 딜레이(Delay) 시켜 소수부 펄스를 생성하는 역할을 하며, 특히 지연 고정 루프 회로(Delay Locked Loop, 310)와 연산부(320)를 포함하여 기준 펄스를 기준으로 특정 주기만큼 딜레이된 복수 개의 딜레이 신호를 생성할 수 있다.
보다 구체적으로, 상기 소수부 펄스 생성부(300)를 구성하는 지연 고정 루프 회로(310)는 지연 회로를 가지고 동작하는 위상 고정 루프(Phase Locked Loop)의 일종으로 상기 기준 펄스 생성부(100)에서 전달 받은 기준 펄스를 딜레이 시킴으로써, 복수 개의 딜레이 신호를 생성하는 역할을 한다.
예를 들어, 상기 지연 고정 루프 회로(310)는 상기 기준 펄스 생성부(100)에서 전달 받은 기준 펄스를 1/
Figure 112018100674629-pat00003
주기만큼 지연시킴으로써,
Figure 112018100674629-pat00004
개의 딜레이 신호를 생성할 수 있다(단, 이 때 N은 자연수이다.).
다만, 상기 지연 고정 루프 회로(310)에서 기준 펄스를 1/
Figure 112018100674629-pat00005
주기만큼 지연시키는 것은 본 발명의 바람직한 실시예에 불과하여 본 발명의 권리 범위가 이에 한정되는 것은 아니며, 실시예에 따라 지연 고정 루프 회로(310)에서의 딜레이 간격을 달리 설정할 수 있음은 당연하다.
또한, 본 발명의 지연 고정 루프 회로(310)의 구체적인 구성 및 동작 방법은 종래에 알려진 선행기술(예를 들어, 한국등록특허공보 제10-1630602호)과 동일하므로, 여기에서는 지연 고정 루프 회로(310)의 구성, 동작 방법 등에 대한 구체적인 설명은 생략하도록 한다.
아울러, 상기 연산부(320)는 상기 지연 고정 루프 회로(310)에서 생성된 복수 개의 딜레이 신호를 XOR 연산하는 XOR 게이트(XOR gate)의 일종이다.
XOR 연산이란 간단히 말해서 입력 값이 동일하면 '0'을 출력하고, 입력 값이 상이하면 '1'을 출력하는 연산을 의미하는데, 상기 연산부(320)에서는 지연 고정 루프 회로(310)에서 생성된 복수 개의 딜레이 신호뿐만 아니라, 기준 펄스 주기 길이마다 인버팅되는 인버팅 신호를 XOR 연산하여 소수부 펄스를 생성할 수 있는 것이 특징이다.
보다 구체적으로, 본 발명의 소수부 생성 펄스부(300)는 도 5에 도시된 바와 상기 지연 고정 루프 회로(310)의 N개의 출력(기준 클럭, delay 클럭 1, ...., delay 클럭 N-1)을 각각 신호로 입력받는 N개의 플립 플랍(Flip-flop)으로 구성되되, 각 플립 플랍은 그 출력을 인버팅하여 다시 입력으로 받는 구조로 구성되어, 최종적으로는 클럭 주기 길이만큼 인버팅되는 신호를 생성하여 출력한다. 상기 플립 플랍 중 첫번째 플립 플랍의 경우 지연 고정 루프 회로(310)의 기준 클럭을 입력으로 받는다. 그리고 상기 첫번째 플립 플랍의 출력과 Delay 된 클럭을 사용하는 그 외의 플립 플랍의 출력을 연산부(320)에서 XOR 연산하여 소수부 펄스를 생성할 수 있다.
이와 같이 본 발명의 고해상도 펄스 신호 생성 회로는 지연 셀이 아닌 지연 고정 루프 회로(310)를 통해 딜레이 신호를 생성함으로써, 공정 편차, 온도 변화에 따른 오차를 보정하는 과정을 거치지 않아도 된다.
또한, 종래에는 펄스폭 변조 신호 외에 다른 형태의 펄스 신호 생성 시, 필요한 길이만큼의 펄스 신호를 생성하기 위해서는 필요한 길이만큼의 지연 셀(Delay cell)이 필요하게 되어, 지연 셀이 증가하는 만큼 펄스 신호의 오차가 생길 가능성이 높아지는 반면, 본 발명의 고해상도 펄스 신호 생성 회로는 복수 개의 딜레이 신호를 XOR 연산하여 소수부 펄스를 생성함으로써, 필요한 길이만큼의 펄스 신호를 생성하기 위해서는 필요한 길이만큼의 지연 셀을 구비하지 않아도 되는 바, 고해상도의 펄스 신호를 생성할 수 있을 뿐만 아니라, 펄스 폭 변조 신호에 한정되지 않고 다양한 형태의 펄스 신호를 생성할 수 있다는 점에서 종래의 펄스 신호 생성 방식과 차별성을 갖는다.
다음으로 최종 펄스 생성부(400)에 대하여 살펴보면, 상기 최종 펄스 생성부(400)는 상기 정수부 펄스 생성부(200)에서 생성된 정수부 펄스와 소수부 펄스 생성부(300)에서 생성된 소수부 펄스를 이용하여 최종 펄스를 생성하는 역할을 한다.
상기 최종 펄스 생성부(400)는 도 1에 도시된 바와 같이 AND 연산부(410)와 OR 연산부(420)를 포함하며, ⅰ) 상기 최종 펄스 생성부(400)를 구성하는 AND 연산부(410)는 정수부 펄스 생성부(200)에서 생성된 정수부 펄스의 마지막 지점을 알리는 신호와 소수부 펄스 생성부(300)에서 생성된 소수부 펄스를 AND 연산하는 역할을 하며, ⅱ) OR 연산부(420)는 AND 연산부(410)에서 연산된 신호와 정수부 펄스 생성부(200)에서 생성된 정수부 펄스를 OR 연산하는 역할을 한다.
이 때, AND 연산이란 두 가지 신호가 입력되었을 때 둘 다 “1”인 경우에만 연산 결과를 “1”로 출력하며, 하나의 신호만이라도 “0”인 경우에는 연산 결과를 “0”으로 출력하는 연산을 의미하며, OR 연산이란 두 가지 신호가 입력되었을 때 두 가지 신호 중 어느 하나의 신호가 “1”이면 연산 결과를 “1”로 출력하며, 두 신호 모두 “0”인 경우에는 연산 결과를 “0”으로 출력하는 연산을 의미한다.
특히, 상기 최종 펄스 생성부(400)는 ⅰ) 상기 AND 연산부(410)를 이용하여 상기 소수부 펄스 생성부(200)에서 생성된 소수부 펄스를 정수부 펄스 생성부(200)에서 생성된 정수부 펄스의 마지막 지점에 위치시킨 후, 소수부 펄스와 정수부 펄스를 AND 연산하여 소수부 펄스를 필요한 부분만큼 마스킹(Masking)할 수 있으며, ⅱ) 상기 OR 연산부(420)를 통해 상기 AND 연산부(410)에서 필요한 부분만큼 마스킹된 소수부 펄스와 상기 정수부 펄스 생성부(200)에서 생성된 정수부 펄스를 OR 연산하여 최종 펄스를 생성할 수 있다.
즉, 본 발명의 고해상도 펄스 신호 생성 회로는 AND 연산부(410)를 통하여 소수부 펄스를 필요한 부분만큼 마스킹하고, OR 연산부(420)를 통해 마스킹된 소수부 펄스와 정수부 펄스를 결합함으로써, 종래와 달리 좀 더 세밀한 길이의 펄스 신호를 생성할 수 있으며, 이를 통해 디지털 제어의 정밀성을 향상시킬 수 있다.
마지막으로 도 6을 참조하여 본 발명의 고해상도 펄스 신호 생성 회로가 최종 펄스를 생성하는 과정을 정리해보면 다음과 같다.
먼저, 본 발명의 고해상도 펄스 신호 생성 회로는 기준 펄스 생성부(100)를 통해 고주파수의 기준 펄스(Clock)을 생성하고, 정수부 펄스 생성부(200)에서는 카운터(210)와 비교부(220)를 이용하여 상기 기준 펄스를 토대로 기준 펄스의 M배 길이를 갖는 정수부 펄스를 생성하며, 소수부 펄스 생성부(300)에서는 지연 고정 루프 회로(310)를 통해 도 6 상의 Delay Clock 1, 2와 같은 복수 개의 딜레이 신호를 생성한다.
또한, 소수부 펄스 생성부(300)에서는 인버터를 거친 지연 고정 루프 회로(310)의 출력 값이 플립 플랍(Flip-flop) 입력으로 입력되어, 기준 펄스 주기 길이마다 인버팅되는 도 6 상의 Inverting signal 1, 2, 3과 같은 인버팅 신호를 생성하고, 연산부(320)를 통해 복수 개의 인버팅 신호와 복수 개의 딜레이 신호를 XOR 연산하여 원하는 길이의 소수부 펄스를 생성할 수 있다.
최종 펄스 생성부(400)에서는 정수부 펄스 생성부(200)에서 생성된 정수부 펄스와 소수부 펄스 생성부(300)에서 생성된 소수부 펄스를 이용하여 최종 펄스를 생성하는데, 보다 구체적으로는 소수부 펄스를 정수부 펄스의 신호가 끝나는 위치에 위치시킨 후, AND 연산을 통해 소수부 펄스에서 필요한 길이만큼만 남기고 나머지 부분을 마스킹하고, 마스킹된 소수부 펄스와 정수부 펄스를 OR 연산함으로써, 다양한 길이, 다양한 형태의 최종 펄스를 생성할 수 있다.
정리하면, 본 발명은 상기와 같은 고해상도 펄스 신호 생성 회로를 제공하여, 지연 고정 루프 회로를 사용함으로써, 별도의 신호 보정 과정 없이 펄스 신호를 생성할 수 있을 뿐만 아니라, 펄스 폭 변조(PWM) 신호에 한정되지 않고 다양한 형태, 다양한 길이를 갖는 펄스 신호를 형성할 수 있다는 점에서 종래의 펄스 신호 생성 방식와 차별성을 가지며, 이를 통해 생성된 고해상도의 펄스 신호를 이용하여 디지털 제어의 성능을 향상시킬 수 있으므로, 고기능, 고성능의 장치를 필요로하는 사용자의 요구를 충족시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예 및 응용예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예 및 응용예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
또한, 본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.
100 : 기준 펄스 생성부
200 : 정수부 펄스 생성부
210 : 카운터
220 : 비교부
300 : 소수부 펄스 생성부
310 : 지연 고정 루프 회로
320 : 연산부
400 : 최종 펄스 생성부
410 : AND 연산부
420 : OR 연산부

Claims (10)

  1. 기준 펄스를 생성하는 기준 펄스 생성부;
    상기 기준 펄스 생성부에서 생성된 기준 펄스의 정수 부분을 이용하여 정수부 펄스를 생성하는 정수부 펄스 생성부;
    상기 기준 펄스 생성부에서 생성된 기준 펄스를 기준으로 딜레이된 복수 개의 소수부 펄스를 생성하는 소수부 펄스 생성부; 및
    상기 정수부 펄스 생성부에서 생성된 정수부 펄스와 소수부 펄스 생성부에서 생성된 소수부 펄스를 이용하여 최종 펄스를 생성하는 최종 펄스 생성부;
    를 포함하는 고해상도 펄스 신호 생성 회로에 있어서,
    상기 정수부 펄스 생성부는,
    기준 펄스에 따라 카운트 값을 증가시키는 카운터; 및
    기준 펄스의 정수 부분과 상기 카운터의 카운트 값을 비교하는 비교부;를 포함하는 고해상도 펄스 신호 생성 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 정수부 펄스 생성부는,
    상기 비교부에서 기준 펄스의 정수 부분과 카운트 값이 동일한 것으로 판단되면 카운트 값만큼의 길이를 갖는 정수부 펄스를 생성하는 것을 특징으로 하는 고해상도 펄스 신호 생성 회로.
  4. 제3항에 있어서,
    상기 정수부 펄스 생성부는,
    상기 기준 펄스 생성부에서 생성된 기준 펄스 정수 부분의 M(M은 자연수)배 길이를 갖는 정수부 펄스를 생성하는 것을 특징으로 하는 고해상도 펄스 신호 생성 회로.
  5. 제1항에 있어서,
    상기 소수부 펄스 생성부는,
    상기 기준 펄스 생성부에서 생성된 기준 펄스를 이용하여 복수 개의 딜레이 신호를 생성하는 지연 고정 루프 회로(DLL); 및
    상기 지연 고정 루프 회로에서 생성된 복수 개의 딜레이 신호를 XOR 연산하는 연산부;를 포함하는 고해상도 펄스 신호 생성 회로.
  6. 제5항에 있어서,
    상기 지연 고정 루프 회로는,
    상기 기준 펄스 생성부에서 생성된 기준 펄스를 1/
    Figure 112018100674629-pat00006
    주기만큼 지연시켜
    Figure 112018100674629-pat00007
    (N은 자연수)개의 딜레이 신호를 생성하는 것을 특징으로 하는 고해상도 펄스 신호 생성 회로.
  7. 제5항에 있어서,
    상기 소수부 펄스 생성부는,
    상기 지연 고정 루프 회로의 N개의 출력을 각각 신호로 입력받는 N개의 플립 플랍(Flip-flop)으로 구성되되, 각 플립 플랍은 그 출력을 인버팅하여 다시 입력으로 받는 구조로 구성되고, 상기 플립 플랍 중 첫번째 플립 플랍의 경우 지연 고정 루프 회로의 기준 클럭을 입력 받아, 상기 첫번째 플립 플랍의 출력과 Delay 된 클럭을 사용하는 그 외의 플립 플랍의 출력을 연산부에서 XOR 연산하여 소수부 펄스를 생성하는 것을 특징으로 하는 고해상도 펄스 신호 생성 회로.
  8. 제1항에 있어서,
    상기 최종 펄스 생성부는,
    상기 정수부 펄스 생성부에서 생성된 정수부 펄스의 마지막 지점을 알리는 신호와 상기 소수부 펄스 생성부에서 생성된 소수부 펄스를 AND 연산하는 AND 연산부; 및
    상기 AND 연산부에서 연산된 신호와 상기 정수부 펄스 생성부에서 생성된 정수부 펄스를 OR 연산하는 OR 연산부;를 포함하는 고해상도 펄스 신호 생성 회로.
  9. 제8항에 있어서,
    상기 최종 펄스 생성부는,
    상기 AND 연산부를 이용하여 상기 소수부 펄스 생성부에서 생성된 소수부 펄스에서 마스킹(Masking)할 수 있는 것을 특징으로 하는 고해상도 펄스 신호 생성 회로.
  10. 제9항에 있어서,
    상기 최종 펄스 생성부는,
    상기 OR 연산부를 통해 상기 AND 연산부에서 마스킹된 소수부 펄스와 상기 정수부 펄스 생성부에서 생성된 정수부 펄스를 OR 연산하여 최종 펄스를 생성할 수 있는 것을 특징으로 하는 고해상도 펄스 신호 생성 회로.
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* Cited by examiner, † Cited by third party
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JP2012175319A (ja) * 2011-02-21 2012-09-10 Mitsubishi Electric Corp クロック生成装置及びＤＬＬ（ＤｉｇｉｔａｌＬｏｃｋｅｄＬｏｏｐ）回路及びクロック生成方法
KR101330513B1 (ko) 2012-08-29 2013-11-18 어보브반도체 주식회사 고해상도 펄스 폭 변조 신호 생성 회로

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