JPH0989990A

JPH0989990A - 集積回路試験装置

Info

Publication number: JPH0989990A
Application number: JP7245015A
Authority: JP
Inventors: Kazuo Nakaizumi; 一雄中泉; Shintaro Aoyama; 新太郎青山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-09-25
Filing date: 1995-09-25
Publication date: 1997-04-04
Anticipated expiration: 2015-09-25
Also published as: JP2833537B2

Abstract

(57)【要約】【課題】チップまたはウェハ上の集積回路を少ないハー
ドウェア構成で高精度に測定する集積回路試験装置を提
供する。【解決手段】ＬＳＩテスタ（１）の機能の一部または全
部を半導体チップまたはウェハ（１２）上に設け、これ
を接触材（１３）を介して被測定集積回路（１４）に電
気的に接触させる。半導体チップまたはウェハ（１２）
はＰ倍速制御回路（３４）およびカウンタ（１０１〜１
０６）とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路試験装置に
関し、特に、チップまたはウェハの状態で集積回路の動
作を評価するための集積回路試験装置に関する。

【０００２】

【従来の技術】半導体チップやウェハ上の集積回路を評
価するため、従来の集積回路試験装置は、必要とされる
チップ数および入出力数分の電源、クロック信号、アド
レス信号および入力データを被測定チップまたはウェハ
に供給し、そのチップまたはウェハの出力を判定回路に
より判定するＬＳＩテスタが知られている。

【０００３】このＬＳＩテスタに関する公知技術は、例
えば、特開昭６２−２４３３３５号公報、特開平２−５
６９４７号公報および特開平２−２３９６４１号公報の
それぞれに開示されている。また、このような測定のた
めに、被測定チップまたはウェハに試験用の回路を設け
たものも公知である。

【０００４】以下に、このＬＳＩテスタの一例として記
憶素子を測定するメモリ・テスタを例に説明する。

【０００５】図５は従来のメモリ・テスタによる被測定
ウェハの測定例を示す。従来のメモリ・テスタは１００
ＭＨｚで動作するメモリ・テスタ本体５１とメモリ・テ
スタ測定ステーション５２とを備え、メモリ・テスタ測
定ステーション５２にはドライバ・コンパレータ６２と
信号ケーブル５７が設けられる。被測定ウェハ５５はウ
ェハプローバ５３上の真空チャク台５６に載せられプロ
ーブ・カード５４を介して測定される。

【０００６】図６はメモリ・テスタの測定系のブロック
構成を示す。メモリ・テスタ本体５１は内には中央処理
装置６１を備え、メモリ・テスタ測定ステーション５２
内にはドライバ・コンパレータ６２を備える。被測定メ
モリ６３は信号線６４、６５および６６を介してドライ
バ・コンパレータ６２に接続される。ドライバ・コンパ
レータ６２は、反転ＲＡＳ信号および反転ＣＡＳ信号と
して高精度かつ高速のクロックを信号線６４、６５を介
して被測定メモリ６３に供給し、信号線６６を介して試
験データを供給する。ドライバ・コンパレータ６２はま
た、被測定メモリ６３から信号線６６に出力されたデー
タを高精度に判定する。

【０００７】

【発明が解決しようとする課題】しかし、従来のＬＳＩ
テスタでは、被測定集積回路のチップ数および入出力数
に応じてクロック信号、アドレス信号、データその他を
高精度かつ高速に供給および測定する必要があるため、
装置が複雑になり、その制御が困難になるという課題が
あった。例えば、入出力が８ビットの１６Ｍ−ＤＲＡＭ
を１００ＭＨｚで１６個並列測定することのできるメモ
リ・テスタの制御は技術的に高度になり、高精度の部品
を使用しなければならず、その価格は非常に高額になっ
てしまう問題もあった。

【０００８】本発明は、このような課題を解決し、チッ
プまたはウェハ上の集積回路を少ないハードウェア構成
で高精度に測定することのできる集積回路試験装置を提
供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の集積回路試験装
置は、基板上に形成された被測定集積回路にその回路が
動作するために必要な電源および信号を入力してその出
力を測定する試験手段と、前記被測定集積回路に接触材
を介して電気的に接触可能で前記試験手段の少なくとも
一部が形成された半導体チップまたはウェハを備えた集
積回路試験装置において、前記半導体チップまたはウェ
ハは、前記試験手段から供給されるクロック信号を受け
るカウンタを具備するを有する構成である。

【００１０】また、本発明の集積回路試験装置の前記カ
ウンタは前記クロック信号を受けこれに同期して出力信
号を反転する第１のカウンタと、前記クロック信号を受
けこれに同期しておよびアップ／ダウンモードによる入
力クロック信号のそれぞれに同期して出力信号を反転す
る第２のカウンタと、前記クロック信号を受けこれに同
期しておよび下位ビットからのキャリー予測信号を受け
て出力信号を反転する第３のカウンタとを備え、前記カ
ウンタの最下位ビット（ＬＳＢ）を前記第１のカウンタ
で構成しそれ以外のビットを前記第２または第３カウン
タで構成することもできる。

【００１１】さらに、本発明の集積回路試験装置の前記
カウンタは下位ビットから上位ビットに向って数えた場
合前記第３のカウンタ以外で構成されるユニットから前
記第３のカウンタで構成されるユニットまでの段数を等
しい構成にすることもできる。

【００１２】またさらに、本発明の他の集積回路試験装
置は基板上に形成された被測定集積回路にその回路が動
作するために必要な電源および信号を入力してその出力
を測定する試験手段と、前記被測定集積回路に接触材を
介して電気的に接触可能で前記試験手段の少なくとも一
部が形成された半導体チップまたはウェハを備えた集積
回路試験装置において、前記半導体チップまたはウェハ
は、前記試験手段から供給されるクロック周波数をｐ倍
（ｐは２以上の整数）にするｐ倍制御回路を有する構成
とすることもできる。

【００１３】また、本発明の他の集積回路試験装置の前
記ｐ倍制御回路は、前記試験手段からのクロック信号を
入力する際には前記クロック信号のオンザフライ信号の
周波数ルが変化したとき所定のレベル保持する保持回路
であり、前記クロック信号の発振時には所定の時間だけ
遅延する遅延回路である構成とすることもできる。

【００１４】またさらに、本発明の他の集積回路試験装
置の前記半導体チップまたはウェハは、前記試験手段か
ら供給されるクロック周波数を前記ｐ倍（ｐは２以上の
整数）にされた信号で動作するコンパレータを有する構
成とすることもできる。

【００１５】また、本発明の他の集積回路試験装置の前
記コンパレータは、前記被測定集積回路の合否を判定す
るフェイル・メモリを有する構成とすることもできる。

【００１６】以下の説明では、半導体としてシリコンを
用いた技術を想定し、試験手段の少なくとも一部が形成
された半導体チップまたはウェハを「シリコン・テス
タ」という。

【００１７】このシリコン・テスタには、被測定集積回
路の１個のチップに対する１ビット分のデータからｍチ
ップ（ｍは正の整数）のそれぞれに対してｎビット（ｎ
は正の整数）のデータを生成する手段、１枚のウェハに
形成された被測定集積回路をａ個のブロック（ａは正の
整数）に分割し、そのひとつのブロックを選択して測定
する手段、被測定集積回路のひとつのチップを選択して
測定する手段などを設けることができる。

【００１８】ＬＳＩテスタの機能の一部または全部を半
導体チップまたはウェハ上に設けてシリコン・テスタと
し、これを接触材を介して被測定集積回路に電気的に接
触させる。これにより、試験のために必要な信号をすべ
てＬＳＩテスタから信号線を介して引き出す必要がなく
なる。特に、多チップ並列で多入出力用の高精度かつ高
速のドライバとコンパレータの機能をシリコン・テスタ
に内蔵することで、ＬＳＩテスタのハードウェアを簡略
化できる。シリコン・テスタと被測定集積回路との間を
互いに接触させるので、信号線を引き回す必要はなく、
シリコン・テスタに高価なドライバは不要である。

【００１９】

【発明の実施の形態】図１は本発明の第一の実施の形態
の集積回路試験装置を示す図であり、ウェハ・レベルで
の具体例を示す。この場合には、被測定ウェハ１４にそ
の回路が動作するために必要な電源および信号を入力し
てその出力を測定するため、２５ＭＨｚで動作するメモ
リ・テスタ１と、１Ｉ／Ｏのみのドライバー６と、信号
線ケーブル７と、シリコン・テスタ・ウェハ１２とを備
える。

【００２０】さらに、メモリ・テスタ１は、パターン・
ジェネレータ２と、１６Ｉ／Ｏ数を有する１６個のチッ
プ分の判定結果の入力手段３と、パターン・ジェネレー
タ２とは異なるメモリ・テスタ１以外の外付けパターン
・ジェネレータ（図示してない）をセットまたは制御す
る制御手段４と、シリコン・テスタ・ウェハ１２をメモ
リ・テスタ１に連動して動作させる連動手段５とを備え
る。

【００２１】シリコン・テスタ・ウェハ１２および被測
定ウェハ１４はそれぞれ別々の測定治具１１に取り付け
られ、接触材としての圧電性導電ゴム１３を介して互い
に電気的に接続される。シリコン・テスタ・ウェハ２４
には試験のための一部または全部の機能が設けられる。

【００２２】図３はシリコン・テスタの構成例を示す。
ここでは、１入力のみのデータが供給され、被測定メモ
リの個数分の判定結果を出力する例を示す。このシリコ
ン・テスタには、多チップ／ビット化制御回路３１、ブ
ロック選択デコーダ３２、チップ選択デコーダ３３、ｐ
倍速制御回路３４、Ｐ倍速アルゴリズム回路３５、自己
過電流保護回路３６、位置合わせ用回路３７、チップ内
テスト回路３８、フェイルメモリ回路３９、電流制御回
路４０、コンパレータ回路４１、オンチップコンデンサ
４２およびパッド４３を備える。

【００２３】多チップ／ビット化制御回路３１は、メモ
リ・テスタから供給される１チップの１ビット（または
１入出力）分のデータから、デコーダ回路および入出力
とアドレス用の排他的論理和回路を用いて、ｍチップ
（ｍは正の整数）、ｎビット（ｎは正の整数）のデータ
を生成する。ブロック選択デコーダ３２は、そのシリコ
ン・テスタがウェハ・レベルで測定するとき、その被測
定ウェハをａ個のブロック（ａは正の整数）に分割し、
測定対象としてそのひとつのブロックを選択する。チッ
プ選択デコーダ３３は、ウェハ・レベルで測定すると
き、被測定ウェハの任意のチップを選択する。ｐ倍速制
御回路３４は、アップ／ダウン・カウンタを具備し、メ
モリ・テスタから供給されるクロック周波数を位相同期
ループを用いてｐ倍（ｐは２以上の整数）にする。ｐ倍
速アルゴリズム回路３５は、ｐ倍速制御回路３４が動作
するとき、アップ／ダウン・カウンタとラッチ回路とに
より、メモリ・テスタからは供給されないｐ倍速動作の
第２サイクル以降のテスト・パターンを発生する。自己
過電流保護回路３６は、定格を超える過電流が流れるチ
ップに対し、リセット機能を有するフリップフロップを
用いて、電流供給を停止する。位置合わせ用回路３７
は、シリコン・テスタのパッドと被測定チップのパッド
との位置合わせを行うことができるように、被測定チッ
プの任意のパッドに対して配置されたｂ個（ｂは正の整
数）パッドに、信号切替回路を介してメモリ・テスタか
らの直流信号を供給する。チップ内テスト回路３８は、
被測定チップの一部の機能に相当するダミー・チップ回
路を内蔵し、そのダミー・チップ回路を測定すること
で、そのメモリ・テスタの動作を自己診断する。フェイ
ルメモリ回路３９は、被測定チップの測定結果が不良の
場合に、その不良内容をフリップ・フロップ回路により
保持する。電流制御回路４０は、ウェハ・レベルで被測
定ウェハを多チップ並列測定する場合に、メモリ・テス
タからのクロック周波数を分周回路により１／ｃ（ｃは
２以上の整数）に分周して低速化するか、またはその被
測定ウェハを任意のブロックに分割して順次そのブロッ
クを選択することにより、電流を制御する。コンパレー
タ回路４１は、被測定チップの測定結果を判定する。オ
ンチップコンデンサ４２は被測定チップとの間のバイパ
スコンデンサとして動作する。

【００２４】以上の各回路はすべてシリコン・テスタ上
に備えられる必要はなく、例えばチップ単位で測定する
場合にはそのいくつかの回路は省略可能である。

【００２５】次に、この実施形態のＰ倍速制御回路３４
のアップ／ダウン・カウンタについて説明する。

【００２６】この実施形態のカウンタは、３種類のユニ
ットで構成される。つまり基本クロックＣＬＫに同期し
て出力信号を反転する単安定マルチバイブレータで構成
される第１のカウンタと、第１のカウンタの構成要素に
アップ／ダウンモードに応じて入力クロック（基本クロ
ックＣＬＫまたは前段ユニットからの出力信号）による
出力の反転機能を追加した第２のカウンタと、さらにこ
の第２のカウンタの構成要素に下位ビットからのキャリ
ー予測信号ＣＹＮに応じて出力の反転機能を追加した第
３のカウンタとで構成される。

【００２７】図２を参照すると、この実施形態のカウン
タは、ＬＳＢとして第１のカウンタ１０１、第２ビット
目を第２のカウンタ１０２，第３ビット目を第３のカウ
ンタ１０３、それ以降第２のカウンタ、第３のカウンタ
・・・とし、ＭＳＢとして第２のカウンタ１０６を備え
る。

【００２８】次に、このカウンタの動作について説明す
る。第１のカウンタ１０１には入力クロックとして基本
クロックＣＬＫを受け、出力信号Ｃｎは次段のカウンタ
１０２の入力クロックとなる。また、２ビット目以降の
カウンタのうち第２のカウンタは入力クロックとして前
段のカウンタ（第３のカウンタ）の出力信号を受け、ア
ップ／ダウンモードの切替のための識別信号ＵＰＣによ
り制御を受ける。さらに第３のカウンタは基本クロック
ＣＬＫを受け、さらにキャリー予測信号ＣＹＮによって
制御されており、キャリー信号が予測される時にのみカ
ウンタユニットとして機能する。

【００２９】次に、キャリー信号の予測機能について説
明する。

【００３０】所定の第３のカウンタがある時刻でこの注
目の第３のカウンタよりも下位ビットが全て“１”（ア
ップモード時）または全て“０”（ダウンモード時）の
とき、次の入力クロックにより下位ビットからの桁上り
が予測される（アップモード時）または上位ビットから
の桁借りが予測される（ダイモード時）。これを利用し
て、入力クロックにより直接所定の第３のカウンタを独
立して反転することが可能となる。すなわち、前段ユニ
ットのビット反転信号を受けなくても、所定の第３のカ
ウンタをインクリメント／デクリメントできる。その結
果、カウンタとして前段までの状態遷移伝達の信号でな
く直接入力クロックを扱うためカウンタユニット連絡に
よる遅延時間を削減できるので、カウンタ全体の動作時
間は向上する。

【００３１】キャリー予測信号およびキャリー情報の生
成は、まずアップモードのときは下位に位置する最も近
い第３のカウンタから出力されるキャリー情報が“０”
であり、かつそのキャリー信号を出力する第３のカウン
タと自己との間に配置されたユニットの出力信号が全て
“１”のときキャリー予測信号ＣＹＮは有効にされる。
このときキャリー情報を“０”とし、次に現れる第３の
カウンタに出力する。

【００３２】次に、ダウンモードのときは、下位に位置
する最も近い第３のカウンタから出力されるキャリー情
報およびキャリー情報を出力する第３のカウンタと自己
との間に配置されたユニットの出力信号が全て“０”の
とき、キャリー予測信号ＣＹＮが有効にされる。また、
このときキャリー情報を“０”とし、次に現われる第３
のカウンタへ出力する。

【００３３】図４は図３に示したシリコン・テスタの動
作を説明するタイミング図である。メモリ・テスタから
の４０ｎｓ（時刻ｔ１〜ｔ５）の測定周期のうち時刻ｔ
１〜ｔ２の１０ｎｓの間に各信号がセットされると、ｐ
倍速制御回路３４およびｐ倍速アルゴリズム回路３５
は、位相同期ループ、アップ／ダウン・カウンタおよび
ラッチ回路により、時刻ｔ１〜ｔ２の各波形をコピー
し、時刻ｔ２〜ｔ３、時刻ｔ３〜ｔ４、時刻ｔ４〜ｔ５
でコピー波形を生成して出力する。時刻ｔ１〜ｔ２はマ
ーキングのインクリメントのリード「Ｈ」の部分であ
り、時刻ｔ２〜ｔ３のライト「Ｌ」、時刻ｔ３〜ｔ４の
アドレス〔Ａ＋１〕番地のリード「Ｈ」、および時刻ｔ
４〜ｔ５のライト「Ｌ」の各信号の「Ｌ」レベルと
「Ｈ」レベルとの間の変更およびアドレスの変更はｐ倍
速アルゴリズム回路３５により行われ、各信号の「Ｈ」
レベルから「Ｌ」レベルまたは「Ｌ」レベルから「Ｈ」
レベルへの遷移点の時刻の設定はｐ倍速制御回路３４に
より行われる。

【００３４】次に、この実施の形態の集積回路試験装置
の動作について説明する。この場合には、測定するチッ
プ数が１個ではなく、被測定ウェハ１４の全チップのう
ちの一部、例えば９６チップ中の１６チップとなる。

【００３５】この場合、メモリ・テスタ１からシリコン
・テスタ・ウェハ１４には、１チップの１入力分の信号
が供給される。シリコン・テスタ・ウェハ１４では、多
チップ／ビット化制御回路のラッチ回路の排他的論理和
回路とにより１６チップ分の８入力データを生成し、ブ
ロック選択デコーダにより９６チップを６ブロックに分
割してその１ブロックの１６チップを選択して各信号を
供給する。

【００３６】まず被測定ウェハ１４が良品の１６Ｍ−Ｄ
ＲＡＭチップの場合を例に説明する。この場合、シリコ
ン・テスタ・チップ１２から試験のための信号が圧電性
導電ゴム１３を介して被測定ウェハ１４に供給される。
被測定チップの出力は圧電性導電ゴム１３を介してシリ
コン・テスタ・チップ１２に伝達され、コンパレータ回
路により良品判定され、信号線ケーブル７を介してメモ
リ・テスタ１に伝達される。

【００３７】被測定ウェハ１４がマーキング不良の１６
Ｍ−ＤＲＡＭチップである場合にも同様に、シリコン・
テスタ・チップ１２から試験のための信号が圧電性導電
ゴム１３を介して被測定ウェハ１４に供給され、被測定
チップの出力が圧電性導電ゴム１３を介してシリコン・
テスタ・チップ１２に伝達される。このとき、シリコン
・テスタ・チップ１２内のコンパレータ回路では、例え
ば期待値が「Ｈ」レベルであるところに「Ｌ」レベルの
出力が到来するので、その被測定チップが不良品である
と判定し、不良信号が信号線７を介してメモリ・テスタ
１に伝達される。また、その不良結果がフェイル・メモ
リ回路にも保持される。

【００３８】被測定ウェハ１４にスタンバイ時に過電流
が流れる不良がある場合には、そのチップをセットして
電源を印加した時点で、自己過電流保護回路が動作す
る。これにより被測定チップへの電流供給が停止し、ス
タンバイ電流不良品であることがメモリ・テスタに伝達
される。

【００３９】図３および図４に示したシリコン・テスタ
はウェハ・レベルでの測定を目的としたものであるが、
チップ単位の測定用に修正することも可能である。

【００４０】以上の説明では被測定集積回路がＤＲＡＭ
チップまたはＤＲＡＭチップが形成されたウェハの場合
について説明したが、それ以外の集積回路の測定にも本
発明を同様に実施できる。

【００４１】

【発明の効果】以上説明したように、本発明の集積回路
試験装置は、ＬＳＩテスタの機能の少なくとも一部を、
被測定集積回路に接触材を介して電気的に接触可能な半
導体チップまたはウェハからなるシリコン・テスタに設
ける。特に、ＬＳＩテスタの多チップ並列かつ多入出力
用の高精度かつ高速のドライバおよびコンパレータの機
能をシリコン・テスタに設けることで、その構成を大幅
に簡略化できる。

【００４２】例えば、８入出力の１６Ｍ−ＤＲＡＭを１
００ＭＨｚで１６個並列測定が可能な従来のメモリ・テ
スタは、ドライバ・ボードのみで１３８枚を必要とす
る。これに対して本発明では、ドライバおよびコンパレ
ータの機能をシリコン・テスタで行うことで、ＬＳＩテ
スタ本体には１個の１入出力ハードウェアを備えればよ
く、しかも２５ＭＨｚ動作で十分である。この場合、必
要のドライバ・ボードは２２枚と従来の１／６以下とな
り、基本クロックも低速となることから、機能を簡略化
したメモリ・テスタを用いて従来と同等の測定が可能と
なる。一方、シリコン・テスタについては、１６Ｍ−Ｄ
ＲＡＭなみのプロセスで製造可能である。

【００４３】

【図面の簡単な説明】

【図１】本発明の一実施の形態の集積回路試験装置の構
成を示す図。

【図２】本発明の一実施の形態の集積回路試験装置のカ
ウンタの構成を示す図。

【図３】シリコン・テスタの構成例を示す図。

【図４】シリコン・テスタの動作を説明するタイミング
図。

【図５】従来のメモリ・テスタによる測定例を示す図。

【図６】メモリ・テスタの測定系のブロック構成を示す
図。

【符号の説明】

１，５１メモリ・テスタ２パターン・ジェネレータ３判定結果の入力手段４セットまたは制御する制御手段５シリコン・テスタ・ウェハ１２をメモリ・テスタ
１に連動して動作させる連動手段６，６２ドライバ・コンパレータ７，５７信号線ケーブル１１固定治具１２シリコン・テスタ・ウェハ１３圧電性導電ゴム１４被測定ウェハ１５倍速数指定機能１６パターン名指定機能１７ライン名指定機能３１多チップ／ビット化制御回路３２ブロックン選択デコーダ３３チップ選択デコーダ３４ｐ倍速制御回路３５ｐ倍速アルゴリズム回路３６自己過電流保護回路３７位置合わせ用回路３８チップ内テスト回路３９フェイルメモリ回路４０電流制御回路４１コンパレータ回路４２オンチップコンデンサ４３パッド５２メモリ・テスタ測定ステーション５３ウェハプローバ５４プローブ・カード５５被測定ウェハ５６真空チャク台５６６１中央処理装置６３被測定メモリ６４，６５，６６信号線１０１〜１０６カウンタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ

Claims

【特許請求の範囲】

【請求項１】基板上に形成された被測定集積回路にそ
の回路が動作するために必要な電源および信号を入力し
てその出力を測定する試験手段と、前記被測定集積回路
に接触材を介して電気的に接触可能で前記試験手段の少
なくとも一部が形成された半導体チップまたはウェハを
備えた集積回路試験装置において、前記半導体チップまたはウェハは、前記試験手段から供
給されるクロック信号を受けるカウンタを具備すること
を特徴とする集積回路試験装置。
【請求項２】前記カウンタは前記クロック信号を受け
これに同期して出力信号を反転する第１のカウンタと、
前記クロック信号を受けこれに同期しておよびアップ／
ダウンモードによる入力クロック信号のそれぞれに同期
して出力信号を反転する第２のカウンタと、前記クロッ
ク信号を受けこれに同期しておよび下位ビットからのキ
ャリー予測信号を受けて出力信号を反転する第３のカウ
ンタとを備え、前記カウンタの最下位ビット（ＬＳＢ）
を前記第１のカウンタで構成しそれ以外のビットを前記
第２または第３カウンタで構成することを特徴とする請
求項１記載の集積回路試験装置。
【請求項３】前記カウンタは下位ビットから上位ビッ
トに向って数えた場合前記第３のカウンタ以外で構成さ
れるユニットから前記第３のカウンタで構成されるユニ
ットまでの段数を等しい構成にしたことを特徴とする請
求項１または２記載の集積回路試験装置。
【請求項４】基板上に形成された被測定集積回路にそ
の回路が動作するために必要な電源および信号を入力し
てその出力を測定する試験手段と、前記被測定集積回路
に接触材を介して電気的に接触可能で前記試験手段の少
なくとも一部が形成された半導体チップまたはウェハを
備えた集積回路試験装置において、前記半導体チップまたはウェハは、前記試験手段から供
給されるクロック周波数をｐ倍（ｐは２以上の整数）に
するｐ倍制御回路を有することを特徴とする集積回路試
験装置。
【請求項５】前記ｐ倍制御回路は、前記試験手段から
のクロック信号を入力する際には前記クロック信号のオ
ンザフライ信号の周波数が変化したとき所定のレベル保
持する保持回路であり、前記クロック信号の発振時には
所定の時間だけ遅延する遅延回路であることを特徴とす
る請求項４記載の集積回路試験装置。
【請求項６】前記半導体チップまたはウェハは、前記
試験手段から供給されるクロック周波数を前記ｐ倍（ｐ
は２以上の整数）にされた信号で動作するコンパレータ
を有することを特徴とする請求項４または５記載の集積
回路試験装置。
【請求項７】前記コンパレータは、前記被測定集積回
路の合否を判定するフェイル・メモリを有することを特
徴とする請求項６記載の集積回路試験装置。
【請求項８】前記被測定集積回路は１枚のウェハに複
数のチップを含み、前記半導体チップまたはウェハには、被測定集積回路の
１個のチップに対する１ビット分のデータからｍチップ
（ｍは正の整数）のそれぞれに対してｎビット（ｎは正
の整数）のデータを生成する手段が設けられた請求項１
乃至７記載の集積回路試験装置。
【請求項９】前記半導体チップまたはウェハには、１
枚のウェハに形成された被測定集積回路をａ個のブロッ
ク（ａは正の整数）に分割し、そのひとつのブロックを
選択して測定する手段が設けられた請求項１乃至７記載
の集積回路試験装置。
【請求項１０】前記被測定集積回路は１枚のウェハに
複数のチップを含み、前記半導体チップまたはウェハ
には、被測定集積回路のひとつのチップを選択して測定
する手段が設けられた請求項１乃至７記載の集積回路試
験装置。