KR19980050365A

KR19980050365A - 반도체 메모리 장치의 테스트 회로

Info

Publication number: KR19980050365A
Application number: KR1019960069169A
Authority: KR
Inventors: 박순규
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-12-20
Filing date: 1996-12-20
Publication date: 1998-09-15
Also published as: KR100194201B1

Abstract

본 발명은 반도체 메모리 장치의 테스트 회로를 공개한다. 그 회로는 제어신호에 응답하여 다양한 데이타 입력 패턴을 라이트할 수 있고, 데이타 입/출력 드라이버들의 전단에 데이타 입력신호가 미리 대기하고 있으므로 입/출력 드라이버를 제어하는 클럭신호와의 마아진 문제가 발생되지 않으므로 라이트 타임의 손실이 없다. 그래서, 데이타 입/출력 패드를 통하여 입력되는 데이타에 의해 라이트의 인에이블/디스에이블이 결정되는 블럭 라이트 어드레스 마스킹 및 입/출력 마스킹 기능 구현시에 입/출력 드라이버 인에이블 클럭신호가 인에이블되기 전에 유효한 입력 데이타가 들어와서 클럭신호를 디스에이블시킬 수 있는 타이밍 마아진이 향상된다.

Description

반도체 메모리 장치의 테스트 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 멀티 칩 테스트시에 입/출력 핀들중 소정수의 대표되는 입/출력 핀으로의 테스트 데이타 입력시에 다양한 입력 데이타 패턴을 발생할 수 있는 반도체 메모리 장치의 테스트 회로에 관한 것이다.

현재 응용 메모리(ASM; application specific memory)의 추세는 고대역폭을 갖는 메모리를 요구하고 있다. 이를 위한 방법중의 하나로써 종래에는 메모리 장치와 응용 집적회로(ASIC; application specific integrated circuit)를 분리된 독립된 소자로 보드(board)에 실장하던 방식에서 메모리 장치와 ASIC칩을 단일 칩으로 하는 내장된 메모리 로직(EML; embedded memory logic)이 본격적으로 개발되려는 단계에 있다. 메모리 장치와 ASIC칩을 합할 경우에 생기는 장점으로는 메모리 장치와 로직간의 데이타 입출력 핀 수를 늘림으로써 메모리 장치의 데이타 입출력 대역폭을 크게 늘릴 수 있다는 것이다.

그런데, 메모리 장치의 입출력 핀 수가 늘어나게 되면 메모리 장치에 대한 테스트 수행시에 테스트 장비가 제공할 수 있는 입/출력 채널 한계를 초과함으로 인해 테스트 자체가 불가능하거나, 멀티 칩 테스트가 어려워 테스트 비용의 상승 문제를 가져온다.

이와같은 문제점을 해결하기 위하여 다수개의 입출력 핀을 합함으로써 실제 테스트시에 입출력 핀 수를 줄이는 방법이 고려되었다.

예를 들면, 1*32 입출력 핀을 갖는 소자에 있어서 4개의 입출력 핀씩를 합할 경우 테스트시에는 1*8 입출력 핀을 갖는 소자처럼 테스트가 가능함으로써 테스트 장비의 입/출력 채널의 한계를 극복할 수 있고 또한, 멀티 칩 테스트도 가능하게 된다는 것이다.

도1은 종래의 반도체 메모리 장치의 테스트 회로의 블럭도로서, 32개의 데이타 입/출력 핀을 가진 칩(100)의 데이타 입/출력 핀을 4개씩 묶어서 테스트하는 경우의 테스트 회로를 나타내는 것으로 핀(10), 패드(12), 데이타 입력 버퍼(14), 데이타 출력 버퍼(16), 데이타 입출력 드라이버(18), 비교기(20), 및 메모리 셀 어레이(22)로 구성되어 있다. 멀티 칩 테스트시에 32개의 입/출력 핀들 각각을 테스트 장비에 연결하는 것은 불가능하므로 입/출력 핀을 4개씩 묶어서 테스트 장비에 연결하게 된다. 0번부터 3번핀까지의 연결은 4번부터 7번핀까지의 연결 내지 28번부터 31번핀까지의 연결과 동일하다. 그래서, 0번부터 3번핀까지의 연결 및 테스트시의 데이타 라이트 동작을 설명하면 다음과 같다. 0 또는 1의 입력 데이타는 0번 핀을 통하여 입력된다. 데이타 입력 버퍼(DIB0)는 패드(12)로 부터의 데이타를 버퍼하여 출력한다. 데이타 입력 버퍼(DIB0)에 의해서 버퍼된 데이타는 다른 데이타 입력 버퍼들(DIB1, DIB2, DIB3)에 각각 입력되고 버퍼된다. 데이타 입/출력 드라이버들(DIOD0 -DIOD3)는 각각의 데이타 입력 버퍼들(DIB0 -DIB3)로 부터의 버퍼된 데이타를 입력하여 메모리 셀 어레이(22)의 해당 메모리 셀들로 데이타를 라이트하게 된다. 이 라이트된 데이타는 다음의 리드 명령에 따라 해당 메모리 셀들로 부터 리드되어 데이타 입/출력 드라이버들(DIOD0 -DIOD3)로 각각 출력된다. 데이타 입/출력 드라이버들(DIOD0 -DIOD3)의 각각의 출력 데이타는 데이타 출력버퍼들(DOB0 -DOB3)로 각각 출력되고 버퍼된다. 비교기(20)는 데이타 출력버퍼들(DOB0 -DOB3)의 출력 데이타를 모두 입력하여 비교하여 이들 데이타가 모두 동일한지 아닌지를 비교하여 그 결과 데이타를 패드(12)를 통하여 0번핀(10)으로 출력하게 된다. 그래서, 검사자는 이 결과 데이타를 감시하여 칩이 불량인지 정상인지를 판단하게 된다.

그런데, 종래의 반도체 메모리 장치의 테스트 회로는 멀티 칩 테스트시에 복수개의 입/출력 핀들을 소정수의 그룹으로 분류하고 각 그룹의 입/출력 핀들중의 하나의 입 출력 핀을 통하여 동일 데이타를 입력하게 됨으로써 이들 그룹들의 해당 메모리 셀들에는 모두 동일한 데이타를 라이트되게 된다. 따라서, 인접하는 메모리 셀에 서로 다른 데이타를 라이트할 수 없다는 문제점이 있었다. 그래서, 모두 0 나 모두 1을 해당 메모리 셀들에 동시에 라이트하는 것은 가능하지만 1010...과 0101...을 해당 메모리 셀들에 동시에 라이트하는 것은 불가능하다는 문제점이 있었다.

즉, 이 방법을 사용할 경우에 합쳐진 입출력 핀중 대표되는 입/출력만 테스트 장비의 핀이 접촉됨으로 합쳐진 그룹에 있는 다른 입출력 핀에도 동일한 입력 데이타가 인가됨으로 인해서 인접 입/출력간에 다양한 데이타 패턴을 입력하기가 어렵다는 어려움으로 인해서 고주파수에서 인접 입/출력간에 커플링 효과에 의한 페일(fail)을 효과적으로 검증하기가 어렵다는 문제점이 있었다.

또한, 다양한 데이타 패턴을 라이트하기 위하여 데이타 입력 버퍼에서 패턴을 구사하기 위해서 정상 데이타 통로와 패턴에 따른 데이타 통로를 다르게 구비할 경우에 정상 데이타 통로와 테스트시의 데이타 패턴 통로간의 지연차이로 인해서 고주파수에서는 입/출력 구동회로에 도달되는 입력 데이타와 입/출력 구동회로를 구동하는 클럭신호(DTCP)간에 마아진(margin)이 나빠져 그래픽 메모리 장치에서 사용되는 입/출력 마스킹 및 블럭 라이트 어드레스 마스킹 기능에서 마아진성 페일이 발생될 수 있다.

본 발명의 목적은 반도체 메모리 장치의 멀티 칩 테스트시에 복수개의 입/출력 핀들중 소정수의 대표되는 입/출력 핀으로의 테스트 데이타 입력시에 다양한 입력 데이타 패턴을 발생할 수 있고, 마아진성 페일을 방지할 수 있는 반도체 메모리 장치의 테스트 회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 회로는 상기 복수개의 데이타 입/출력 핀들, 상기 데이타 입/출력 핀들과 각각 연결되는 복수개의 데이타 입/출력 패드들, 상기 복수개의 데이타 입/출력 패드들로 부터의 데이타를 각각 입력하여 버퍼하는 복수개의 데이타 입력 버퍼들, 및 상기 복수개의 데이타 입력 버퍼들로 부터의 데이타를 각각의 해당 메모리 셀들로 저장하기 위한 복수개의 데이타 입력 드라이버들을 순서에 따라 소정수의 그룹으로 분류하여 상기 각 그룹의 하나의 데이타 입/출력 패드를 통하여 데이타를 입력함에 의해서 테스트를 수행하는 반도체 메모리 장치의 테스트 회로에 있어서, 상기 각 그룹의 데이타 입력버퍼는 반전 컬럼 어드레스 스트로우브 신호에 응답하여 제1데이타 신호를 버퍼하여 출력하는 제1데이타 입력버퍼, 및 정상 동작시에 상기 반전 컬럼 어드레스 스트로우브 신호에 응답하여 상기 제1데이타 신호를 제외한 나머지 짝수번째의 제2데이타 신호들 및 홀수번째 제3데이타 신호들을 각각 버퍼하여 출력하는 복수개의 제2데이타 입력버퍼들을 구비하고, 상기 각 그룹의 데이타 입력 드라이버는 정상 동작시 및 테스트 동작시에 상기 제1데이타 신호를 래치하여 클럭신호에 응답하여 상기 래치된 제1데이타 신호를 출력하는 제1데이타 입력 드라이버, 정상 동작시 상기 짝수번째의 제2데이타 신호들을 각각 래치하고 상기 클럭신호에 응답하여 상기 각각의 래치된 짝수번째의 제2데이타 신호들을 출력하고, 테스트 동작시에 제1신호를 각각 래치하고 상기 클럭신호에 응답하여 상기 래치된 제1신호를 각각 출력하는 짝수번째의 제2데이타 입력 드라이버, 및 정상 동작시에 상기 홀수번째의 제3데이타 신호들을 각각 래치하고 상기 클럭신호에 응답하여 상기 래치된 홀수번째의 제3데이타 신호들을 출력하고, 테스트 동작시에 제2신호를 각각 래치하고 상기 클럭신호에 응답하여 상기 래치된 제2신호를 각각 출력하는 홀수번째의 제3데이타 입력 드라이버를 구비한 것을 특징으로 한다.

도1은 종래의 반도체 메모리 장치의 테스트 회로의 블럭도이다.

도2는 도1에 나타낸 데이타 입출력 드라이버의 블럭도이다.

도3은 도1에 나타낸 데이타 입력 버퍼의 블럭도이다.

도4는 도3에 나타낸 데이타 입력 버퍼(40)의 상세 회로도이다.

도5는 도3에 나타낸 데이타 입력 버퍼(42, 44, 46)의 상세 회로도이다.

도6a, b은 본 발명의 데이타 입력 버퍼의 상세 회로도이다.

도7은 본 발명의 데이타 패턴 발생회로의 회로도이다.

도8a, b, c는 본 발명의 데이타 입력 드라이버의 회로도이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 테스트 회로를 설명하기 전에 종래의 반도체 메모리 장치의 테스트 회로를 설명하면 다음과 같다.

도2는 종래의 입/출력 드라이버의 블럭도로서, 구동 클럭신호(DTCP)에 응답하여 데이타 입력신호들(DI0 -DI3)을 각각 입력하여 출력하기 위한 데이타 입/출력 드라이버들(30, 32, 34, 36)로 구성되어 있다. 도2에 나타낸 드라이버들은 도1에 나타낸 칩내의 각각의 드라이버들(18)을 나타내는 것으로, 4개씩의 입/출력 드라이버들을 각각 나타내는 것이다.

도3은 종래의 데이타 입력 버퍼의 블럭도로서, 데이타 신호(DO)를 입력하여 데이타 입력신호(DI0) 및 신호들(M1, M2)을 발생하는 데이타 입력버퍼(40), 정상 동작시에는 데이타 신호(D1)를 데이타 입력신호(DI1)로 출력하고 테스트 동작시에는 신호(M2)를 데이타 입력신호(DI1, 3)로 출력하는 데이타 입력버퍼(42, 46), 및 정상 동작시에는 데이타 신호(D2)를 데이타 입력신호(DI2)로 출력하고 테스트 동작시에는 신호(M1)를 데이타 입력신호(DI2)로 출력하는 데이타 입력버퍼(44)로 구성되어 있다. 도3에 나타낸 데이타 입력버퍼들도 도1에 나타낸 칩내의 각각의 데이타 입력버퍼들(14)을 나타내는 것으로, 4개씩의 데이타 입력버퍼들을 각각 나타내는 것이다.

도4는 도3에 나타낸 데이타 입력버퍼(40)의 상세 회로도로서, 버퍼(50), 전송 게이트(52), 인버터들(54, 56, 58, 60, 62, 70, 74), 및 3상태 버퍼들(72, 76)로 구성되어 있다.

정상 동작시에는 데이타 신호(DI0)가 버퍼(50)를 통하여 버퍼되고 이 버퍼된 신호는 하이레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)에 응답하여 전송 게이트(52)가 온되고 이 전송 게이트(52)를 통하여 버퍼된 신호가 출력된다. 이 신호는 인버터들(56, 58)에 의해서 버퍼되어 데이타 입력신호(DI0)로 출력된다. 또한, 이 신호는 인버터들(60, 62)에 의해서 버퍼되어 신호(M1)으로 출력된다. 그리고, 테스트 동작시에는 제어신호(CHK)가 하이레벨일 때 3상태 버퍼(72)는 오프되고 3상태 버퍼(76)는 온되어 인버터(60)의 출력신호가 인버터(74) 및 3상태 버퍼(76)을 통하여 신호(M2)로 출력된다. 즉, 제어신호(CHK)가 하이레벨일 때는 데이타 신호(D0)가 반전되어 출력되고 제어신호(CHK)가 로우레벨일 때는 3상태 버퍼(72)가 온되어 데이타 신호(D0)가 신호(M2)로 그대로 출력된다.

도5는 도3에 나타낸 데이타 입력 버퍼들(42, 44, 46)의 상세 회로도로서, 버퍼(80), 전송 게이트들(82, 92), NOR게이트(84), 및 인버터들(86, 88, 90, 94)로 구성되어 있다.

정상 동작시에 데이타 신호(D1(D2, D3))가 버퍼(80)를 통하여 버퍼된다. NOR게이트(84)는 로우레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)와 로우레벨의 테스트 신호(MDQ)를 비논리합하여 하이레벨의 신호를 발생한다. 전송 게이트(82)는 NOR게이트(84)의 출력신호에 응답하여 온되어 버퍼(80)의 출력신호를 출력한다. 인버터들(88, 90)은 전송 게이트(82)에 의해서 전송된 신호를 버퍼하여 데이타 입력신호(DI1(DI2, DI3))로 각각 출력한다.

테스트 동작시에는 테스트 신호(MDQ)가 하이레벨이 되므로 NOR게이트(84)의 출력신호는 로우레벨이 된다. 그래서, 전송 게이트(82)는 오프되고 전송 게이트(92)는 온된다. 전송 게이트(92)는 데이타 입력 버퍼(40)에 의해서 출력되는 신호(M1/M2)를 출력하고 인버터들(88, 90)은 전송 게이트(92)의 출력신호를 버퍼하여 데이타 입력신호(DI1(DI2, DI3))로 각각 출력한다. 데이타 입력신호(DI2)로는 신호(M1)이 출력되고 데이타 입력신호(DI1, DI3)로는 신호(M2)가 출력된다.

즉, 테스트시에 제어신호(CHK)가 로우레벨이면 데이타 신호(DO)가 데이타 입력신호들(DI0, DI1, DI2, DI3)로 출력되고 제어신호(CHK)가 하이레벨이면 데이타 신호(DO)가 데이타 입력신호들(DIO, DI2)로 출력되고 데이타 신호(D0)의 반전된 신호가 데이타 입력신호들(DI1, DI3)로 출력된다. 즉, 종래의 반도체 메모리 장치의 테스트 회로는 제어신호(CHK)를 달리함에 의해서 다양한 패턴을 라이트하는 것이 가능하였다. 그러나, 정상 동작시의 데이타 통로와 테스트 동작시의 데이타 통로가 다르므로 이들 통로간의 지연 차이로 인해서 고주파수에서는 입/출력 드라이버에 도달되는 입력 데이타와 입/출력 드라이버를 구동하는 클럭간의 마아진이 나빠져서 그래픽 메모리에서 사용되는 입/출력 마스킹(masking) 및 블럭 라이트 어드레스 마스킹(block write address masking) 기능에서 마아진성 페일이 발생될 수 있다.

도6a, b는 본 발명의 반도체 메모리 장치의 데이타 입력버퍼의 회로도로서, 복수개의 데이타 입/출력핀들을 4개씩 묶어서 테스트하는 경우에 도6a는 4개의 핀중의 대표적인 하나의 핀에 연결된 데이타 입력버퍼의 회로도로서 도1의 데이타 입력버퍼(DIB0)에 해당하는 것이고 도6b는 4개의 핀중 다른 3개의 핀에 연결된 데이타 입력버퍼들의 회로도로서 도1의 데이타 입력버퍼들(DIB1, DIB2, DIB3)에 해당하는 것이다. 도6a에 나타낸 회로는 버퍼(100), 전송 게이트(102), 인버터들(104, 106, 108)로 구성되어 있다. 정상 동작시와 테스트 동작시에 버퍼(100)는 데이타 신호(D0)를 버퍼하여 출력하고 전송 게이트(102)는 로우레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)에 응답하여 온되어 버퍼(100)의 출력신호를 버퍼하여 데이타 입력신호(DI0)로 출력한다. 도6b에 나타낸 회로는 버퍼(110), 전송 게이트(112), 3상태 버퍼(118), 및 인버터들(116, 120)로 구성되어 있다. 정상 동작시에 버퍼(110)는 데이타 신호(D1(D2, D3))를 버퍼하여 출력하고 전송 게이트(112)는 로우레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)에 응답하여 온되어 버퍼(110)의 출력신호를 전송하고 3상태 버퍼(118)는 로우레벨의 테스트 신호(MDQ)에 응답하여 온되어 전송 게이트(112)의 출력신호를 버퍼하여 데이타 입력 신호(DI1(DI2, DI3))를 출력한다. 테스트 동작시에는 3상태 버퍼(118)가 하이레벨의 테스트 신호(MDQ)에 응답하여 오프됨으로써 데이타 입력신호(DI1(DI2, DI3))가 출력되지 않는다.

도7은 본 발명의 반도체 메모리 장치의 테스트 회로의 데이타 입력 패턴 발생회로의 회로도로서, NAND게이트들(130, 142), 인버터들(132, 134, 136, 146, 150), 및 전송 게이트들(138, 144, 148)로 구성되어 있다. 정상 동작시에 테스트 신호(MDQ)가 로우레벨이므로 NAND게이트들(130, 142)의 출력신호는 하이레벨이 된다. 따라서, 전송 게이트들(138, 144, 150)이 모두 오프되어 신호들(MDI0, BFDI0)은 발생되지 않는다. 테스트 동작시에는 테스트 신호(MDQ)가 하이레벨이 되고 제어신호(CHK)가 하이 또는 로우레벨이 된다. 제어신호(CHK)가 하이레벨이면 NAND게이트(130)의 출력신호가 로우레벨이 되고 NAND게이트(142)의 출력신호는 하이레벨이 된다. 그래서, 전송 게이트(138)는 온되고 전송 게이트(144)는 오프되어 인버터(132)에 의해서 반전되고 버퍼된 신호가 신호(MDI0)로 출력된다. 또한, 전송 게이트(148)는 온되어 인버터들(132, 140)에 의해서 버퍼된 신호가 신호(BFDI0)로 출력된다. 반면에, 제어신호(CHK)가 로우레벨이면 NAND게이트(130)의 출력신호가 하이레벨이 되고 NAND게이트(142)의 출력신호는 로우레벨이 된다. 그래서, 전송 게이트(138)은 오프되고 전송 게이트(144)는 온되어 인버터들(132, 140)에 의해서 버퍼된 신호가 신호(MDIO)로 출력된다. 또한, 전송 게이트(148)가 온되어 인버터들(132, 140)에 의해서 버퍼된 신호가 신호(BFDIO)로 출력된다. 즉, 테스트 동작시에 제어신호(CHK)가 하이레벨이면 데이타 신호(DI0)의 반전된 신호가 신호(MDI0)로, 데이타 신호(DI0)가 신호(BFDI0)로 출력되고 제어신호(CHK)가 로우레벨이면 데이타 신호(DI0)가 신호들(MDI0, BFDI0)로 출력된다.

도8a, b, c는 본 발명의 반도체 메모리 장치의 데이타 입력 드라이버의 회로도로서, 복수개의 데이타 입/출력핀들을 4개씩 묶어서 테스트하는 경우에 도8a는 4개의 데이타 입력버퍼중의 대표적인 하나의 데이타 입력버퍼(DIO0)에 연결된 데이타 입력드라이버의 회로도로서 도1의 데이타 입출력 드라이버(DIOD0)에 해당하는 것이고 도8b는 4개의 데이타 입력 드라이버들중 2개의 데이타 입출력 드라이버(DIOD1, DIOD3)에 해당하는 것이고, 도8c는 4개의 데이타 입력 드라이버들중 나머지 하나의 데이타 입출력 드라이버(DIOD2)에 해당하는 것이다. 도8a에 나타낸 입출력 드라이버는 인버터들(160, 162, 166), 전송 게이트(164), 및 데이타 입/출력 드라이버(168)로 구성되어 있다. 데이타 입력신호(DI0)는 인버터들(160, 162)에 의해서 래치된다. 이 래치된 신호는 클럭신호(DTCP)에 응답하여 온되는 전송 게이트(164)를 통하여 데이타 입/출력 드라이버(168)로 입력된다. 도8b에 나타낸 입/출력 드라이버는 인버터들(170, 172, 176), 전송 게이트(174), 및 데이타 입/출력 드라이버(178)로 구성되어 있다. 데이타 입력신호(DI1(DI3)) 또는 신호(MDI0)는 인버터들(170, 172)에 의해서 래치된다. 이 래치된 신호는 클럭신호(DTCP)에 응답하여 온되는 전송 게이트(174)를 통하여 데이타 입/출력 드라이버(178)로 입력된다. 즉, 정상 동작시에는 데이타 입력신호(DI0)를 출력하고 테스트 동작시에는 신호(MDI0)를 출력한다. 도8c도에 나타낸 입/출력 드라이버는 인버터들(180, 182, 186), 전송 게이트(184), 및 데이타 입/출력 드라이버(188)로 구성되어 있다. 데이타 입력신호(DI2) 또는 신호(BFDI0)는 인버터들(180, 182)에 의해서 래치된다. 이 래치된 신호는 클럭신호(DTCP)에 응답하여 온되는 전송 게이트(184)를 통하여 데이타 입/출력 드라이버(188)로 입력된다. 즉, 정상 동작시에는 데이타 입력신호(DI2)를 출력하고 테스트 동작시에는 신호(BFDI0)를 출력한다. 이와같이 데이타 입/출력 드라이버들의 출력신호들은 해당 메모리 셀 어레이로 각각 출력되어 라이트된다.

따라서, 본 발명의 반도체 메모리 장치의 테스트 회로는 제어신호(CHK)에 응답하여 다양한 데이타 입력 패턴을 라이트할 수 있고, 데이타 입/출력 드라이버들의 전단에 데이타 입력신호가 미리 대기하고 있으므로 입/출력 드라이버를 제어하는 클럭신호(DTCP)와의 마아진 문제가 발생되지 않으므로 라이트 타임의 손실이 없고, 데이타 입/출력 패드를 통하여 입력되는 데이타에 의해 라이트의 인에이블/디스에이블이 결정되는 블럭 라이트 어드레스 마스킹 및 입/출력 마스킹 기능 구현시에 입/출력 드라이버 인에이블 클럭신호가 인에이블되기 전에 유효한 입력 데이타가 들어와서 클럭신호(DTCP)를 디스에이블시킬 수 있는 타이밍 마아진이 향상된다.

본 발명의 반도체 메모리 장치의 테스트 회로는 멀티 칩 테스트시에 복수개의 입/출력핀들을 소정수의 그룹으로 묶어서 각 그룹의 대표적인 하나의 데이타 입/출력핀을 통하여 데이타를 입력함에 의해서 라이트 동작을 수행할 때, 다양한 라이트 패턴을 생성하는 것이 가능하므로 고주파수에서 인접 입/출력 라인간의 커플링 효과에 의한 페일을 효과적으로 검증할 수 있다.

또한, 입력 데이타와 입/출력 드라이버를 구동하는 클럭신호간에 마아진이 개선되어 그래픽 메모리에서 사용되는 입/출력 마스킹 및 블럭 라이트 어드레스 마스킹 기능 구현시에 타이밍 마아진이 향상된다.

Claims

상기 복수개의 데이타 입/출력 핀들, 상기 데이타 입/출력 핀들과 각각 연결되는 복수개의 데이타 입/출력 패드들, 상기 복수개의 데이타 입/출력 패드들로 부터의 데이타를 각각 입력하여 버퍼하는 복수개의 데이타 입력 버퍼들, 및 상기 복수개의 데이타 입력 버퍼들로 부터의 데이타를 각각의 해당 메모리 셀들로 저장하기 위한 복수개의 데이타 입력 드라이버들을 순서에 따라 소정수의 그룹으로 분류하여 상기 각 그룹의 하나의 데이타 입/출력 패드를 통하여 데이타를 입력함에 의해서 테스트를 수행하는 반도체 메모리 장치의 테스트 회로에 있어서, 상기 각 그룹의 데이타 입력버퍼는 반전 컬럼 어드레스 스트로우브 신호에 응답하여 제1데이타 신호를 버퍼하여 출력하는 제1데이타 입력버퍼; 및 정상 동작시에 상기 반전 컬럼 어드레스 스트로우브 신호에 응답하여 상기 제1데이타 신호를 제외한 나머지 짝수번째의 제2데이타 신호들 및 홀수번째 제3데이타 신호들을 각각 버퍼하여 출력하는 복수개의 제2데이타 입력버퍼들을 구비하고, 상기 각 그룹의 데이타 입력 드라이버는 정상 동작시 및 테스트 동작시에 상기 제1데이타 신호를 래치하여 클럭신호에 응답하여 상기 래치된 제1데이타 신호를 출력하는 제1데이타 입력 드라이버; 정상 동작시 상기 짝수번째의 제2데이타 신호들을 각각 래치하고 상기 클럭신호에 응답하여 상기 각각의 래치된 짝수번째의 제2데이타 신호들을 출력하고, 테스트 동작시에 제1신호를 각각 래치하고 상기 클럭신호에 응답하여 상기 래치된 제1신호를 각각 출력하는 짝수번째의 제2데이타 입력 드라이버; 및 정상 동작시에 상기 홀수번째의 제3데이타 신호들을 각각 래치하고 상기 클럭신호에 응답하여 상기 래치된 홀수번째의 제3데이타 신호들을 출력하고, 테스트 동작시에 제2신호를 각각 래치하고 상기 클럭신호에 응답하여 상기 래치된 제2신호를 각각 출력하는 홀수번째의 제3데이타 입력 드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
제1항에 있어서, 상기 제1신호를 발생하기 위한 수단은 제어신호 및 상기 테스트 신호를 조합한 신호의 제1상태에 응답하여 상기 제1데이타 입력버퍼의 출력신호를 전송하기 위한 제1스위칭 수단; 및 상기 조합한 신호의 제2상태에 응답하여 상기 제1데이타 입력버퍼의 출력신호를 반전한 신호를 전송하기 위한 제2스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
제1항에 있어서, 상기 제2신호를 발생하기 위한 수단은 상기 테스트 신호에 응답하여 상기 제1데이타 입력버퍼의 출력신호를 전송하기 위한 제3스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
제1항에 있어서, 상기 제1데이타 입력버퍼는 제1데이타 신호를 버퍼하기 위한 제1버퍼; 상기 반전 컬럼 어드레스 스트로우브 신호에 응답하여 상기 제1버퍼의 출력신호를 전송하기 위한 제4스위칭 수단; 상기 제4스위칭 수단의 출력신호를 버퍼하여 출력하기 위한 제1인버터들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
제1항에 있어서, 상기 제2데이타 입력버퍼는 데이타 신호를 버퍼하기 위한 제2버퍼; 상기 반전 컬럼 어드레스 스트로우브 신호에 응답하여 상기 제2버퍼의 출력신호를 전송하기 위한 제5스위칭 수단; 상기 제5스위칭 수단의 출력신호를 반전하기 위한 제2인버터; 및 상기 테스트 신호에 응답하여 정상 동작시에는 상기 제2인버터의 출력신호를 출력하고 테스트 동작시에는 상기 제2인버터의 출력신호가 출력되지 않도록 하기 위한 3상태 인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
제1항에 있어서, 상기 제1데이타 입력 드라이버는 상기 제1데이타 신호를 래치하기 위한 제1래치; 상기 클럭신호에 응답하여 상기 제1래치의 출력신호를 전송하기 위한 제6스위칭 수단; 및 상기 제6스위칭 수단의 출력신호를 입력하여 구동하는 제1드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
제1항에 있어서, 상기 제2데이타 입력 드라이버는 상기 제2데이타 신호 또는 상기 제1신호를 래치하기 위한 제2래치; 상기 클럭신호에 응답하여 상기 제2래치의 출력신호를 전송하기 위한 제7스위칭 수단; 및 상기 제7스위칭 수단의 출력신호를 입력하여 구동하는 제2드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
제1항에 있어서, 상기 제3데이타 입력 드라이버는 상기 제3데이타 신호 또는 제2신호를 래치하기 위한 제3래치; 상기 클럭신호에 응답하여 상기 제3래치의 출력신호를 전송하기 위한 제8스위칭 수단; 및 상기 제8스위칭 수단의 출력신호를 입력하여 구동하는 제3드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.