KR20080089746A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR20080089746A
KR20080089746A KR1020070032286A KR20070032286A KR20080089746A KR 20080089746 A KR20080089746 A KR 20080089746A KR 1020070032286 A KR1020070032286 A KR 1020070032286A KR 20070032286 A KR20070032286 A KR 20070032286A KR 20080089746 A KR20080089746 A KR 20080089746A
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주식회사 하이닉스반도체
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Abstract

본 발명은 패키지된 반도체 메모리 소자에서 입력되는 데이터의 셋 업 홀드 타임(tDSH)을 안정적으로 확보하기 위한 회로에 관한 것으로서, 입력데이터를 일정시간만큼 지연하여 출력하되, 적어도 하나 이상의 제어신호에 응답하여 상기 일정시간을 조절하는 데이터 지연조절수단; 및 상기 데이터 지연조절수단에서 출력되는 데이터를 클럭신호에 응답하여 글로벌 입출력 라인에 전달하기 위한 데이터 래치수단을 구비하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
패키지, 안티 퓨즈 옵션, 동기

Description

반도체 메모리 소자{SEMICONDUCTOR DEVICE}
도 1은 종래의 기술에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로를 도시한 블록 다이어그램.
도 2는 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로를 도시한 블록 다이어그램.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로 중 지연부를 상세히 도시한 회로도.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로 중 안티 퓨즈 옵션을 사용한 지연조절신호 생성부를 상세히 도시한 회로도.
도 5는 도 4에 도시된 안티 퓨즈 옵션을 사용한 지연조절신호 생성부의 동작모드에 따른 입출력신호의 파형을 도시한 타이밍 다이어그램.
도 6은 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소 자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로의 입출력신호 파형을 도시한 타이밍 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
100 : 입력데이터 지연부 200 : 데이터 지연조절부
120, 220 : 데이터 래치부 102, 202 : 버퍼링부
104, 204 : 지연부 206 : 지연조절신호 생성부
본 발명은 반도체 설계기술에 관한 것으로서, 자세히는 패키지된 반도체 메모리 소자에서 입력되는 데이터의 셋 업 홀드 타임(tDSH)을 안정적으로 확보하기 위한 회로에 관한 것이다.
일반적으로, 반도체 메모리 소자가 클럭에 동기되어 동작을 수행하게 됨에 따라, 반도체 메모리 소자의 셀에 저장하기 위한 데이터를 외부에서 입력받을 때 동시에 외부클럭을 입력받는 방법을 사용하였다.
특히, 패키지된 반도체 메모리 소자의 경우에는 다수 비트의 데이터를 입력받는 다수의 DQ패드와 함께 외부클럭을 입력받기 위한 예정된 DQ패드를 구비하는 방법을 사용하였다.
즉, 패키지된 반도체 메모리 소자에서는 1개의 DQ패드를 통해 입력받은 외부클럭을 사용하여 8개의 DQ패드를 통해 입력받은 8비트의 데이터를 모두 동기 시키는 방법을 사용하였다.
도 1은 종래의 기술에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로를 도시한 블록 다이어그램.
도 1을 참조하면, 종래의 기술에 따른 패키지된 반도체 메모리 소자는, DQ패드를 통해 입력받은 입력데이터(DQ_IN)를 일정시간 지연시켜 출력하기 위한 입력데이터 지연부(100), 및 입력데이터 지연부(100)의 출력신호(Delay_Buf_DQ)를 외부클럭(WDQS)에 응답하여 글로벌 입출력 라인(GIO)에 전달하기 위한 데이터 래치부(120)를 구비한다.
여기서, 입력데이터 지연부(100)는, DQ패드를 통해 입력받은 입력데이터(DQ_IN)를 기준전압(Vref)의 레벨에 대응하여 버퍼링하기 위한 버퍼링부(102), 및 버퍼링부(102)의 출력신호(Buf_DQ)를 일정시간 지연하여 출력하기 위한 지연부(104)를 구비한다.
전술한 구성을 바탕으로 종래의 기술에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로의 동작을 설명하면 다음과 같다.
참고로, 도 1에 도시된 도면은 다수 비트의 입력데이터(DQ_IN) 중 어느 1비트의 입력데이터(DQ_IN)를 글로벌 입출력 라인(GIO)으로 전달하는 회로이다. 즉, 다수 비트의 입력데이터(DQ_IN) 각각을 글로벌 입출력 라인(GIO)으로 전달하는 회로 도 1에 도시된 도면과 같은 구성을 갖는다.
먼저, DQ패드를 통해 입력받은 입력데이터(DQ_IN)는, 기준전압(Vref)과 함께 버퍼링부(102)로 입력되어 기준전압(Vref)의 레벨에 대응하여 버퍼링이 되는데, 이때, 입력데이터(DQ_IN)의 레벨이 기준전압(Vref)의 레벨보다 높으면 로직'하이'(High)에 해당하는 레벨을 갖는 출력신호(Buf_DQ)가 출력되고, 입력데이터(DQ_IN)의 레벨이 기준전압(Vref)의 레벨보다 낮으면 로직'로우'(Low)에 해당하는 레벨을 갖는 출력신호(Buf_DQ)가 출력된다.
즉, 버퍼링부(102)를 통해 패키지 외부에서 입력되어 잡음(Noise)이 섞일 수 있는 입력데이터(DQ_IN)의 논리레벨을 확실히 정의한다.
그리고, 버퍼링부(102)에서 출력된 신호(Buf_DQ)는 지연부(104)에 의해서 일정시간만큼 지연되는데, 이는 다음과 같은 이유 때문이다.
전술한 바와 같이 패키지된 반도체 메모리 소자는 다수의 DQ패드를 통해 입력받은 다수 비트의 입력데이터(DQ_IN)를 입력데이터(DQ_IN)의 개수보다 적은 외부클럭(WDQS)에 동기시킨다.
즉, 1개의 DQ패드를 통해 입력받은 외부클럭(WDQS)을 사용하여 8개의 DQ패드를 통해 입력받은 8비트의 입력데이터(DQ_IN)를 모두 동기 시켜 글로벌 입출력 라인(GIO)으로 전달한다.
그런데, 입력데이터(DQ_IN)는 다수비트가 각각 다른 DQ패드를 통해 입력이 되므로 패키지 외부에서 완전히 동일한 타이밍에 각각의 DQ패드에 다수의 입력데이 터(DQ_IN)를 핀(pin)으로 입력하였다고 하더라도 핀(pin)에서 각각의 DQ패드로 전달하는 과정에서 각각의 입력데이터(DQ_IN)의 타이밍이 달라질 수 있다.
마찬가지로, 외부클럭(WDQS)도 패키지 외부에서 입력한 타이밍과 실제 DQ패드에 적용되는 타이밍이 흐트러질 수 있다.
하지만, 다수비트의 입력데이터(DQ_IN) 및 외부클럭(WDQS)은 모두 동기되어야 하므로, 외부클럭(WDQS)의 타이밍을 기준으로 다수비트의 입력데이터(DQ_IN) 타이밍을 동기시키는 방법을 사용하였다.
즉, 다수비트의 입력데이터(DQ_IN) 타이밍이 변할 수 있는 요인, 예를 들면, 각각의 입력데이터(DQ_IN)마다 패키지 핀(pin)에서 반도체 메모리 소자의 DQ패드까지 연결된 와이어 본딩(wire bonding) 길이가 다르다는 것, 또는 다수비트의 입력데이터(DQ_IN)를 버퍼링하는 데이터 입력 버퍼와 그보다 적은 비트의 외부클럭(WDQS)을 버퍼링하는 클럭 입력 버퍼의 사이즈가 다르다는 것 등의 요인을 미리 분석 및 계산하여 각각의 입력데이터(DQ_IN)마다 적절한 지연시간을 주는 방법을 사용하였다.
따라서, 버퍼링부(102)의 출력신호(Buf_DQ)를 일정시간 지연한 지연부(104)의 출력신호(Delay_Buf_DQ)는 외부클럭(WDQS)과 타이밍이 같아진다.
이렇게, 지연부(104)의 출력신호(Delay_Buf_DQ)와 외부클럭(WDQS)을 입력받은 래치부(120)는, 외부클럭(WDQS)의 토글링(toggling) 타이밍에 응답하여 지연부(104)의 출력신호(Delay_Buf_DQ)를 글로벌 입출력 라인(GIO)에 전달한다.
전술한 바와 같은 방법을 사용하여 패키지 외부에서 입력되는 입력데이 터(DQ_IN)를 외부클럭(WDQS)과 동기시키면 문제없이 입력데이터(DQ_IN)를 반도체 메모리 소자의 글로벌 입출력 라인(GIO)으로 전달할 수 있을 것 같다.
하지만, 설계상에서 DQ패드를 통해 입력된 입력데이터(DQ_IN)를 아무리 정확하게 지연하여 외부클럭(WDQS)와 동기시킨다고 하여도 반도체 소자의 외부적인 요인 예를 들면, PVT(PROCESS, VOLTAGE, TEMPERATURE) 또는 각각의 입력데이터(DQ)를 입력받는 DQ패드의 상태 등에 의해 그 타이밍이 흐트러지는 문제점이 발생할 수 있다.
따라서, 종래에는 먼저 설계대로 반도체 메모리 소자를 패키지하고, 패기지된 반도체 메모리 소자를 테스트하여 그 결과를 설계에 반영하는 방법을 사용하였다.
이러한, 방법을 사용하게 되면, 전술한 문제가 발생할 때마다 반도체 메모리 소자를 재설계해야 하고, 이는 제품을 개발하는 시간을 늘어나게 하는 요인이 된다.
따라서, 본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 패키지된 반도체 메모리 소자에서 입력되는 데이터의 셋 업 홀드 타임(tDSH)을 안정적으로 확보하기 위한 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력데이터를 일정시간만큼 지연하여 출력하되, 적어도 하나 이상의 제어신호에 응답하여 상기 일정시간을 조절하는 데이터 지연조절수단; 및 상기 데이터 지연조절수단에서 출력되는 데이터를 클럭신호에 응답하여 글로벌 입출력 라인에 전달하기 위한 데이터 래치수단을 구비하는 것을 특징으로 하는 패키지된 반도체 메모리 소자를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 입력데이터를 일정시간만큼 지연하여 출력하되, 적어도 하나 이상의 제어신호에 응답하여 상기 일정시간을 조절하는 단계; 및 상기 조절하는 단계를 통해 출력되는 데이터를 클럭신호에 응답하여 글로벌 입출력 라인에 전달하는 단계를 포함하는 패키지된 반도체 메모리 소자의 동작방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(도는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터(DQ_IN)를 글로벌 입출력 라인(GIO)으로 전달하는 회로는, 입력데이터(DQ_IN)를 일정시간만큼 지연하여 출력하되, 적어도 하나 이상의 제어신호(CON_SIG)에 응답하여 입력데이터(DQ_IN)를 지연하기 위한 일정시간을 조절하는 데이터 지연조절부(200), 및 데이터 지연조절부(200)에서 출력되는 데이터를 클럭신호(WDQS)에 응답하여 글로벌 입출력 라인(GIO)에 전달하기 위한 데이터 래치부(220)을 구비한다.
여기서, 데이터 지연조절부는, 기준전압(Vref)의 레벨에 대응하여 입력데이터(DQ_IN)를 버퍼링하는 버퍼링부(202)와, 하나 이상의 제어신호(CON_SIG)에 응답하여 다수의 지연조절신호(ch_Delay#)를 생성하는 지연조절신호 생성부(206), 및 버퍼링부(202)의 출력신호(Buf_DQ)를 일정시간만큼 지연하여 출력하되, 다수의 지연조절신호(ch_Delay#)에 응답하여 입력데이터(DQ_IN)를 지연하기 위한 일정시간이 변동하는 지연부(204)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터(DQ_IN)를 글로벌 입출력 라인(GIO)으로 전달하는 회로의 동작을 설명하면 다음과 같다.
참고로, 도 2에 도시된 도면은 다수 비트의 입력데이터(DQ_IN) 중 어느 1비트의 입력데이터(DQ_IN)를 글로벌 입출력 라인(GIO)으로 전달하는 회로이다. 즉, 다수 비트의 입력데이터(DQ_IN) 각각을 글로벌 입출력 라인(GIO)으로 전달하는 회 로 도 2에 도시된 도면과 같은 구성을 갖는다.
먼저, DQ패드를 통해 입력받은 입력데이터(DQ_IN)는, 기준전압(Vref)과 함께 버퍼링부(202)로 입력되어 기준전압(Vref)의 레벨에 대응하여 버퍼링이 되는데, 이때, 입력데이터(DQ_IN)의 레벨이 기준전압(Vref)의 레벨보다 높으면 로직'하이'(High)에 해당하는 레벨을 갖는 출력신호(Buf_DQ)가 출력되고, 입력데이터(DQ_IN)의 레벨이 기준전압(Vref)의 레벨보다 낮으면 로직'로우'(Low)에 해당하는 레벨을 갖는 출력신호(Buf_DQ)가 출력된다.
즉, 버퍼링부(202)를 통해 패키지 외부에서 입력되어 잡음(Noise)이 섞일 수 있는 입력데이터(DQ_IN)의 논리레벨을 확실히 정의한다.
그리고, 지연조절신호 생성부(206)는, 적어도 하나 이상의 제어신호(CON_SIG)에 응답하여 다수의 지연조절신호(ch_Delay#)레벨을 결정하는데, 다수의 지연조절신호(ch_Delay#) 중 활성화되는 신호의 개수에 대응하여 지연부(204)에서 버퍼링부(202)의 출력신호(Buf_DQ)를 지연하는 일정시간이 달라진다.
지연조절신호 생성부(206)를 구현하는 방법은 여러 가지가 있을 수 있는데 구체적인 실시예는 아래에 다시 설명하도록 하겠다.
그리고, 지연부(204)는, 버퍼링부(202)의 출력신호(Buf_DQ)를 일정시간만큼 지연하여 출력하는데, 다수의 지연조절신호(ch_Delay#) 중 활성화되는 신호의 개수에 대응하여 버퍼링부(202)의 출력신호(Buf_DQ)를 지연하는 일정시간이 달라진다.
예를 들면, 다수의 지연조절신호(ch_Delay#) 중 활성화되는 신호의 개수가 상대적으로 많으면 버퍼링부(202)의 출력신호(Buf_DQ)를 상대적으로 많이 지연하여 출력하고, 다수의 지연조절신호(ch_Delay#) 중 활성화되는 신호의 개수가 상대적으로 적으면 버퍼링부(202)의 출력신호(Buf_DQ)를 상대적으로 조금 지연하여 출력한다.
지연부(204)를 구현하는 방법 역시 여러 가지가 있을 수 있는데 구체적인 실시예는 아래에 다시 설명하도록 하겠다.
그리고, 래치부(220)는, 외부클럭(WDQS)의 토글링(toggling) 타이밍에 응답하여 지연부(204)의 출력신호(Delay_Buf_DQ)를 글로벌 입출력 라인(GIO)에 전달한다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로 중 지연부를 상세히 도시한 회로도이다.
도 3을 참조하면, 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터(DQ_IN)를 글로벌 입출력 라인(GIO)으로 전달하는 회로 중 지연부(204)는, 체인형태로 이루어지며, 버퍼링부(202)의 출력신호(Buf_DQ)를 입력받아 일정시간만큼 지연하여 출력하는 다수의 인버터(INT1, INT2, INT3, … , INT7, INT8), 및 다수의 인버터(INT1, INT2, INT3, … , INT7, INT8) 중 각각의 인버터와 인버터 사이의 접속노드(CN1, CN2, CN3, CN4)에 연결되며, 다수의 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4) 중 어느 하나의 신호에 응답하여 로딩 커패시턴스(capacitance)가 변동하는 다수의 보조지연부(2042, 2044, 2046, 2048)를 구비한다.
여기서, 보조지연부(2042, 2044, 2046, 2048)는, 접지전압(VSS)단과 접속노드(CN1, CN2, CN3, CN4) 사이에 직렬연결된 NMOS커패시터(N1, N2, N3, N4)와 NMOS트랜지스터(N5, N6, N7, N8)를 구비하며, NMOS트랜지스터(N5, N6, N7, N8)는 게이트(gate)로 입력받은 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4)에 응답하여 드레인(drain)-소스(source) 접속된 NMOS커패시터(N1, N2, N3, N4)와 접속노드(CN1, CN2, CN3, CN4)가 연결되는 것을 제어한다.
전술한 구성을 바탕으로 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터(DQ_IN)를 글로벌 입출력 라인(GIO)으로 전달하는 회로 중 지연부(204)의 동작을 설명하면 다음과 같다.
먼저, 다수의 인버터(INT1, INT2, INT3, … , INT7, INT8)는, 다수의 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4)가 입력되는 것과 상관없이 버퍼링부(202)의 출력신호(Buf_DQ)를 항상 일정시간만큼 지연하여 출력한다.
이때, 버퍼링부(202)의 출력신호(Buf_DQ)를 일정시간만큼 지연하기 위한 인버터의 개수는 설계에 따라 달라질 수 있다.
그리고, 보조지연부(2042, 2044, 2046, 2048)는, 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4)에 응답하여 버퍼링부(202)의 출력신호(Buf_DQ)를 지연하기 위한 일정시간을 조절할 수 있다.
즉, 다수의 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4) 중 어느 하나의 신호가 활성화되면, 활성화된 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4)에 응답하여 동작하는 보조지연부(2042, 2044, 2046, 2048) 는 접속노드(CN1, CN2, CN3, CN4)에 연결된 커패시터가 된다.
따라서, 지연부(204)는 다수의 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4) 중 활성화되는 신호의 개수가 상대적으로 많게 되면, 버퍼링부(202)의 출력신호(Buf_DQ)를 지연하기 위한 일정시간을 상대적으로 더 늘리고, 다수의 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4) 중 활성화되는 신호의 개수가 상대적으로 적게 되면, 버퍼링부(202)의 출력신호(Buf_DQ)를 지연하기 위한 일정시간을 상대적으로 더 줄이는 방식으로 동작하게 된다.
전술한 구성설명에서 지연조절신호 생성부(206)를 구현하는 방법은 여러 가지가 있을 수 있다고 하였는데, 여기서는 구체적으로 안티 퓨즈 옵션을 사용하여 지연조절신호(ch_Delay#)를 생성하는 회로를 설명하도록 한다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로 중 지연조절신호 생성부를 상세히 도시한 회로도이다.
먼저, 안티 퓨즈 옵션을 사용하게 되면, 지연조절신호 생성부(206)으로 입력되는 다수의 제어신호(CON_SIG)는, 테스트 모드 동작을 제어하기 위한 테스트신호(TM_ANTIFUSE)와, 노멀 모드 동작을 제어하기 위한 다수의 옵션 신호(PWRUP, FUSE1, FUSE2, FUSE3, FUSE4), 및 변화된 백 바이어스 전압(VBBF)으로 이루어진다.
도 4를 참조하면, 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터(DQ_IN)를 글로벌 입출력 라인(GIO)으로 전달하는 회로 중 안티 퓨즈 옵션을 사용한 지연조절신호 생성부(206) 는, 다수의 옵션신호(PWRUP, FUSE1, FUSE2, FUSE3, FUSE4) 중 어느 하나의 신호와 테스트신호(TM_ANTIFUSE)를 입력받아 다수의 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4) 중 어느 하나의 신호를 출력하기 위한 다수의 지연조절신호 출력부(2062, 2064, 2066, 2068)를 구비한다.
여기서, 다수의 지연조절신호 출력부(2062, 2064, 2066, 2068)은 모두 같은 구성을 가지므로 다수의 지연조절신호 출력부(2062, 2064, 2066, 2068) 중 제1지연조절신호 출력부(2062)의 상세회로를 살펴보면, 테스트신호(TM_ANTI_FUSE) 및 입력되는 옵션신호(FUSE1)에 응답하여 제1노드(A)에 인가되는 전압의 레벨을 조절하기 위한 전압레벨 조절부(2062b)와, 변화된 백 바이어스 전압(VBBF)을 제2노드(B)로 인가하는 것을 제어하는 안티 퓨즈 옵션(2062c), 및 제1노드(A)와 제2노드(B)가 접속되는 것을 제어하는 스위칭부(2062d)를 구비하며, 파워 업 신호(PWRUP)에 응답하여 제1노드(A)에 인가되는 전압의 레벨을 초기화하기 위한 초기화부(2062a), 및 제1노드(A)에 인가되는 전압의 레벨에 대응하여 지연조절신호(ch_Delay1)를 출력하기 위한 출력래치부(2062e)를 더 구비한다.
또한, 제1지연조절신호 출력부(2062)의 구성요소 중 전압레벨 조절부(2062b)는, 테스트신호(TM_ANTIFUSE)와 옵션신호(FUSE1)를 입력받아 출력하는 낸드게이트(NAND)와, 낸드게이트(NAND)의 출력신호에 응답하여 전원전압(VDD)을 제1노드(A)로 전달하는 것을 제어하는 패스게이트(TG), 및 테스트신호(TM_ANTIFUSE) 및 낸드게이트(NAND)의 출력신호에 응답하여 접지전압(VSS)단과 제1노드(VSS)가 연결되는 것을 제어하는 연결제어부(2062f)를 구비한다.
여기서, 전압레벨 조절부(2062b)의 구성요소 중 연결제어부(2062f)는, 제1노드(A)와 접지전압(VSS)단 사이에 직렬연결된 제1NMOS트랜지스터(N1) 및 제2NMOS트랜지스터(N2)를 구비하며, 제1NMOS트랜지스터(N1)는 게이트(gste)로 입력받은 낸드게이트(NAND)의 출력신호에 응답하여 드레인(drain)-소스(source) 접속된 접지전압(VSS)단과 제1노드(A)가 연결되는 것을 제어하고, 제2NMOS트랜지스터(N2)는 게이트(gate)로 입력받은 테스트신호(TM_ANTIFUSE)에 응답하여 드레인(drain)-소스(source) 접속된 접지전압(VSS)단과 제1노드(A)가 연결되는 것을 제어한다.
그리고, 제1지연조절신호 출력부(2062)의 구성요소 중 안티 퓨즈 옵션(2062c은, 도전체 사이에 유전체가 끼워진 것 - 주로 ONO(Oxide(도전체) - Nitraide(유전체) - Oxide(도전체))의 구성을 갖는다 - 으로서, 양단에 접속되는 변화된 백 바이어스 전압(VBBF)단과 제2노드(B)의 전압레벨 차이에 대응하여 단락(short)이 결정된다.
또한, 제1지연조절신호 출력부(2062)의 구성요소 중 스위칭부(2062d)는, 게이트(gate)-바이어스(bias)로 입력받은 접지전압(VSS) 및 전원전압(VDD)에 응답하여 소스(source)-드레인(drain) 접속된 제1노드(A)와 제2노드(B)가 연결되는 것을 제어하는 PMOS트랜지스터(P4), 및 게이트(gate)-바이어스(bias)로 입력받은 전원전압(VDD) 및 변화된 백 바이어스 전압(VBBF)에 응답하여 드레인(drain)-소스(source) 접속된 제1노드(A)와 제2노드(B)가 연결되는 것을 제어하는 NMOS트랜지스터(N5)를 구비한다.
그리고, 제1지연조절신호 출력부(2062)의 구성요소 중 초기화부(2062a)는, 파워 업 신호(PWRUP)를 입력받아 출력하는 인버터(INV1), 및 게이트(gate)로 입력받은 인버터(INV1)의 출력신호에 응답하여 드레인(darin)-소스(source) 접속된 전원전압(VDD)단과 제1노드(A)가 연결되는 것을 제어하는 PMOS트랜지스터(P1)를 구비한다.
또한, 제1지연조절신호 출력부(2062)의 구성요소 중 출력래치부(2062e)는, 제1노드(A)에 인가된 전압을 제1입력, 제1노드(A)에 인가된 전압의 반전전압을 제2입력으로 입력받아 크로스 커플드 래칭(cross coupled latching)하여 지연조절신호(ch_Delay)로서 출력한다.
구체적으로 출력래치부(2062e)는, PMOS트랜지스터(P2, P3)와 NMOS 트랜지스터(N3, N4)가 크로스 커플드된 구조를 가지면, 제1 및 제2 입력단인 NMOS트랜지스터(N3, N4)의 게이트에 서로 반대되는 입력전압이 인가되도록 하기 위한 제1인버터(INV2), 및 PMOS트랜지스터(P2, P3)의 드레인과 NMOS 트랜지스터(N3, N4)의 드레인이 접속되는 출력단에 연결되어 지연조절신호(ch_Delay)의 논리레벨을 결정하기 위한 제2 및 제3 인버터(INV3, INV4)를 구비한다.
전술한 구성을 바탕으로 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로 중 지연조절신호 생성부의 동작을 설명하면 다음과 같다.
참고로, 안티 퓨즈 옵션(2062c)은, 초기상태에서는 안티 퓨즈 옵션(2062c)의 양단이 절연(off)되어 안티 퓨즈 옵션(2062c)의 양단 사이에 전류가 흐르지 않는다. 하지만 안티 퓨즈 옵션(2062c) 양단에 인가되는 전압레벨차이가 예정된 레벨 이상이 되면 안티 퓨즈 옵션(2062c)의 양단이 단락(short)되어 안티 퓨즈 옵션(2062c)의 양단 사이에 전류가 흐른다.
도 5는 도 4에 도시된 안티 퓨즈 옵션을 사용한 지연조절신호 생성부의 동작모드에 따른 입출력신호의 파형을 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 도 4에 도시된 안티 퓨즈 옵션을 사용한 지연조절신호 생성부(2062)의 동작모드에 따른 입출력신호의 파형이 A모드, B모드, C모드로 나뉘어서 각 모드에 따라 출력되는 지연조절신호(ch_Delay)의 논리레벨이 각각 다른 것을 알 수 있다.
먼저, A 모드는, 옵션신호(FUSE1)가 로직'로우'(Low)이고 테스트신호(TM_ANTIFUSE)가 로직'로우'(Low)인 경우로서, 지연조절신호 생성부(2062)가 노멀(normal) 동작을 하는 모드이다.
파워 업 신호(PWRUP)가 인가되면, 초기화부(2062a)의 PMOS 트랜지스터(P1)가 턴 온(TURN ON)되어 제1노드(A)는 전원전압(VDD) 레벨로 초기화된다.
옵션신호(FUSE1)가 로직'로우'(Low)이고 테스트신호(TM_ANTIFUSE)가 로직'로우'(Low)이므로 전압레벨 조절부(2062b)의 낸드게이트(NAND) 출력은 로직'하이'(High)가 된다. 이때, 패스게이트(TG)는 오프되며, 연결제어부(2062f)의 제1NMOS 트랜지스터(N1)은 턴 온(Turn On)되고, 제2NMOS 트랜지스터(N2)는 턴 오프(Turn Off)된다.
또한, 변화된 백 바이어스 전압(VBBF)은, 접지전압(VSS)과 같은 레벨로 생성되어 공급되는데, 변화된 백 바이어스 전압(VBBF)은 안티 퓨즈 옵션만을 위한 전압 으로서 안티 퓨즈 옵션이 동작하는 순간에 생성되어 인가된다. 일반적인 백 바이어스 전압의 레벨이 (-0.7) ~ (-0.9)인 것에 비해 변화된 백 바이어스 전압은 안티 퓨즈 옵션의 동작을 위해 (-3.0) ~ (-4.0)의 레벨을 유지한다.
따라서, 제1노드(A)에는 초기화부(2062a)의 동작에 의해 인가되는 전원전압(VDD)이 그대로 있고, 제1노드(A)와 제2노드(B)는 연결되어 있으므로 안티 퓨즈 옵션(2062c) 양단에 인가되는 전압레벨 차이는 전원전압(VDD)과 접지전압(VSS)의 레벨차이와 같다.
하지만, 전원전압(VDD)과 접지전압(VSS)의 레벨차이 정도로는 안티 퓨즈 옵션(2062c)의 양단을 단락시키킬 수 있는 전압차이에 도달하지 못한 것이기 때문에 제1노드(A)는 로직'하이'(High) 상태를 유지하게 되며, 출력래치부(2062e)를 통하여 지연조절신호(ch_Delay1)의 논리레벨은 로직'하이'(High)가 된다.
그리고, B 모드는 옵션신호(FUSE1)가 로직'로우'(Low)이고 테스트신호(TM_ANTIFUSE)가 로직'하이'(High)인 경우로 지연조절신호 출력부(2062)가 테스트(test) 동작을 하는 모드이다.
파워 업 신호(PWRUP)가 인가되면, 초기화부(2062a)의 PMOS 트랜지스터(P1)가 턴 온(TURN ON)되어 제1노드(A)는 전원전압(VDD) 레벨로 초기화된다.
옵션신호(FUSE1)가 로직'로우'(Low)이고 테스트신호(TM_ANTIFUSE)가 로직'하이'(High)이므로 전압레벨 조절부(2062b)의 낸드게이트(NAND) 출력은 로직'하이'(High)가 된다. 이때 패스게이트(TG)는 오프되며, NMOS 트랜지스터(N1)는 턴 온(Turn On)되고, NMOS 트랜지스터(N2)도 턴 온(Turn On)된다.
따라서, 제1노드(A)의 전위 레벨은 연결제어부(2062f)의 제1NMOS 트랜지스터(N1)와 제2NMOS 트랜지스터(N2)를 통하여 접지전원(VSS)에 연결되게 되며, 로직'로우'(Low) 레벨을 가지게 된다.
또한, 변화된 백바이어스 전압(VBBF)의 레벨이 A 모드인 경우와 같이 접지전압(VSS)과 같은 레벨을 갖는다. 또한, 스위칭부(2062d)에 의해 제1노드(A)와 제2노드(B)가 연결되어 있다.
즉, 안티 퓨즈 옵션(2062c) 양단에 인가되는 전압이 모두 접지전압(VSS)으로서 절연상태를 유지하므로 제1노드(A)는 전압조절부(2062b)에 의해 인가된 접지전압(VSS)에 의해 로직'로우'(Low) 레벨을 유지한다.
때문에, 출력래치부(2062e)는, 로직'로우'(Low) 레벨을 갖는 제1노드(A)의 전위 레벨을 래치하여 로직'로우'(Low) 레벨을 갖는 지연조절신호(ch_Delay1)를 출력한다.
따라서, 테스트 동작인 B 모드에서는 안티 퓨즈 옵션(2062c)를 단락(short)시키지 않고서도 안티 퓨즈 옵션(2062c)이 단락된 것과 동일한 로직'로우'(Low) 레벨의 지연조절신호(ch_Delay1)를 출력할 수 있게 된다.
그리고, C 모드는 옵션신호(FUSE1)가 로직'하이'(High)이고 테스트신호(TM_ANTIFUSE)가 로직'하이'(High)인 경우로 지연조절신호 출력부(2062)가 절연상태를 유지하던 안티 퓨즈 옵션을 단락상태로 바꿔주는 동작을 하는 모드이다.
파워 업 신호(PWRUP)가 인가되면, 초기화부(2062a)의 PMOS 트랜지스터(P1)가 턴 온(TURN ON)되어 제1노드(A)는 전원전압(VDD) 레벨로 초기화된다.
옵션신호(FUSE1)가 로직'하이'(High)이고 테스트신호(TM_ANTIFUSE)가 로직'하이'(High)이므로 전압레벨 조절부(2062b)의 낸드게이트(NAND)의 출력은 로직'로우'(Low)가 된다. 이때, 패스게이트(TG)는 턴 온(Turn On)되며, 연결제어부(2062f)의 제1NMOS 트랜지스터(N1)는 턴 오프(Turn Off)되고, 제2NMOS 트랜지스터(N2)는 턴 온(Turn On)되어 제1노드(A)는 전원전압(VDD) 레벨이 된다.
이때, 변화된 백바이어스 전압(VBBF)은 노말 동작을 하는 A 모드나 테스트 동작을 하는 B모드와 달리 (-3V) ~ (-4V)의 전압레벨을 갖는다. 또한, 스위칭부(2062d)에 의해 제1노드(A)와 제2노드(B)가 연결되어 있다.
이로 인하여, 안티 퓨즈 옵션(2062c) 양단에 인가되는 전압레벨차이가 변화된 백바이어스 전압(VBBF)와 전원전압(VDD)의 레벨차이만큼이 되며, 이는 안티 퓨즈 옵션(2062c)을 절연된 상태에서 단락되는 상태로 바꾸기에 충분한 전압차이이므로 안티 퓨즈 옵션(2062c)는 단락상태가 된다.
이때, 스위칭부(2062d)의 NMOS트랜지스터(N5)는, 안티 퓨즈 옵션(2062c)이 단락된 후에는 제1노드(A)를 로직'로우'(Low) 레벨로 잡아주는 기능을 수행한다.
따라서, 제1노드(A)는 로직'로우'(Low) 레벨을 그대로 유지할 수 있고, 출력래치부(2062e)는 제1노드(A)의 전위 레벨을 래치하여 로직'로우'(Low) 레벨을 갖는 지연조절신호(ch_Delay1)를 출력한다.
이렇게, 3가지 모드로 나뉘어서 동작하는 다수의 안티 퓨즈 옵션을 사용한 지연조절신호 출력부(2062)로 이루어진 지연조절신호 생성부(206)는, 그 동작을 다음과 같이 정리할 수 있다.
먼저, 테스트신호(TM_ANTIFUSE)가 로직'로우'(Low)로 활성화되어, 테스트 모드 동작을 수행하게 되면, 다수의 지연조절신호 출력부(2062, 2064, 2066, 2068)는 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4)를 모두 로직'하이'(High)로 활성화하여 출력한다.
즉, 테스트신호(TM_ANTIFUSE)가 로직'로우'(Low)로 활성화되면, 다수의 옵션신호(FUSE1, FUSE2, FUSE3, FUSE4)의 레벨과 상관없이 지연부(204)에서 버퍼링부(202)의 출력신호(Buf_DQ)를 지연하는 일정시간이 최대로 길어지게 조절하여 테스트를 수행한다.
그리고, 테스트신호(TM_ANTIFUSE)가 로직'하이'(High)로 비활성화되어, 노멀 모드 동작을 수행하게 되면, 다수의 지연조절신호 출력부(2062, 2064, 2066, 2068)는 다수의 옵션신호(FUSE1, FUSE2, FUSE3, FUSE4) 중 각각의 신호에 대응하여 다수의 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4) 중 적어도 하나 이상의 신호가 선택적으로 활성화되어 출력되도록 한다.
즉, 테스트신호(TM_ANTIFUSE)가 로직'하이'(High)로 비활성화되면, 다수의 옵션신호(FUSE1, FUSE2, FUSE3, FUSE4) 중 로직'하이'(High)로 활성화되는 신호를 입력받는 지연조절신호 출력부(2062, 2064, 2066, 2068)에서 출력되는 지연조절신호(ch_Delay1, ch_Delay2, ch_Delay3, ch_Delay4)만 활성화되므로, 다수의 옵션신호(FUSE1, FUSE2, FUSE3, FUSE4)의 레벨에 대응하여 지연부(204)에서 버퍼링부(202)의 출력신호(Buf_DQ)를 지연하는 일정시간을 조절할 수 있다.
도 4와 도 5를 바탕으로 안티 퓨즈 옵션을 사용한 지연조절신호 생성부(206) 의 구성 및 동작을 설명하였는데, 지연조절신호 생성부(206)는 안티 퓨즈 옵션을 사용하지 않고도 구현이 가능하다.
예를 들면, 모드 레지스터 셋(Mode Register Set : MRS)에 다수의 지연조절신호(ch_Delay#)의 레벨에 대한 정의를 갖는 다수의 제어신호(CON_SIG#)를 셋팅하여 지연조절신호 생성부(206)에 전달하게 되면, 그에 따라 지연조절신호 생성부(206)에서 다수의 지연조절신호(ch_Delay#)의 레벨을 결정하는 방법을 사용할 수 있다.
도 6은 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로의 입출력신호 파형을 도시한 타이밍 다이어그램이다.
도 6을 참조하면, 도 2에 도시된 본 발명의 실시예에 따른 패키지된 반도체 메모리 소자에서 DQ패드를 통해 입력받은 입력데이터를 글로벌 입출력 라인으로 전달하는 회로에서 다수의 지연조절신호(ch_Delay#)에 대응하여 입력신호(DQ_IN)를 지연하기 위한 일정시간이 변동하는 것을 알 수 있다.
구체적으로, 입력신호(DQ_IN)의 입력타이밍에 대응하여 다수의 지연조절신호(ch_Delay#) 중 어느 하나의 지연조절신호(ch_Delay1)가 활성화되었을 때 일정시간 지연되어 출력되는 신호(Delay_Buf_DQ)의 타이밍은, 다수의 지연조절신호(ch_Delay#) 중 적어도 하나 이상의 지연조절신호(ch_Delay1, ch_Delay2)가 활성화되었을 때 일정시간 지연되어 출력되는 신호(Delay_Buf_DQ)의 타이밍보다 더 빠른 것을 알 수 있다.
즉, 다수의 지연조절신호(ch_Delay#) 각각의 레벨을 적절히 제어하면 입력신호(DQ_IN)를 일정시간 지연시켜 출력하는 신호(Delay_Buf_DQ)의 타이밍과 외부클럭(WDQS)의 입력타이밍을 동기시키는 것이 가능하다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 패키지된 반도체 메모리 소자에서 설계를 변경하지 않고도 안티 퓨즈 옵션 또는 모드 레지스터 셋(MRS)에 설정된 제어신호를 사용하여 입력되는 다수의 입력신호(DQ_IN)와 외부클럭(WDQS)의 타이밍을 동기화시킬 수 있다.
즉, 패키지된 반도체 메모리 소자에서 다수의 입력신호(DQ_IN)를 입력받기 위한 다수의 DQ패드에 따라 각각의 셋 업 홀드 타임(tDSH)을 조절할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 DQ패드의 셋 업 홀드 타임(tDSH)을 조절하기 위한 보조지연부를 MOS커패시터를 사용하여 구현하였으나, 본 발명은 추가적인 인버터 또는 레지스터(resistor)를 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 패키지된 반도체 메모리 소자에서 설계변경 없이 안티 퓨즈 옵션 또는 모드 레지스터 셋(MRS)에 설정된 제어신호를 사용하여 다수의 입력신호(DQ_IN)를 입력받기 위한 다수의 DQ패드에 따라 각각의 셋 업 홀드 타임(tDSH)을 조절함으로써 입력되는 다수의 입력신호(DQ_IN)와 외부클럭(WDQS)의 타이밍을 동기화시킬 수 있다.
따라서, 입력되는 다수의 입력신호(DQ_IN)와 외부클럭(WDQS)의 타이밍이 동기되지 않는 문제가 발생하였을 때, 반도체 메모리 소자를 재설계해야 하는 시간을 줄일 수 있고, 이는 제품을 개발하는 시간을 단축시키는 효과가 있다.

Claims (21)

  1. 입력데이터를 일정시간만큼 지연하여 출력하되, 적어도 하나 이상의 제어신호에 응답하여 상기 일정시간을 조절하는 데이터 지연조절수단; 및
    상기 데이터 지연조절수단에서 출력되는 데이터를 클럭신호에 응답하여 글로벌 입출력 라인에 전달하기 위한 데이터 래치수단
    을 구비하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 데이터 지연조절수단은,
    기준전압의 레벨에 대응하여 상기 입력데이터를 버퍼링하는 버퍼링부;
    상기 제어신호에 응답하여 다수의 지연조절신호를 생성하는 지연조절신호 생성부; 및
    상기 버퍼링부의 출력신호를 상기 일정시간만큼 지연하여 출력하되, 상기 다수의 지연조절신호에 응답하여 상기 일정시간이 변동하는 지연부를 구비하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 지연부는,
    체인형태로 이루어지며, 상기 버퍼링부의 출력신호를 상기 일정시간만큼 지연하여 출력하는 다수의 인버터; 및
    다수의 상기 인버터 중 각각의 상기 인버터와 상기 인버터 사이의 접속노드에 연결되며, 다수의 상기 지연조절신호 중 어느 하나의 신호에 응답하여 로딩 커패시턴스가 변동하는 다수의 보조지연부를 구비하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 보조지연부는,
    접지전압단과 상기 접속노드 사이에 직렬연결된 NMOS커패시터와 NMOS트랜지스터를 구비하며,
    상기 NMOS트랜지스터는 게이트로 입력받은 상기 지연조절신호에 응답하여 드레인-소스 접속된 상기 NMOS커패시터와 상기 접속노드가 연결되는 것을 제어하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 지연조절신호 생성부는,
    상기 제어신호에 응답하여 선택적으로 동작하는 안티 퓨즈 옵션을 사용하여 상기 지연조절신호를 생성하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 제어신호는,
    테스트 모드 동작을 제어하기 위한 테스트신호와,
    노멀 모드 동작을 제어하기 위한 다수의 옵션 신호, 및
    변화된 백 바이어스 전압을 포함하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 지연조절신호 생성부는,
    상기 테스트신호가 활성화되어, 테스트 모드 동작시 다수의 상기 지연조절신호를 모두 활성화하여 출력하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 지연조절신호 생성부는,
    상기 테스트신호가 비활성화되어, 노멀 모드 동작시 다수의 상기 옵션신호 중 각각의 상기 옵션신호에 대응하여 다수의 상기 지연조절신호 중 적어도 하나 이상의 신호가 선택적으로 활성화되어 출력되는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  9. 제6항에 있어서,
    상기 지연조절신호 생성부는,
    다수의 상기 옵션신호 중 어느 하나의 신호와 상기 테스트신호를 입력받아 다수의 상기 지연조절신호 중 어느 하나의 신호를 출력하기 위한 다수의 지연조절신호 출력부를 구비하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 지연조절신호 출력부는,
    상기 테스트신호 및 입력되는 상기 옵션신호에 응답하여 제1노드에 인가되는 전압의 레벨을 조절하기 위한 전압레벨 조절부;
    상기 변화된 백 바이어스 전압을 제2노드로 인가하는 것을 제어하는 안티 퓨즈 옵션; 및
    상기 제1노드와 상기 제2노드가 접속되는 것을 제어하는 스위칭부를 구비하 는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 전압레벨 조절부는,
    상기 테스트신호와 상기 옵션신호를 입력받아 출력하는 낸드게이트;
    상기 낸드게이트의 출력신호에 응답하여 전원전압을 상기 제1노드로 전달하는 것을 제어하는 패스게이트; 및
    상기 테스트신호 및 상기 낸드게이트의 출력신호에 응답하여 접지전압단과 상기 제1노드가 연결되는 것을 제어하는 연결제어부를 구비하는 패키지된 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 연결제어부는,
    상기 제1노드와 접지전압단 사이에 직렬연결된 제1NMOS트랜지스터 및 제2NMOS트랜지스터를 구비하며,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 낸드게이트의 출력신호에 응답하여 드레인-소스 접속된 접지전압단과 상기 제1노드가 연결되는 것을 제어하고,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 테스트신호에 응답하여 드레인-소스 접속된 접지전압단과 상기 제1노드가 연결되는 것을 제어하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  13. 제10항에 있어서,
    상기 안티 퓨즈 옵션은,
    도전체 사이에 유전체가 끼워진 것으로서, 양단에 접속되는 변화된 백 바이어스 전압단과 상기 제2노드의 전압레벨 차이에 대응하여 단락(short)이 결정되는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  14. 제10항에 있어서,
    상기 스위칭부는,
    게이트-바이어스로 입력받은 접지전압 및 전원전압에 응답하여 소스-드레인 접속된 상기 제1노드와 상기 제2노드가 연결되는 것을 제어하는 PMOS트랜지스터; 및
    게이트-바이어스로 입력받은 전원전압 및 상기 변화된 백 바이어스 전압에 응답하여 드레인-소스 접속된 상기 제1노드와 상기 제2노드가 연결되는 것을 제어하는 NMOS트랜지스터를 구비하는 것을 특징으로 하는 패키지된 반도체 메모리 소 자.
  15. 제10항에 있어서,
    상기 지연조절신호 출력부는,
    파워 업 신호에 응답하여 상기 제1노드에 인가되는 전압의 레벨을 초기화하기 위한 초기화부; 및
    상기 제1노드에 인가되는 전압의 레벨에 대응하여 상기 지연조절신호를 출력하기 위한 출력래치부를 더 구비하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 초기화부는,
    상기 파워 업 신호를 입력받아 출력하는 인버터; 및
    게이트로 입력받은 상기 인버터의 출력신호에 응답하여 드레인-소스 접속된 전원전압단과 상기 제1노드가 연결되는 것을 제어하는 PMOS트랜지스터를 구비하는 패키지된 반도체 메모리 소자.
  17. 제15항에 있어서,
    상기 출력래치부는,
    상기 제1노드에 인가된 전압을 제1입력, 상기 제1노드에 인가된 전압의 반전전압을 제2입력으로 입력받아 크로스 커플드 래칭하여 상기 지연조절신호로서 출력하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  18. 제2항에 있어서,
    상기 지연조절신호 생성부는,
    모드 레지스터 셋(MRS)에 그 값이 설정되어 있는 상기 제어신호에 응답하여 상기 지연조절신호를 생성하는 것을 특징으로 하는 패키지된 반도체 메모리 소자.
  19. 입력데이터를 일정시간만큼 지연하여 출력하되, 적어도 하나 이상의 제어신호에 응답하여 상기 일정시간을 조절하는 단계; 및
    상기 조절하는 단계를 통해 출력되는 데이터를 클럭신호에 응답하여 글로벌 입출력 라인에 전달하는 단계
    를 포함하는 패키지된 반도체 메모리 소자의 동작방법,
  20. 제19항에 있어서,
    상기 일정시간을 조절하는 단계는,
    기준전압의 레벨에 대응하여 상기 입력데이터를 버퍼링하는 단계;
    상기 제어신호에 응답하여 다수의 지연조절신호를 생성하는 단계;
    상기 버퍼링하는 단계를 통해 출력되는 데이터를 일정시간만큼 지연하여 출력하되, 상기 지연조절신호에 응답하여 상기 일정시간을 변동하는 단계를 포함하는 것을 특징으로 하는 패키지된 반도체 메모리 소자의 동작방법.
  21. 제20항에 있어서,
    상기 지연조절신호를 생성하는 단계는,
    상기 제어신호에 응답하여 선택적으로 동작하는 안티 퓨즈 옵션을 사용하여 상기 지연조절신호를 생성하는 단계; 및
    모드 레지스터 셋(MRS)에 그 값이 설정되어 있는 상기 제어신호에 응답하여 상기 지연조절신호를 생성하는 단계를 포함하는 패키지된 반도체 메모리 소자의 동작방법.
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