JPH05315939A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH05315939A JPH05315939A JP4121522A JP12152292A JPH05315939A JP H05315939 A JPH05315939 A JP H05315939A JP 4121522 A JP4121522 A JP 4121522A JP 12152292 A JP12152292 A JP 12152292A JP H05315939 A JPH05315939 A JP H05315939A
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Abstract
(57)【要約】
【目的】読み出し専用記憶素子を有する半導体装置のチ
ップ上に設けられる入力バッファ回路において、動作電
源電圧が変更になっても最適な特性が得られるように、
入出力特性が製造工程中で切り換え可能な入力バッファ
回路を提供する。 【構成】入出力特性の異なる第１入力回路３Ａと第２入
力回路３Ｂの入力を共通にして入力端５に接続し、記憶
素子ＭＣに記憶された情報により制御されスイッチング
回路７により、第１入力回路３Ａまたは第２入力回路３
Ｂを選択する。すなわち、半導体装置の動作電源電圧に
より第１入力回路３Ａか第２入力回路３Ｂのいずれか最
適の特性を示す方の入力回路を選択する。この選択は、
半導体装置のチップ上の読み出し専用記憶素子に情報を
記憶させる書き込み工程と同一の工程で、制御用記憶素
子ＭＣのしきい値電圧を変え、これをエンハンスメント
型にするか或いはディプリーション型にするかによって
行う。
ップ上に設けられる入力バッファ回路において、動作電
源電圧が変更になっても最適な特性が得られるように、
入出力特性が製造工程中で切り換え可能な入力バッファ
回路を提供する。 【構成】入出力特性の異なる第１入力回路３Ａと第２入
力回路３Ｂの入力を共通にして入力端５に接続し、記憶
素子ＭＣに記憶された情報により制御されスイッチング
回路７により、第１入力回路３Ａまたは第２入力回路３
Ｂを選択する。すなわち、半導体装置の動作電源電圧に
より第１入力回路３Ａか第２入力回路３Ｂのいずれか最
適の特性を示す方の入力回路を選択する。この選択は、
半導体装置のチップ上の読み出し専用記憶素子に情報を
記憶させる書き込み工程と同一の工程で、制御用記憶素
子ＭＣのしきい値電圧を変え、これをエンハンスメント
型にするか或いはディプリーション型にするかによって
行う。
Description
【０００１】
【産業上の利用分野】本発明は入力バッファ回路に関
し、特に、マスクＲＯＭを有する半導体装置のチップ上
に設けられる、ＣＭＯＳ構成の入力バッファ回路に関す
る。
し、特に、マスクＲＯＭを有する半導体装置のチップ上
に設けられる、ＣＭＯＳ構成の入力バッファ回路に関す
る。
【０００２】
【従来の技術】半導体装置の製造工程において情報の書
き込みが行なわれる読み出し専用記憶素子には、例えば
ＭＯＳ型電界効果トランジスタ（以下ＭＯＳトランジス
タという）のしきい値電圧を製造工程において選択的に
変化させて情報を記憶させる、一般にマスクＲＯＭ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と呼ばれる読み出し
専用記憶素子がある。
き込みが行なわれる読み出し専用記憶素子には、例えば
ＭＯＳ型電界効果トランジスタ（以下ＭＯＳトランジス
タという）のしきい値電圧を製造工程において選択的に
変化させて情報を記憶させる、一般にマスクＲＯＭ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と呼ばれる読み出し
専用記憶素子がある。
【０００３】この記憶素子は、図４（ａ）に示す断面図
のように、Ｐ型基板４１上にＮ型のソース・ドレイン拡
散層４２，４３と、さらにＰ型基板４１上に絶縁層４４
を介してゲート電極４５を配置したＮ型エンハンスメン
トＭＯＳトランジスタと、図４（ｂ）に示す断面図のよ
うに、Ｐ型基板４１上にＮ型のソース・ドレイン拡散層
４２，４３と、さらにＰ型基板４１上に絶縁層４４を介
してゲート電極４５を配置し、ゲート電極４５下のチャ
ンネル部分４６にりんなどのｎ型不純物を拡散してしき
い値電圧を負にしたＮ型ディプリーションＭＯＳトラン
ジスタを用意し、記憶させる情報によって、このＮ型エ
ンハンスメントＭＯＳトランジスタかＮ型ディプレッシ
ョンＭＯＳトランジスタかを選択することで情報を記憶
する。
のように、Ｐ型基板４１上にＮ型のソース・ドレイン拡
散層４２，４３と、さらにＰ型基板４１上に絶縁層４４
を介してゲート電極４５を配置したＮ型エンハンスメン
トＭＯＳトランジスタと、図４（ｂ）に示す断面図のよ
うに、Ｐ型基板４１上にＮ型のソース・ドレイン拡散層
４２，４３と、さらにＰ型基板４１上に絶縁層４４を介
してゲート電極４５を配置し、ゲート電極４５下のチャ
ンネル部分４６にりんなどのｎ型不純物を拡散してしき
い値電圧を負にしたＮ型ディプリーションＭＯＳトラン
ジスタを用意し、記憶させる情報によって、このＮ型エ
ンハンスメントＭＯＳトランジスタかＮ型ディプレッシ
ョンＭＯＳトランジスタかを選択することで情報を記憶
する。
【０００４】すなわち、図４（ｃ）に示すゲート電圧−
ドレイン電流特性図において、Ｎ型エンハンスメントＭ
ＯＳトランジスタの特性は実線ＮＥで示すようにしきい
値電圧は正であり、この例ではゲート電圧ＶG が１Ｖ以
上で導通状態になる。Ｎ型ディプリーションＭＯＳトラ
ンジスタの特性は、実線ＮＤで示すようにしきい値電圧
は負であり、この例ではゲート電圧ＶG が−３Ｖ以上で
導通状態になる。この記憶素子から情報を読み出す場合
には、ゲート電圧ＶG を０ＶにすればＮ型エンハンスメ
ントＭＯＳトランジスタならば記憶素子は非導通状態、
Ｎ型ディプリーションＭＯＳトランジスタならば記憶素
子は導通状態となるので、この記憶素子に流れる電流を
検出して情報の読み出しが可能である。また、記憶させ
る情報は顧客から供給されるデータに基づいて、半導体
装置の製造工程において書き込みを行なう。
ドレイン電流特性図において、Ｎ型エンハンスメントＭ
ＯＳトランジスタの特性は実線ＮＥで示すようにしきい
値電圧は正であり、この例ではゲート電圧ＶG が１Ｖ以
上で導通状態になる。Ｎ型ディプリーションＭＯＳトラ
ンジスタの特性は、実線ＮＤで示すようにしきい値電圧
は負であり、この例ではゲート電圧ＶG が−３Ｖ以上で
導通状態になる。この記憶素子から情報を読み出す場合
には、ゲート電圧ＶG を０ＶにすればＮ型エンハンスメ
ントＭＯＳトランジスタならば記憶素子は非導通状態、
Ｎ型ディプリーションＭＯＳトランジスタならば記憶素
子は導通状態となるので、この記憶素子に流れる電流を
検出して情報の読み出しが可能である。また、記憶させ
る情報は顧客から供給されるデータに基づいて、半導体
装置の製造工程において書き込みを行なう。
【０００５】このような読み出し専用記憶素子を有する
半導体装置には、外部から入力端子に供給されるアドレ
ス信号や制御信号を半導体装置内部の信号レベルに変換
して内部回路に伝達するために入力バッファ回路が設け
られる。図５（ａ）に、相補型ＭＯＳＦＥＴで構成され
た従来の入力バッファ回路の回路図を示す。高位電源線
（電圧ＶC ）１と接地線（電位ＶS ）２との間にＰ型Ｍ
ＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１と
を直列接続したインバータ回路を入力回路３とし、高位
電源線１と接地線２との間にＰ型ＭＯＳトランジスタＰ
２とＮ型ＭＯＳトランジスタＮ２とを直列接続したイン
バータ回路をドライブ回路４とする。入力回路３は、入
力端が入力端子５に接続され、出力端がドライブ回路４
の入力端に接続されている。ドライブ回路４は、出力端
が入力バッファ回路の出力端子６に接続されている。こ
の入力バッファ回路では、入力端子５に供給される信号
Ｓのレベルを、入力回路３により高位電圧ＶC か接地電
位ＶS かの電圧レベルに変換し、この入力回路３の出力
をドライブ回路４の入力としてドライブ回路４の出力で
入力バッファ回路の出力端子６を駆動する。
半導体装置には、外部から入力端子に供給されるアドレ
ス信号や制御信号を半導体装置内部の信号レベルに変換
して内部回路に伝達するために入力バッファ回路が設け
られる。図５（ａ）に、相補型ＭＯＳＦＥＴで構成され
た従来の入力バッファ回路の回路図を示す。高位電源線
（電圧ＶC ）１と接地線（電位ＶS ）２との間にＰ型Ｍ
ＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１と
を直列接続したインバータ回路を入力回路３とし、高位
電源線１と接地線２との間にＰ型ＭＯＳトランジスタＰ
２とＮ型ＭＯＳトランジスタＮ２とを直列接続したイン
バータ回路をドライブ回路４とする。入力回路３は、入
力端が入力端子５に接続され、出力端がドライブ回路４
の入力端に接続されている。ドライブ回路４は、出力端
が入力バッファ回路の出力端子６に接続されている。こ
の入力バッファ回路では、入力端子５に供給される信号
Ｓのレベルを、入力回路３により高位電圧ＶC か接地電
位ＶS かの電圧レベルに変換し、この入力回路３の出力
をドライブ回路４の入力としてドライブ回路４の出力で
入力バッファ回路の出力端子６を駆動する。
【０００６】この入力バッファ回路の入出力特性は、入
力回路３を構成するインバータ回路の入出力特性でほぼ
決定する。一般に、相補型ＭＯＳトランジスタの論理し
きい値電圧ＶINV は次の式（１）により与えられる。
力回路３を構成するインバータ回路の入出力特性でほぼ
決定する。一般に、相補型ＭＯＳトランジスタの論理し
きい値電圧ＶINV は次の式（１）により与えられる。
【０００７】
【０００８】ここでＶTP；Ｐ型ＭＯＳトランジスタＰ１
のしきい値電圧 ＶTN；Ｎ型ＭＯＳトランジスタＮ１のしきい値電圧 ＶCC；電源電圧 Ｗp ，Ｌp ；Ｐ型ＭＯＳトランジスタＰ１のゲート幅
（Ｗp ），ゲート長（Ｌp ） Ｗn ，Ｌn ；Ｎ型ＭＯＳトランジスタＮ１のゲート幅
（Ｗn ），ゲート長（Ｌn ） μp;Ｐ型ＭＯＳトランジスタＰ１のキャリア移動度 μn;Ｎ型ＭＯＳトランジスタＮ１のキャリア移動度 である。
のしきい値電圧 ＶTN；Ｎ型ＭＯＳトランジスタＮ１のしきい値電圧 ＶCC；電源電圧 Ｗp ，Ｌp ；Ｐ型ＭＯＳトランジスタＰ１のゲート幅
（Ｗp ），ゲート長（Ｌp ） Ｗn ，Ｌn ；Ｎ型ＭＯＳトランジスタＮ１のゲート幅
（Ｗn ），ゲート長（Ｌn ） μp;Ｐ型ＭＯＳトランジスタＰ１のキャリア移動度 μn;Ｎ型ＭＯＳトランジスタＮ１のキャリア移動度 である。
【０００９】例えば一般的な半導体装置では、電源電圧
ＶCC＝５Ｖの時に、入力信号Ｓは、高レベル入力電圧Ｖ
IHがＶIH＝２．０Ｖ、低レベル入力電圧ＶILはＶIL＝
０．８Ｖ程度とされているので、入力回路３を構成する
インバータ回路の論理しきい値電圧ＶINV は１．５Ｖ程
度になるように設計される。ここで、Ｐ型ＭＯＳトラン
ジスタＰ１のしきい値電圧ＶTP＝−０．７Ｖ，Ｎ型ＭＯ
ＳトランジスタＮ１のしきい値電圧をＶIN＝０．７Ｖ，
電源電圧ＶCC＝５Ｖを式に代入すると
ＶCC＝５Ｖの時に、入力信号Ｓは、高レベル入力電圧Ｖ
IHがＶIH＝２．０Ｖ、低レベル入力電圧ＶILはＶIL＝
０．８Ｖ程度とされているので、入力回路３を構成する
インバータ回路の論理しきい値電圧ＶINV は１．５Ｖ程
度になるように設計される。ここで、Ｐ型ＭＯＳトラン
ジスタＰ１のしきい値電圧ＶTP＝−０．７Ｖ，Ｎ型ＭＯ
ＳトランジスタＮ１のしきい値電圧をＶIN＝０．７Ｖ，
電源電圧ＶCC＝５Ｖを式に代入すると
【００１０】
【００１１】式から、ＶINV ＝１．５Ｖにするには、
√βR （βR のルートを表わす。以下同じ）＝３．５に
すればよく、式よりＰ型ＭＯＳトランジスタＰ１とＮ
型ＭＯＳトランジスタＮ１のゲート幅およびゲート長を
決定することができる。ところが、実際の半導体装置に
おいては、ＭＯＳトランジスタのしきい値電圧は半導体
装置の製造工程で決まるので、ＭＯＳトランジスタのし
きい値電圧のばらつきを考慮する必要がある。例えば、
図５（ｂ）に示すインバータ回路の論理しきい値電圧Ｖ
INV と電源電圧ＶCCの特性図において、式により電源
電圧ＶCC＝５Ｖ時にＶINV ＝１．５Ｖに設計されたイン
バータ回路の特性は実線Ａのようになる。ここで、Ｐ型
ＭＯＳトランジスタＰ１のしきい値電圧ＶTPが−０．５
Ｖになり、Ｎ型ＭＯＳトランジスタＮ１のしきい値電圧
ＶINが０．９Ｖになったとするとこの場合には、実線Ｂ
で示すように論理しきい値がＶINV ＝１．７Ｖに変化す
る。又、Ｐ型ＭＯＳトランジスタＰ１のしきい値電圧Ｖ
TPが−０．９Ｖになり、Ｎ型ＭＯＳトランジスタＮ１の
しきい値電圧ＶTNが０．５Ｖになったとするとこの場合
には、実線Ｃで示すように論理しきい値ＶINV ＝１．３
Ｖになる。
√βR （βR のルートを表わす。以下同じ）＝３．５に
すればよく、式よりＰ型ＭＯＳトランジスタＰ１とＮ
型ＭＯＳトランジスタＮ１のゲート幅およびゲート長を
決定することができる。ところが、実際の半導体装置に
おいては、ＭＯＳトランジスタのしきい値電圧は半導体
装置の製造工程で決まるので、ＭＯＳトランジスタのし
きい値電圧のばらつきを考慮する必要がある。例えば、
図５（ｂ）に示すインバータ回路の論理しきい値電圧Ｖ
INV と電源電圧ＶCCの特性図において、式により電源
電圧ＶCC＝５Ｖ時にＶINV ＝１．５Ｖに設計されたイン
バータ回路の特性は実線Ａのようになる。ここで、Ｐ型
ＭＯＳトランジスタＰ１のしきい値電圧ＶTPが−０．５
Ｖになり、Ｎ型ＭＯＳトランジスタＮ１のしきい値電圧
ＶINが０．９Ｖになったとするとこの場合には、実線Ｂ
で示すように論理しきい値がＶINV ＝１．７Ｖに変化す
る。又、Ｐ型ＭＯＳトランジスタＰ１のしきい値電圧Ｖ
TPが−０．９Ｖになり、Ｎ型ＭＯＳトランジスタＮ１の
しきい値電圧ＶTNが０．５Ｖになったとするとこの場合
には、実線Ｃで示すように論理しきい値ＶINV ＝１．３
Ｖになる。
【００１２】
【発明が解決しようとする課題】上述した従来の入力バ
ッファ回路では、電源電圧ＶCCを５Ｖで動作させる場合
には、ＭＯＳトランジスタのしきい値電圧にばらつきが
あっても、高レベル入力電圧ＶIH＝２．０Ｖ，低レベル
入力電圧ＶIL＝０．８Ｖに対して十分なマージンをもっ
て動作することができる。しかし、電源電圧ＶCCが３Ｖ
になったとすると、入力回路３を構成するインバータの
論理しきい値電圧ＶINV は、ＭＯＳトランジスタのしき
い値電圧のばらつきを考慮すると、図５（ｂ）に示すよ
うに、０．８６Ｖから１．２６Ｖと低くなり、低レベル
入力電圧ＶIL＝０．８Ｖに対してマージンが非常に少な
くなってしまう。そのため、電源電圧ＶCCを３Ｖなどの
低電圧で利用する顧客に対しては、例えば、高レベル入
力電圧ＶIH＝１．５Ｖ，低レベル入力電圧ＶIL＝０．４
Ｖなどと入力規格を変更するか、または入力バッファ回
路を再設計しなければいけないといった問題点があっ
た。
ッファ回路では、電源電圧ＶCCを５Ｖで動作させる場合
には、ＭＯＳトランジスタのしきい値電圧にばらつきが
あっても、高レベル入力電圧ＶIH＝２．０Ｖ，低レベル
入力電圧ＶIL＝０．８Ｖに対して十分なマージンをもっ
て動作することができる。しかし、電源電圧ＶCCが３Ｖ
になったとすると、入力回路３を構成するインバータの
論理しきい値電圧ＶINV は、ＭＯＳトランジスタのしき
い値電圧のばらつきを考慮すると、図５（ｂ）に示すよ
うに、０．８６Ｖから１．２６Ｖと低くなり、低レベル
入力電圧ＶIL＝０．８Ｖに対してマージンが非常に少な
くなってしまう。そのため、電源電圧ＶCCを３Ｖなどの
低電圧で利用する顧客に対しては、例えば、高レベル入
力電圧ＶIH＝１．５Ｖ，低レベル入力電圧ＶIL＝０．４
Ｖなどと入力規格を変更するか、または入力バッファ回
路を再設計しなければいけないといった問題点があっ
た。
【００１３】本発明は、上述のような従来の入力バッフ
ァ回路の問題点に鑑みてなされたものであって、電源電
圧の異なる使用条件に対しても、入出力特性を容易に変
更することによって、入力規格を変更したり、再設計す
ることなしに動作マージンを確保することのできる、柔
軟性に富む入力バッファ回路を提供することを目的とす
る。
ァ回路の問題点に鑑みてなされたものであって、電源電
圧の異なる使用条件に対しても、入出力特性を容易に変
更することによって、入力規格を変更したり、再設計す
ることなしに動作マージンを確保することのできる、柔
軟性に富む入力バッファ回路を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明の入力バッファ回
路は、製造工程において情報の書き込みを行なう読み出
し専用記憶素子を有する半導体装置のチップ上に設けら
れる入力バッファ回路であって、入力端が信号入力端子
に接続されたＣＭＯＳ構成のインバータ回路を含む、第
１の入力回路と、入力端が前記信号入力端子に接続され
前記インバータ回路とは異なる入出力特性を示すＣＭＯ
Ｓ構成のインバータ回路を含む、第２の入力回路と、前
記第１の入力回路の出力と前記第２の入力回路の出力と
を切り換えて出力端子に伝達するスイッチング手段と、
前記製造工程中の前記読み出し専用記憶素子への情報書
き込み工程において情報を書き込まれる制御用記憶素子
を有し、前記制御用記憶素子に記憶された情報により、
前記スイッチング手段を介して前記第１の入力回路の出
力と前記第２の入力回路の出力の切り換えを制御する制
御回路とを有することを特徴とする。
路は、製造工程において情報の書き込みを行なう読み出
し専用記憶素子を有する半導体装置のチップ上に設けら
れる入力バッファ回路であって、入力端が信号入力端子
に接続されたＣＭＯＳ構成のインバータ回路を含む、第
１の入力回路と、入力端が前記信号入力端子に接続され
前記インバータ回路とは異なる入出力特性を示すＣＭＯ
Ｓ構成のインバータ回路を含む、第２の入力回路と、前
記第１の入力回路の出力と前記第２の入力回路の出力と
を切り換えて出力端子に伝達するスイッチング手段と、
前記製造工程中の前記読み出し専用記憶素子への情報書
き込み工程において情報を書き込まれる制御用記憶素子
を有し、前記制御用記憶素子に記憶された情報により、
前記スイッチング手段を介して前記第１の入力回路の出
力と前記第２の入力回路の出力の切り換えを制御する制
御回路とを有することを特徴とする。
【００１５】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照すると、本実施例は、高位電
源（電圧ＶC ）１と接地線（電位ＶS ）２との間にＰ型
ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジスタＮ３
とを直列接続したＣＭＯＳインバータ回路と、ソース電
極が高位電源線１に接続されゲート電極がこのＣＭＯＳ
インバータ回路の出力端に接続されたＰ型ＭＯＳトラン
ジスタＰ５と、ソース電極が接地線２に接続されゲート
電極がＣＭＯＳインバータ回路の出力端に接続されたＮ
型ＭＯＳトランジスタＮ６とで第１入力回路３Ａを構成
している。この第１入力回路３ＡのＣＭＯＳインバータ
回路の入力端は、信号入力端子５に接続されている。
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照すると、本実施例は、高位電
源（電圧ＶC ）１と接地線（電位ＶS ）２との間にＰ型
ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジスタＮ３
とを直列接続したＣＭＯＳインバータ回路と、ソース電
極が高位電源線１に接続されゲート電極がこのＣＭＯＳ
インバータ回路の出力端に接続されたＰ型ＭＯＳトラン
ジスタＰ５と、ソース電極が接地線２に接続されゲート
電極がＣＭＯＳインバータ回路の出力端に接続されたＮ
型ＭＯＳトランジスタＮ６とで第１入力回路３Ａを構成
している。この第１入力回路３ＡのＣＭＯＳインバータ
回路の入力端は、信号入力端子５に接続されている。
【００１６】又、高位電源線１と接地線２との間にＰ型
ＭＯＳトランジスタＰ４とＮ型ＭＯＳトランジスタＮ４
とを直列接続したＣＭＯＳインバータ回路と、ソース電
極が高位電源線１に接続されゲート電極がこのＣＭＯＳ
インバータ回路の出力端に接続されたＰ型ＭＯＳトラン
ジスタＰ７と、ソース電極が接地線２に接続されゲート
電極がＣＭＯＳインバータ回路の出力端に接続されたＮ
型ＭＯＳトランジスタＮ８とで第２入力回路３Ｂを構成
している。第２入力回路のＣＭＯＳインバータ回路の入
力端は、信号入力端子５に接続されている。
ＭＯＳトランジスタＰ４とＮ型ＭＯＳトランジスタＮ４
とを直列接続したＣＭＯＳインバータ回路と、ソース電
極が高位電源線１に接続されゲート電極がこのＣＭＯＳ
インバータ回路の出力端に接続されたＰ型ＭＯＳトラン
ジスタＰ７と、ソース電極が接地線２に接続されゲート
電極がＣＭＯＳインバータ回路の出力端に接続されたＮ
型ＭＯＳトランジスタＮ８とで第２入力回路３Ｂを構成
している。第２入力回路のＣＭＯＳインバータ回路の入
力端は、信号入力端子５に接続されている。
【００１７】更に、第１入力回路３Ａの出力側のＰ型Ｍ
ＯＳトランジスタＰ５のドレイン電極とＮ型ＭＯＳトラ
ンジスタＮ６のドレイン電極との間には、直列に接続さ
れたＰ型ＭＯＳトランジスタＰ６およびＮ型ＭＯＳトラ
ンジスタＮ５が設けられ、一方、第２入力回路３Ｂの出
力側のＰ型ＭＯＳトランジスタＰ７のドレイン電極とＮ
型ＭＯＳトランジスタＮ８のドレイン電極との間には、
直列に接続されたＰ型ＭＯＳトランジスタＰ８およびＮ
型ＭＯＳトランジスタＮ７が設けられており、これら４
つのＭＯＳトランジスタでスイッチング回路７を構成し
ている。Ｐ型ＭＯＳトランジスタＰ６とＮ型ＭＯＳトラ
ンジスタＮ５の直列接続点およびＰ型ＭＯＳトランジス
タＰ８とＮ型ＭＯＳトランジスタＮ７の直列接続点が出
力端子６に接続されている。
ＯＳトランジスタＰ５のドレイン電極とＮ型ＭＯＳトラ
ンジスタＮ６のドレイン電極との間には、直列に接続さ
れたＰ型ＭＯＳトランジスタＰ６およびＮ型ＭＯＳトラ
ンジスタＮ５が設けられ、一方、第２入力回路３Ｂの出
力側のＰ型ＭＯＳトランジスタＰ７のドレイン電極とＮ
型ＭＯＳトランジスタＮ８のドレイン電極との間には、
直列に接続されたＰ型ＭＯＳトランジスタＰ８およびＮ
型ＭＯＳトランジスタＮ７が設けられており、これら４
つのＭＯＳトランジスタでスイッチング回路７を構成し
ている。Ｐ型ＭＯＳトランジスタＰ６とＮ型ＭＯＳトラ
ンジスタＮ５の直列接続点およびＰ型ＭＯＳトランジス
タＰ８とＮ型ＭＯＳトランジスタＮ７の直列接続点が出
力端子６に接続されている。
【００１８】上記のスイッチング回路の動作は、別に設
けられた制御回路１０によって制御される。この制御回
路１０は、ソース電極とゲート電極とが共に接地線２に
接続されドレイン電極が負荷のＰ型ＭＯＳトランジスタ
Ｐ９を介して高位電源線１に接続される制御用記憶素子
としてのＮ型ＭＯＳトランジスタＭＣと、出力端がこの
記憶素子ＭＣのドレインに接続されたインバータ回路８
と、入力端がこのインバータ回路８の出力端に接続され
たインバータ回路９とからなっている。インバータ回路
８からの出力は、制御信号Ｃ１としてスイッチング回路
７のＮ型ＭＯＳトランジスタＮ５およびＰ型ＭＯＳトラ
ンジスタＰ８のゲート電極に入力されている。又、イン
バータ回路９からの出力は、制御信号Ｃ２としてスイッ
チング回路７のＰ型ＭＯＳトランジスタＰ６およびＮ型
ＭＯＳトランジスタＮ７のゲート電極に入力されてい
る。ここで、記憶素子ＭＣは、チップ上に設けられた他
の読み出し専用記憶素子（図示せず）と同様に、情報を
書き込む工程でそのしきい値電圧を制御されて、デプリ
ーション型またはエンハンスメント型のどちらか一方の
特性にされている。
けられた制御回路１０によって制御される。この制御回
路１０は、ソース電極とゲート電極とが共に接地線２に
接続されドレイン電極が負荷のＰ型ＭＯＳトランジスタ
Ｐ９を介して高位電源線１に接続される制御用記憶素子
としてのＮ型ＭＯＳトランジスタＭＣと、出力端がこの
記憶素子ＭＣのドレインに接続されたインバータ回路８
と、入力端がこのインバータ回路８の出力端に接続され
たインバータ回路９とからなっている。インバータ回路
８からの出力は、制御信号Ｃ１としてスイッチング回路
７のＮ型ＭＯＳトランジスタＮ５およびＰ型ＭＯＳトラ
ンジスタＰ８のゲート電極に入力されている。又、イン
バータ回路９からの出力は、制御信号Ｃ２としてスイッ
チング回路７のＰ型ＭＯＳトランジスタＰ６およびＮ型
ＭＯＳトランジスタＮ７のゲート電極に入力されてい
る。ここで、記憶素子ＭＣは、チップ上に設けられた他
の読み出し専用記憶素子（図示せず）と同様に、情報を
書き込む工程でそのしきい値電圧を制御されて、デプリ
ーション型またはエンハンスメント型のどちらか一方の
特性にされている。
【００１９】以下に、本実施例の動作を説明する。図１
において、記憶素子ＭＣには、図４（ａ）〜（ｃ）で説
明した読み出し専用記憶素子と同様の構造を有する記憶
素子を用いる。まず、記憶素子ＭＣがＮ型ディプリーシ
ョンＭＯＳトランジスタである場合は、この記憶素子は
ゲートが接地電位ＶS であるが導通状態なので、インバ
ータ回路８の入力端はメモリ素子ＭＣを介してディスチ
ャージされ、低レベルとなる。その結果、インバータ回
路８の出力である第１制御信号Ｃ１は高レベルになり、
さらにインバータ回路９の出力である第２制御信号Ｃ２
は低レベルになる。すると、Ｐ型ＭＯＳトランジスタＰ
８は、ゲートに入力された第１制御信号Ｃ１が高レベル
になることで非導通状態になる。又、Ｎ型ＭＯＳトラン
ジスタＮ７は、ゲートに入力された第２制御信号Ｃ２が
低レベルになることで非導通状態になる。そして、これ
らのＰ型ＭＯＳトランジスタＰ８とＮ型ＭＯＳトランジ
スタＮ７とが共に非導通状態なので、第２入力回路３Ｂ
の出力が変化しても出力端子６は影響を受けない。一
方、Ｐ型ＭＯＳトランジスタＰ６は、ゲートに入力され
た第２制御信号Ｃ２が低レベルになることで導通状態に
なる。又、Ｎ型ＭＯＳトランジスタＮ５は、ゲートに入
力された第１制御信号Ｃ１が高レベルになることで導通
状態になる。そして、これらのＰ型ＭＯＳトランジスタ
Ｐ６とＮ型ＭＯＳトランジスタＮ５とが共に導通状態な
ので、第１入力回路３Ａの出力が高レベルならば、Ｐ型
ＭＯＳトランジスタＰ５が非導通状態になり、Ｎ型ＭＯ
ＳトランジスタＮ６が導通状態となって、出力端子６
は、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６を介してディス
チャージされ低レベルになる。又、第１入力回路３Ａの
出力げ低レベルならば、Ｐ型ＭＯＳトランジスタＰ５が
導通状態になり、Ｎ型ＭＯＳトランジスタＮ６が非導通
状態となるので、出力端子６は、Ｐ型ＭＯＳトランジス
タＰ５，Ｐ６を介してチャージアップされ高レベルにな
る。
において、記憶素子ＭＣには、図４（ａ）〜（ｃ）で説
明した読み出し専用記憶素子と同様の構造を有する記憶
素子を用いる。まず、記憶素子ＭＣがＮ型ディプリーシ
ョンＭＯＳトランジスタである場合は、この記憶素子は
ゲートが接地電位ＶS であるが導通状態なので、インバ
ータ回路８の入力端はメモリ素子ＭＣを介してディスチ
ャージされ、低レベルとなる。その結果、インバータ回
路８の出力である第１制御信号Ｃ１は高レベルになり、
さらにインバータ回路９の出力である第２制御信号Ｃ２
は低レベルになる。すると、Ｐ型ＭＯＳトランジスタＰ
８は、ゲートに入力された第１制御信号Ｃ１が高レベル
になることで非導通状態になる。又、Ｎ型ＭＯＳトラン
ジスタＮ７は、ゲートに入力された第２制御信号Ｃ２が
低レベルになることで非導通状態になる。そして、これ
らのＰ型ＭＯＳトランジスタＰ８とＮ型ＭＯＳトランジ
スタＮ７とが共に非導通状態なので、第２入力回路３Ｂ
の出力が変化しても出力端子６は影響を受けない。一
方、Ｐ型ＭＯＳトランジスタＰ６は、ゲートに入力され
た第２制御信号Ｃ２が低レベルになることで導通状態に
なる。又、Ｎ型ＭＯＳトランジスタＮ５は、ゲートに入
力された第１制御信号Ｃ１が高レベルになることで導通
状態になる。そして、これらのＰ型ＭＯＳトランジスタ
Ｐ６とＮ型ＭＯＳトランジスタＮ５とが共に導通状態な
ので、第１入力回路３Ａの出力が高レベルならば、Ｐ型
ＭＯＳトランジスタＰ５が非導通状態になり、Ｎ型ＭＯ
ＳトランジスタＮ６が導通状態となって、出力端子６
は、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６を介してディス
チャージされ低レベルになる。又、第１入力回路３Ａの
出力げ低レベルならば、Ｐ型ＭＯＳトランジスタＰ５が
導通状態になり、Ｎ型ＭＯＳトランジスタＮ６が非導通
状態となるので、出力端子６は、Ｐ型ＭＯＳトランジス
タＰ５，Ｐ６を介してチャージアップされ高レベルにな
る。
【００２０】次に、記憶素子ＭＣがＮ型エンハンスメン
トＭＯＳトランジスタの場合は、ゲートが接地電位ＶS
なので、この記憶素子ＭＣは非導通状態となる。従っ
て、インバータ回路８の入力端はＰ型ＭＯＳトランジス
タＰ９を介してチャージアップされ高レベルとなり、そ
の結果インバータ回路８の出力である第１制御信号Ｃ１
は低レベルになり、さらに、インバータ回路９の出力で
ある第２制御信号Ｃ２が高レベルになる。すると、Ｐ型
ＭＯＳトランジスタＰ６は、ゲートに入力された第２制
御信号Ｃ２が高レベルになることで非導通状態になる。
又、Ｎ型ＭＯＳトランジスタＮ５はゲートに入力された
第１制御信号Ｃ１が低レベルになることで非導通状態に
なる。そして、これらのＰ型ＭＯＳトランジスタＰ６と
Ｎ型ＭＯＳトランジスタＮ５が共に非導通状態なので、
第１入力回路の出力が変化しても出力端子６は影響を受
けない。一方、Ｐ型ＭＯＳトランジスタＰ８は、ゲート
に入力された第１制御信号Ｃ１が低レベルになることで
導通状態になる。又、Ｎ型ＭＯＳトランジスタＮ７は、
ゲートに入力された第２制御信号Ｃ２が高レベルになる
ことで導通状態になる。そして、これらのＰ型ＭＯＳト
ランジスタＰ８とＮ型ＭＯＳトランジスタＮ７とが共に
導通状態なので、第２入力回路３Ｂの出力が高レベルな
らば、Ｐ型ＭＯＳトランジスタＰ７は非導通状態にな
り、Ｎ型ＭＯＳトランジスタＮ８が導通状態となって、
出力端子６はＮ型ＭＯＳトランジスタＮ７，Ｎ８を介し
てディスチャージされ低レベルになる。又、第２入力回
路３Ｂの出力げ低レベルならば、Ｐ型ＭＯＳトランジス
タＰ７が導通状態となり、Ｎ型ＭＯＳトランジスタＮ８
が非導通状態となって、出力端子６は、Ｐ型ＭＯＳトラ
ンジスタＰ７，Ｐ８を介してチャージアップされ高レベ
ルになる。
トＭＯＳトランジスタの場合は、ゲートが接地電位ＶS
なので、この記憶素子ＭＣは非導通状態となる。従っ
て、インバータ回路８の入力端はＰ型ＭＯＳトランジス
タＰ９を介してチャージアップされ高レベルとなり、そ
の結果インバータ回路８の出力である第１制御信号Ｃ１
は低レベルになり、さらに、インバータ回路９の出力で
ある第２制御信号Ｃ２が高レベルになる。すると、Ｐ型
ＭＯＳトランジスタＰ６は、ゲートに入力された第２制
御信号Ｃ２が高レベルになることで非導通状態になる。
又、Ｎ型ＭＯＳトランジスタＮ５はゲートに入力された
第１制御信号Ｃ１が低レベルになることで非導通状態に
なる。そして、これらのＰ型ＭＯＳトランジスタＰ６と
Ｎ型ＭＯＳトランジスタＮ５が共に非導通状態なので、
第１入力回路の出力が変化しても出力端子６は影響を受
けない。一方、Ｐ型ＭＯＳトランジスタＰ８は、ゲート
に入力された第１制御信号Ｃ１が低レベルになることで
導通状態になる。又、Ｎ型ＭＯＳトランジスタＮ７は、
ゲートに入力された第２制御信号Ｃ２が高レベルになる
ことで導通状態になる。そして、これらのＰ型ＭＯＳト
ランジスタＰ８とＮ型ＭＯＳトランジスタＮ７とが共に
導通状態なので、第２入力回路３Ｂの出力が高レベルな
らば、Ｐ型ＭＯＳトランジスタＰ７は非導通状態にな
り、Ｎ型ＭＯＳトランジスタＮ８が導通状態となって、
出力端子６はＮ型ＭＯＳトランジスタＮ７，Ｎ８を介し
てディスチャージされ低レベルになる。又、第２入力回
路３Ｂの出力げ低レベルならば、Ｐ型ＭＯＳトランジス
タＰ７が導通状態となり、Ｎ型ＭＯＳトランジスタＮ８
が非導通状態となって、出力端子６は、Ｐ型ＭＯＳトラ
ンジスタＰ７，Ｐ８を介してチャージアップされ高レベ
ルになる。
【００２１】ここで、第１入力回路３ＡのＣＭＯＳイン
バータ回路の入出力の特性を、図５（ａ）に示した入力
回路３と同様に設計すれば、図２に示すインバータ回路
の論理しきい値電圧ＶINV と電源電圧ＶCCの特性は、同
図中の実線ａ，ｂ，ｃに示すように、図５（ｂ）に示し
た実線Ａ，Ｂ，Ｃと同様の特性を示す。第２入力回路３
Ｂは、例えば、前述の式で√βR ＝１となるようにＰ
型ＭＯＳトランジスタＰ４とＮ型ＭＯＳトランジスタＮ
４を設計すれば、Ｐ型ＭＯＳトランジスタＰ４のしきい
値電圧ＶTPを−０．７Ｖ、Ｎ型ＭＯＳトランジスタＮ４
のしきい値電圧ＶTNを０．７Ｖとすると、この場合は図
２の実線ｄに示す特性となり、電源電圧ＶCC＝３Ｖの時
に第２入力回路３Ｂを構成するインバータ回路の論理し
きい値電圧ＶINV は１．５Ｖになる。そしてこの場合、
Ｐ型ＭＯＳトランジスタＰ４のしきい値電圧ＶTPが−
０．５Ｖになり、Ｎ型ＭＯＳトランジスタＮ４のしきい
値電圧ＶTNが０．９Ｖになったとすると特性は、実線ｅ
に示すように、ＶINV ＝１．７Ｖに変化する。又、Ｐ型
ＭＯＳトランジスタＰ４のしきい値電圧ＶTPが−０．９
Ｖになり、Ｎ型ＭＯＳトランジスタＮ４のしきい値電圧
ＶTNが０．５Ｖになったとすると、実線ｆに示すように
ＶINV ＝１．３Ｖになる。
バータ回路の入出力の特性を、図５（ａ）に示した入力
回路３と同様に設計すれば、図２に示すインバータ回路
の論理しきい値電圧ＶINV と電源電圧ＶCCの特性は、同
図中の実線ａ，ｂ，ｃに示すように、図５（ｂ）に示し
た実線Ａ，Ｂ，Ｃと同様の特性を示す。第２入力回路３
Ｂは、例えば、前述の式で√βR ＝１となるようにＰ
型ＭＯＳトランジスタＰ４とＮ型ＭＯＳトランジスタＮ
４を設計すれば、Ｐ型ＭＯＳトランジスタＰ４のしきい
値電圧ＶTPを−０．７Ｖ、Ｎ型ＭＯＳトランジスタＮ４
のしきい値電圧ＶTNを０．７Ｖとすると、この場合は図
２の実線ｄに示す特性となり、電源電圧ＶCC＝３Ｖの時
に第２入力回路３Ｂを構成するインバータ回路の論理し
きい値電圧ＶINV は１．５Ｖになる。そしてこの場合、
Ｐ型ＭＯＳトランジスタＰ４のしきい値電圧ＶTPが−
０．５Ｖになり、Ｎ型ＭＯＳトランジスタＮ４のしきい
値電圧ＶTNが０．９Ｖになったとすると特性は、実線ｅ
に示すように、ＶINV ＝１．７Ｖに変化する。又、Ｐ型
ＭＯＳトランジスタＰ４のしきい値電圧ＶTPが−０．９
Ｖになり、Ｎ型ＭＯＳトランジスタＮ４のしきい値電圧
ＶTNが０．５Ｖになったとすると、実線ｆに示すように
ＶINV ＝１．３Ｖになる。
【００２２】即ち、本実施例では、電源電圧を５Ｖで使
用する半導体装置には、記憶素子ＭＣをＮ型ディプリー
ションＭＯＳトランジスタとして第１入力回路３Ａを使
用し、電源電圧を３Ｖで使用する半導体装置には、記憶
素子ＭＣをＮ型エンハンスメントＭＯＳトランジスタと
して第２入力回路３Ｂを使用するようにすれば、入力バ
ッファ回路の入出力特性を電源電圧が５Ｖの場合と３Ｖ
の場合とで同一にすることができる。
用する半導体装置には、記憶素子ＭＣをＮ型ディプリー
ションＭＯＳトランジスタとして第１入力回路３Ａを使
用し、電源電圧を３Ｖで使用する半導体装置には、記憶
素子ＭＣをＮ型エンハンスメントＭＯＳトランジスタと
して第２入力回路３Ｂを使用するようにすれば、入力バ
ッファ回路の入出力特性を電源電圧が５Ｖの場合と３Ｖ
の場合とで同一にすることができる。
【００２３】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例の回路図である。
図２を参照すると、本実施例が図１に示す第１の実施例
と異なるのは、第１入力回路３Ｃおよび第２入力回路３
Ｄである。本実施例では、２つの入力回路において、第
１の実施例で用いられていた初段のＣＭＯＳインバータ
回路が省かれており、入力信号Ｓが直接、Ｐ型ＭＯＳト
ランジスタＰ５，Ｎ型ＭＯＳトランジスタＮ６およびＰ
型ＭＯＳトランジスタＰ７，Ｎ型ＭＯＳトランジスタＮ
８のゲート電極に入力されている。尚、本実施例では、
出力信号はドライブ回路としてのインバータ回路１１を
介して出力される。
する。図３は、本発明の第２の実施例の回路図である。
図２を参照すると、本実施例が図１に示す第１の実施例
と異なるのは、第１入力回路３Ｃおよび第２入力回路３
Ｄである。本実施例では、２つの入力回路において、第
１の実施例で用いられていた初段のＣＭＯＳインバータ
回路が省かれており、入力信号Ｓが直接、Ｐ型ＭＯＳト
ランジスタＰ５，Ｎ型ＭＯＳトランジスタＮ６およびＰ
型ＭＯＳトランジスタＰ７，Ｎ型ＭＯＳトランジスタＮ
８のゲート電極に入力されている。尚、本実施例では、
出力信号はドライブ回路としてのインバータ回路１１を
介して出力される。
【００２４】本実施例では、Ｐ型ＭＯＳトランジスタＰ
５とＮ型ＭＯＳトランジスタＮ６からなるＣＭＯＳイン
バータ回路の入出力特性を、第１の実施例における第１
入力回路３ＡのＰ型ＭＯＳトランジスタＰ３とＮ型ＭＯ
ＳトランジスタＮ３からなるインバータ回路の入出力特
性に等しくなるように設定し、又、Ｐ型ＭＯＳトランジ
スタＰ７とＮ型ＭＯＳトランジスタＮ８とからなるＣＭ
ＯＳインバータ回路の入出力特性を、第１の実施例にお
けるＰ型ＭＯＳトランジスタＰ４とＮ型ＭＯＳトランジ
スタＮ４とからなるインバータ回路の入出力特性に等し
くなるように設定することによって、第１の実施例と同
様の効果を得ることができる。しかも、本実施例におい
ては、選択されていない方の入力回路では高位電源線１
と接地線２との間に電流が流れないので、消費電流も削
減することができる。尚、本実施例では、入力信号と出
力信号の位相の整合をとり且つ負荷回路に対する駆動能
力を高めるために、ドライブ回路としてのインバータ回
路１１を介して信号を出力している。
５とＮ型ＭＯＳトランジスタＮ６からなるＣＭＯＳイン
バータ回路の入出力特性を、第１の実施例における第１
入力回路３ＡのＰ型ＭＯＳトランジスタＰ３とＮ型ＭＯ
ＳトランジスタＮ３からなるインバータ回路の入出力特
性に等しくなるように設定し、又、Ｐ型ＭＯＳトランジ
スタＰ７とＮ型ＭＯＳトランジスタＮ８とからなるＣＭ
ＯＳインバータ回路の入出力特性を、第１の実施例にお
けるＰ型ＭＯＳトランジスタＰ４とＮ型ＭＯＳトランジ
スタＮ４とからなるインバータ回路の入出力特性に等し
くなるように設定することによって、第１の実施例と同
様の効果を得ることができる。しかも、本実施例におい
ては、選択されていない方の入力回路では高位電源線１
と接地線２との間に電流が流れないので、消費電流も削
減することができる。尚、本実施例では、入力信号と出
力信号の位相の整合をとり且つ負荷回路に対する駆動能
力を高めるために、ドライブ回路としてのインバータ回
路１１を介して信号を出力している。
【００２５】以上の実施例においては、スイッチング回
路７として、Ｐ型ＭＯＳトランジスタＰ６とＮ型ＭＯＳ
トランジスタＮ５の直列回路およびＰ型ＭＯＳトランジ
スタＰ８とＮ型ＭＯＳトランジスタＮ７の直列回路を用
いたが、本発明はこれに限られるものではない。例え
ば、第１入力回路３Ａまたは３Ｃにおける出力側のＰ型
ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ６
のドレインどうしを短絡してその接続点を出力端とし、
この出力端と出力端子６との間にトランスファゲートの
ＭＯＳトランジスタを設け、このＭＯＳトランジスタの
ゲート電極に、制御回路１０からの制御信号Ｃ１および
Ｃ２を入力し、第２入力回路についても同様の構成とし
て、第１入力回路の出力と第２入力回路の出力とを切り
換えることもできる。又、上述のトランスファゲートを
Ｎ型ＭＯＳトランジスタＮ５とＮ型ＭＯＳトランジスタ
Ｎ７とだけで構成することも可能である。
路７として、Ｐ型ＭＯＳトランジスタＰ６とＮ型ＭＯＳ
トランジスタＮ５の直列回路およびＰ型ＭＯＳトランジ
スタＰ８とＮ型ＭＯＳトランジスタＮ７の直列回路を用
いたが、本発明はこれに限られるものではない。例え
ば、第１入力回路３Ａまたは３Ｃにおける出力側のＰ型
ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ６
のドレインどうしを短絡してその接続点を出力端とし、
この出力端と出力端子６との間にトランスファゲートの
ＭＯＳトランジスタを設け、このＭＯＳトランジスタの
ゲート電極に、制御回路１０からの制御信号Ｃ１および
Ｃ２を入力し、第２入力回路についても同様の構成とし
て、第１入力回路の出力と第２入力回路の出力とを切り
換えることもできる。又、上述のトランスファゲートを
Ｎ型ＭＯＳトランジスタＮ５とＮ型ＭＯＳトランジスタ
Ｎ７とだけで構成することも可能である。
【００２６】
【発明の効果】以上説明したように、本発明は、信号入
力端子にその入力端が接続される第１入力回路と、信号
入力端子にその入力端が接続され第１入力回路とは異な
る入出力特性を有する第２入力回路を設け、半導体装置
が有する読み出し専用記憶素子と同様の構造を有する制
御用記憶素子の情報によって、第１入力回路と第２入力
回路の一方を選択することができるように構成されてい
るので、例えば、第１入力回路を電源電圧が５Ｖで動作
する時に最適の特性を示すように設計し、又、第２入力
回路を電源電圧が３Ｖで動作する時に最適の特性を示す
ように設計しておけば、一つの入力バッファ回路で電源
電圧５Ｖ時と３Ｖ時にそれぞれ最適の特性を示す入力バ
ッファ回路を得ることができる。しかも、その切り換え
は、顧客から供給されたデータを読み出し専用記憶素子
に書き込む工程と同一の書き込み工程で行なえるので、
半導体装置の製造工程を変更する必要もなく容易であ
る。
力端子にその入力端が接続される第１入力回路と、信号
入力端子にその入力端が接続され第１入力回路とは異な
る入出力特性を有する第２入力回路を設け、半導体装置
が有する読み出し専用記憶素子と同様の構造を有する制
御用記憶素子の情報によって、第１入力回路と第２入力
回路の一方を選択することができるように構成されてい
るので、例えば、第１入力回路を電源電圧が５Ｖで動作
する時に最適の特性を示すように設計し、又、第２入力
回路を電源電圧が３Ｖで動作する時に最適の特性を示す
ように設計しておけば、一つの入力バッファ回路で電源
電圧５Ｖ時と３Ｖ時にそれぞれ最適の特性を示す入力バ
ッファ回路を得ることができる。しかも、その切り換え
は、顧客から供給されたデータを読み出し専用記憶素子
に書き込む工程と同一の書き込み工程で行なえるので、
半導体装置の製造工程を変更する必要もなく容易であ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す実施例の入出力特性を示す図であ
る。
る。
【図３】本発明の第２の実施例の回路図である。
【図４】分図（ａ）は、エンハンスメント型ＮＭＯＳト
ランジスタで構成された読み出し専用記憶素子の断面図
である。分図（ｂ）は、ディプリーション型ＮＭＯＳト
ランジスタで構成された読み出し専用記憶素子の断面図
である。分図（ｃ）は、分図（ａ）および分図（ｂ）に
示した読み出し専用記憶素子のドレイン電流−ゲート電
圧特性を示す図である。
ランジスタで構成された読み出し専用記憶素子の断面図
である。分図（ｂ）は、ディプリーション型ＮＭＯＳト
ランジスタで構成された読み出し専用記憶素子の断面図
である。分図（ｃ）は、分図（ａ）および分図（ｂ）に
示した読み出し専用記憶素子のドレイン電流−ゲート電
圧特性を示す図である。
【図５】分図（ａ）は、従来の入力バッファ回路の一例
の回路図である。分図（ｂ）は、分図（ａ）に示す従来
の入力バッファ回路の入出力特性を示す図である。
の回路図である。分図（ｂ）は、分図（ａ）に示す従来
の入力バッファ回路の入出力特性を示す図である。
１ 高位電源線 ２ 接地線 ３，３Ａ，３Ｂ，３Ｃ，３Ｄ 入力回路 ４ ドライブ回路 ５ 入力端子 ６ 出力端子 ７ スイッチング回路 ８，９，１１ インバータ回路 １０ 制御回路 ４１ Ｐ型基板 ４２，４３ ソース・ドレイン拡散層 ４４ 絶縁層 ４５ ゲート電極 ４６ チャンネル部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/112 Ｈ０３Ｋ 19/0175 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３３ 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｋ
Claims (5)
- 【請求項１】 製造工程において情報の書き込みを行な
う読み出し専用記憶素子を有する半導体装置のチップ上
に設けられる入力バッファ回路であって、 入力端が信号入力端子に接続されたＣＭＯＳ構成のイン
バータ回路を含む、第１の入力回路と、 入力端が前記信号入力端子に接続され前記インバータ回
路とは異なる入出力特性を示すＣＭＯＳ構成のインバー
タ回路を含む、第２の入力回路と、 前記第１の入力回路の出力と前記第２の入力回路の出力
とを切り換えて出力端子に伝達するスイッチング手段
と、 前記製造工程中の前記読み出し専用記憶素子への情報書
き込み工程において情報を書き込まれる制御用記憶素子
を有し、前記制御用記憶素子に記憶された情報により、
前記スイッチング手段を介して前記第１の入力回路の出
力と前記第２の入力回路の出力の切り換えを制御する制
御回路とを有することを特徴とする入力バッファ回路。 - 【請求項２】 入力端が信号入力端子に接続されたＣＭ
ＯＳ構成の第１のインバータ回路と、ソース電極が高位
電源線に接続されゲート電極が前記第１のインバータ回
路の出力端に接続されたＰチャンネル型の第１のＭＯＳ
電界効果トランジスタと、ソース電極が接地線に接続さ
れゲート電極が前記第１のインバータ回路の出力端に接
続されたＮチャンネル型の第２のＭＯＳ電界効果トラン
ジスタとからなる第１の入力回路と、 入力端が前記信号入力端子に接続され前記第１のインバ
ータ回路とは異なる入出力特性を示すＣＭＯＳ構成の第
２のインバータ回路と、ソース電極が前記高位電源線に
接続されゲート電極が前記第２のインバータ回路の出力
端に接続されたＰチャンネル型の第３のＭＯＳ電界効果
トランジスタと、ソース電極が前記接地線に接続されゲ
ート電極が前記第２のインバータ回路の出力端に接続さ
れたＮチャンネル型の第４のＭＯＳ電界効果トランジス
タとからなる第２の入力回路と、 ソース電極が前記第１のＭＯＳ電界効果トランジスタの
ドレイン電極に接続されドレイン電極が出力端子に接続
されたＰチャンネル型の第５のＭＯＳ電界効果トランジ
スタと、ソース電極が前記第２のＭＯＳ電界効果トラン
ジスタのドレイン電極に接続されドレイン電極が前記出
力端子に接続されたＮチャンネル型の第６のＭＯＳ電界
効果トランジスタと、ソース電極が前記第３のＭＯＳ電
界効果トランジスタのドレイン電極に接続されドレイン
電極が前記出力端子に接続されたＰチャンネル型の第７
のＭＯＳ電界効果トランジスタと、ソース電極が前記第
４のＭＯＳ電界効果トランジスタのドレイン電極に接続
されドレイン電極が前記出力端子に接続されたＮチャン
ネル型の第８のＭＯＳ電界効果トランジスタとからなる
スイッチング回路と、 ゲート電極とソース電極とが共通にされて前記接地線に
接続されドレイン電極が負荷としてのＰチャンネル型Ｍ
ＯＳ電界効果トランジスタを介して前記高位電源線に接
続される制御用Ｎチャンネル型ＭＯＳ電界効果トランジ
スタと、入力端が前記制御用Ｎチャンネル型ＭＯＳ電界
効果トランジスタのドレインに接続され出力端が前記第
６および前記第７のＭＯＳ電界効果トランジスタのゲー
ト電極に接続された第３のインバータ回路と、入力端が
前記第３のインバータ回路の出力端に接続され出力端が
前記第５および前記第８のＭＯＳ電界効果トランジスタ
のゲート電極に接続された第４のインバータ回路とから
なる制御回路とを含むことを特徴とする入力バッファ回
路。 - 【請求項３】 ソース電極が高位電源線に接続されゲー
ト電極が信号入力端子に接続されたＰチャンネル型の第
１のＭＯＳ電界効果トランジスタと、ソース電極が低位
電源線に接続されゲート電極が前記信号入力端子に接続
されたＮチャンネル型の第２のＭＯＳ電界効果トランジ
スタとからなる第１の入力回路と、 ソース電極が前記高位電源線に接続されゲート電極が前
記信号入力端子に接続されたＰチャンネル型の第３のＭ
ＯＳ電界効果トランジスタと、ソース電極が前記低位電
源線に接続されゲート電極が前記信号入力端子に接続さ
れたＮチャンネル型の第４のＭＯＳ電界効果トランジス
タとからなり、前記第１の入力回路とは異なる入出力特
性を示す第２の入力回路と、 ソース電極が前記第１のＭＯＳ電界効果トランジスタの
ドレイン電極に接続されドレイン電極が出力端子に接続
されたＰチャンネル型の第５のＭＯＳ電界効果トランジ
スタと、ソース電極が前記第２のＭＯＳ電界効果トラン
ジスタのドレイン電極に接続されドレイン電極が前記出
力端子に接続されたＮチャンネル型の第６のＭＯＳ電界
効果トランジスタと、ソース電極が前記第３のＭＯＳ電
界効果トランジスタのドレイン電極に接続されドレイン
電極が前記出力端子に接続されたＰチャンネル型の第７
のＭＯＳ電界効果トランジスタと、ソース電極が前記第
４のＭＯＳ電界効果トランジスタのドレイン電極に接続
されドレイン電極が前記出力端子に接続されたＮチャン
ネル型の第８のＭＯＳ電界効果トランジスタとからなる
スイッチング回路と、 ゲート電極とソース電極とが共通にされて前記接地線に
接続されドレイン電極が負荷としてのＰチャンネル型Ｍ
ＯＳ電界効果トランジスタを介して前記高位電源線に接
続される制御用Ｎチャンネル型ＭＯＳ電界効果トランジ
スタと、入力端が前記制御用Ｎチャンネル型ＭＯＳ電界
効果トランジスタのドレインに接続され出力端が前記第
６および前記第７の電界効果ＭＯＳトランジスタのゲー
ト電極に接続された第１のインバータ回路と、入力端が
前記第１のインバータ回路の出力端に接続され出力端が
前記第５および第８のＭＯＳ電界効果トランジスタのゲ
ート電極に接続された第２のインバータ回路とからなる
制御回路とを含むことを特徴とする入力バッファ回路。 - 【請求項４】 前記第１のＭＯＳ電界効果トランジスタ
のドレイン電極と前記第２のＭＯＳ電界効果トランジス
タのドレイン電極とが短絡され、前記第３のＭＯＳ電界
効果トランジスタのドレイン電極と前記第４のＭＯＳ電
界効果トランジスタのドレイン電極とが短絡されている
ことを特徴とする請求項２記載の入力バッファ回路また
は請求項３記載の入力バッファ回路。 - 【請求項５】 請求項４記載の入力バッファ回路におい
て、 前記スイッチング回路は、前記第５のＭＯＳ電界効果ト
ランジスタと前記第６のＭＯＳ電界効果トランジスタと
の並列回路および前記第７のＭＯＳ電界効果トランジス
タと前記第８のＭＯＳ電界効果トランジスタとの並列回
路で構成されていることに代えて、前記第６のＭＯＳ電
界効果トランジスタと前記第８のＭＯＳ電界効果トラン
ジスタとで構成されていることを特徴とする入力バッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121522A JPH05315939A (ja) | 1992-05-14 | 1992-05-14 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121522A JPH05315939A (ja) | 1992-05-14 | 1992-05-14 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315939A true JPH05315939A (ja) | 1993-11-26 |
Family
ID=14813313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121522A Withdrawn JPH05315939A (ja) | 1992-05-14 | 1992-05-14 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147928A (ja) * | 2008-12-19 | 2010-07-01 | Fujitsu Microelectronics Ltd | 半導体装置及びシステム |
| JP2012104195A (ja) * | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム |
-
1992
- 1992-05-14 JP JP4121522A patent/JPH05315939A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147928A (ja) * | 2008-12-19 | 2010-07-01 | Fujitsu Microelectronics Ltd | 半導体装置及びシステム |
| JP2012104195A (ja) * | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム |
| US8917563B2 (en) | 2010-11-11 | 2014-12-23 | Ps4 Luxco S.A.R.L. | Semiconductor device and information processing system including an input circuit with a delay |
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