JPH05152926A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH05152926A JPH05152926A JP3336220A JP33622091A JPH05152926A JP H05152926 A JPH05152926 A JP H05152926A JP 3336220 A JP3336220 A JP 3336220A JP 33622091 A JP33622091 A JP 33622091A JP H05152926 A JPH05152926 A JP H05152926A
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- JP
- Japan
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- output
- channel transistor
- impedance
- output buffer
- stage inverter
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Abstract
(57)【要約】
【目的】 テスタあるいは実装基板のインピーダンスに
整合できるように、出力バッファの出力インピーダンス
をアナログ的に可変にし、インピーダンス不整合による
誤動作を防止する。 【構成】 出力バッファ回路１２を駆動する前段インバ
ータ１１の電源を外部入力端子９またはＤ／Ａコンバー
タの出力によって、可変的に印加できるように構成し、
出力バッファ回路１２の出力インピーダンスを可変でき
るようにした。 【効果】 インピーダンス不整合による誤動作が防止で
きる。
整合できるように、出力バッファの出力インピーダンス
をアナログ的に可変にし、インピーダンス不整合による
誤動作を防止する。 【構成】 出力バッファ回路１２を駆動する前段インバ
ータ１１の電源を外部入力端子９またはＤ／Ａコンバー
タの出力によって、可変的に印加できるように構成し、
出力バッファ回路１２の出力インピーダンスを可変でき
るようにした。 【効果】 インピーダンス不整合による誤動作が防止で
きる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、出力インピーダンスをアナログ的に可変できる出
力回路に関するものである。
特に、出力インピーダンスをアナログ的に可変できる出
力回路に関するものである。
【０００２】
【従来の技術】図３，図４は、従来の出力回路であり、
図３は固定駆動能力の切換え可能な出力バッファ回路、
図４は２種類の駆動能力に切換え可能な出力バッファで
ある。図３において、１はＰチャネルトランジスタ、２
はＮチャネルトランジスタで、それぞれ直列に接続さ
れ、Ｐチャネルトランジスタ１のソースに電源３が接続
され、Ｎチャネルトランジスタ２のソースにＧＮＤ４が
接続されている。前段インバータ５の出力は、Ｐチャネ
ルトランジスタ１のゲート及びＮチャネルトランジスタ
２のゲートに接続されている。Ｐチャネルトランジスタ
１とＮチャネルトランジスタ２のドレインは、出力端子
６に接続されている。図４において、Ｐチャネルトラン
ジスタ１のドレインは、Ｎチャネルトランジスタ１２，
１３のドレインに接続されている。Ｐチャネルトランジ
スタ１のソースには電源３が接続され、Ｎチャネルトラ
ンジスタ１２，１３のソースにはＧＮＤ１４，１５がそ
れぞれ接続されている。前段インバータ５の出力はＰチ
ャネルトランジスタ１とＮチャネルトランジスタ１２の
ゲートに接続され、また、Ｐチャネルトランジスタ１の
ソースはスイッチ１６を介して、Ｎチャネルトランジス
タ１３のソースに接続されている。Ｐチャネルトランジ
スタ１とＮチャネルトランジスタ１２，１３のドレイン
は出力端子６に接続されている。
図３は固定駆動能力の切換え可能な出力バッファ回路、
図４は２種類の駆動能力に切換え可能な出力バッファで
ある。図３において、１はＰチャネルトランジスタ、２
はＮチャネルトランジスタで、それぞれ直列に接続さ
れ、Ｐチャネルトランジスタ１のソースに電源３が接続
され、Ｎチャネルトランジスタ２のソースにＧＮＤ４が
接続されている。前段インバータ５の出力は、Ｐチャネ
ルトランジスタ１のゲート及びＮチャネルトランジスタ
２のゲートに接続されている。Ｐチャネルトランジスタ
１とＮチャネルトランジスタ２のドレインは、出力端子
６に接続されている。図４において、Ｐチャネルトラン
ジスタ１のドレインは、Ｎチャネルトランジスタ１２，
１３のドレインに接続されている。Ｐチャネルトランジ
スタ１のソースには電源３が接続され、Ｎチャネルトラ
ンジスタ１２，１３のソースにはＧＮＤ１４，１５がそ
れぞれ接続されている。前段インバータ５の出力はＰチ
ャネルトランジスタ１とＮチャネルトランジスタ１２の
ゲートに接続され、また、Ｐチャネルトランジスタ１の
ソースはスイッチ１６を介して、Ｎチャネルトランジス
タ１３のソースに接続されている。Ｐチャネルトランジ
スタ１とＮチャネルトランジスタ１２，１３のドレイン
は出力端子６に接続されている。
【０００３】次に動作について説明する。図３において
は、前段インバータ５に入力された信号は反転され、さ
らにＰチャネルトランジスタ１とＮチャネルトランジス
タ２で構成されるインバータで反転され、その反転され
た出力は出力端子６に出力される。したがって、図３に
示した出力バッファの駆動能力（出力インピーダンス）
はＰチャネルトランジスタ１とＮチャネルトランジスタ
２の特性で決定される。次に、図４においては、前段イ
ンバータ５で反転された入力信号は、スイッチ１６がＯ
Ｎの時はＰチャネルトランジスタ１とＮチャネルトラン
ジスタ１２，１３で構成されるインバータで反転され、
出力端子６に出力される。スイッチ１６がＯＦＦの時
は、前段インバータ５で反転された入力信号は、Ｐチャ
ネルトランジスタ１とＮチャネルトランジスタ１２で構
成されるインバータで反転され、出力端子６に出力され
る。したがって、図４に示した出力バッファの駆動能力
（出力インピーダンス）は、Ｐチャネルトランジスタ１
とＮチャネルトランジスタ１２，１３の特性で決まり、
Ｎチャネルトランジスタ１２，１３が等しいものとする
と、スイッチ１６をＯＮした時の出力バッファの駆動能
力はスイッチ１６をＯＦＦした時に比べると２倍とな
り、出力インピーダンスは１／２となる。
は、前段インバータ５に入力された信号は反転され、さ
らにＰチャネルトランジスタ１とＮチャネルトランジス
タ２で構成されるインバータで反転され、その反転され
た出力は出力端子６に出力される。したがって、図３に
示した出力バッファの駆動能力（出力インピーダンス）
はＰチャネルトランジスタ１とＮチャネルトランジスタ
２の特性で決定される。次に、図４においては、前段イ
ンバータ５で反転された入力信号は、スイッチ１６がＯ
Ｎの時はＰチャネルトランジスタ１とＮチャネルトラン
ジスタ１２，１３で構成されるインバータで反転され、
出力端子６に出力される。スイッチ１６がＯＦＦの時
は、前段インバータ５で反転された入力信号は、Ｐチャ
ネルトランジスタ１とＮチャネルトランジスタ１２で構
成されるインバータで反転され、出力端子６に出力され
る。したがって、図４に示した出力バッファの駆動能力
（出力インピーダンス）は、Ｐチャネルトランジスタ１
とＮチャネルトランジスタ１２，１３の特性で決まり、
Ｎチャネルトランジスタ１２，１３が等しいものとする
と、スイッチ１６をＯＮした時の出力バッファの駆動能
力はスイッチ１６をＯＦＦした時に比べると２倍とな
り、出力インピーダンスは１／２となる。
【０００４】
【発明が解決しようとする課題】従来の出力回路におけ
る出力バッファ回路は、以上のように構成されているの
で出力インピーダンスを固定あるいは２種類選択しかで
きず、出力バッファ回路を内蔵した半導体装置の出荷の
際のテスタによる検査時、あるいは半導体装置を基板上
に実装した時に、テスタあるいは実装基板と半導体装置
のインピーダンスアンマッチが発生し、リンギング等に
より、誤動作が発生する問題点がある。
る出力バッファ回路は、以上のように構成されているの
で出力インピーダンスを固定あるいは２種類選択しかで
きず、出力バッファ回路を内蔵した半導体装置の出荷の
際のテスタによる検査時、あるいは半導体装置を基板上
に実装した時に、テスタあるいは実装基板と半導体装置
のインピーダンスアンマッチが発生し、リンギング等に
より、誤動作が発生する問題点がある。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、半導体装置の出力回路の出力
バッファのインピーダンスがテスタあるいは実装基板の
インピーダンスと整合するようにして、テスト時あるい
は実装時にインピーダンスアンマッチによる誤動作を起
こさないような出力回路を得ることを目的としている。
るためになされたもので、半導体装置の出力回路の出力
バッファのインピーダンスがテスタあるいは実装基板の
インピーダンスと整合するようにして、テスト時あるい
は実装時にインピーダンスアンマッチによる誤動作を起
こさないような出力回路を得ることを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る出力回路
は、図１で示すように、直列接続の第１，第２トランジ
スタより成る出力バッファ回路１２と、この出力バッフ
ァ回路の前段に設けられる第１の前段インバータ（前段
インバータ５）と、上記出力バッファ回路の出力が供給
される出力端子とを備えた出力回路に、上記第１の前段
インバータと同一特性の第２の前段インバータ（前段イ
ンバータ１１）を上記出力バッファ回路の前段に設け
た。
は、図１で示すように、直列接続の第１，第２トランジ
スタより成る出力バッファ回路１２と、この出力バッフ
ァ回路の前段に設けられる第１の前段インバータ（前段
インバータ５）と、上記出力バッファ回路の出力が供給
される出力端子とを備えた出力回路に、上記第１の前段
インバータと同一特性の第２の前段インバータ（前段イ
ンバータ１１）を上記出力バッファ回路の前段に設け
た。
【０００７】
【作用】この発明による出力回路は、第２の前段インバ
ータの駆動電位を変化させることによって、出力バッフ
ァ回路の第１，第２トランジスタのゲートの入力電圧が
変わり、この結果出力バッファ回路のオン抵抗値が変わ
ることによって出力インピーダンスを変化させる。
ータの駆動電位を変化させることによって、出力バッフ
ァ回路の第１，第２トランジスタのゲートの入力電圧が
変わり、この結果出力バッファ回路のオン抵抗値が変わ
ることによって出力インピーダンスを変化させる。
【０００８】
【実施例】以下、この発明の実施例を図について説明す
る。図１はこの発明の一実施例を示す出力回路の回路図
である。図１において、１は第１トランジスタとしての
Ｐチャネルトランジスタ、２は第２トランジスタとして
のＮチャネルトランジスタ、３は電源、４，１０はＧＮ
Ｄ、５は第１の前段インバータとしての前段インバー
タ、６は出力端子、７はＰチャネルトランジスタ、８は
Ｎチャネルトランジスタ、９は入力端子、１１は第２の
前段インバータとしての前段インバータ、１２は出力バ
ッファ回路である。前段インバータ５の出力は、出力バ
ッファ回路１２のＰチャネルトランジスタ１のゲートに
接続されている。Ｐチャネルトランジスタ７とＮチャネ
ルトランジスタ８とで構成される前段インバータ１１の
出力は、出力バッファ回路１２のＮチャネルトランジス
タ２のゲートと接続されている。また、Ｐチャネルトラ
ンジスタ７のソースは外部回路との入力端子９に接続さ
れ、ＮチャネルトランジスタのソースはＧＮＤ１０と接
続されている。また、入力端子９には、電圧が可変でき
る電源装置が接続される。
る。図１はこの発明の一実施例を示す出力回路の回路図
である。図１において、１は第１トランジスタとしての
Ｐチャネルトランジスタ、２は第２トランジスタとして
のＮチャネルトランジスタ、３は電源、４，１０はＧＮ
Ｄ、５は第１の前段インバータとしての前段インバー
タ、６は出力端子、７はＰチャネルトランジスタ、８は
Ｎチャネルトランジスタ、９は入力端子、１１は第２の
前段インバータとしての前段インバータ、１２は出力バ
ッファ回路である。前段インバータ５の出力は、出力バ
ッファ回路１２のＰチャネルトランジスタ１のゲートに
接続されている。Ｐチャネルトランジスタ７とＮチャネ
ルトランジスタ８とで構成される前段インバータ１１の
出力は、出力バッファ回路１２のＮチャネルトランジス
タ２のゲートと接続されている。また、Ｐチャネルトラ
ンジスタ７のソースは外部回路との入力端子９に接続さ
れ、ＮチャネルトランジスタのソースはＧＮＤ１０と接
続されている。また、入力端子９には、電圧が可変でき
る電源装置が接続される。
【０００９】次に、この実施例の動作について説明す
る。外部入力端子９には、０〜Ｖｃｃまでの駆動電圧が
印加される。ここで、電源３，前段インバータ５の電圧
はＶｃｃであり、Ｐチャネルトランジスタ７，Ｎチャネ
ルトランジスタ８で構成される前段インバータ１１と前
段インバータ５の特性は等しいものとする。外部入力端
子９にＶｃｃが印加された時、出力バッファ１２のＰチ
ャネルトランジスタ１とＮチャネルトランジスタ２は前
段インバータ５と前段インバータ１１と同じ大きさの電
圧で駆動され、従来例（図３）の出力バッファ回路と同
じ動作をする。この時の出力インピーダンスはＰチャネ
ルトランジスタ１，Ｎチャネルトランジスタ２の特性で
決定されるある決まった値をとる。入力端子９に印加す
る電圧をＶｃｃから０方向に下げていくと、前段インバ
ータ１１の出力電圧の最大値も下がっていき、Ｎチャネ
ルトランジスタ２のＯＮ抵抗値は外部入力端子９にＶｃ
ｃを印加した時のＯＮ抵抗値に比べ上昇していく。した
がって、外部入力端子９に印加する電圧をＶｃｃから減
少させていくと、Ｎチャネルトランジスタ２の出力イン
ピーダンスは外部入力端子９にＶｃｃを印加した時に比
べ上昇する。すなわち、入力端子９に印加する電圧をア
ナログ的に可変することにより、出力バッファ回路１２
の出力インピーダンスもアナログ的に可変できるように
なる。
る。外部入力端子９には、０〜Ｖｃｃまでの駆動電圧が
印加される。ここで、電源３，前段インバータ５の電圧
はＶｃｃであり、Ｐチャネルトランジスタ７，Ｎチャネ
ルトランジスタ８で構成される前段インバータ１１と前
段インバータ５の特性は等しいものとする。外部入力端
子９にＶｃｃが印加された時、出力バッファ１２のＰチ
ャネルトランジスタ１とＮチャネルトランジスタ２は前
段インバータ５と前段インバータ１１と同じ大きさの電
圧で駆動され、従来例（図３）の出力バッファ回路と同
じ動作をする。この時の出力インピーダンスはＰチャネ
ルトランジスタ１，Ｎチャネルトランジスタ２の特性で
決定されるある決まった値をとる。入力端子９に印加す
る電圧をＶｃｃから０方向に下げていくと、前段インバ
ータ１１の出力電圧の最大値も下がっていき、Ｎチャネ
ルトランジスタ２のＯＮ抵抗値は外部入力端子９にＶｃ
ｃを印加した時のＯＮ抵抗値に比べ上昇していく。した
がって、外部入力端子９に印加する電圧をＶｃｃから減
少させていくと、Ｎチャネルトランジスタ２の出力イン
ピーダンスは外部入力端子９にＶｃｃを印加した時に比
べ上昇する。すなわち、入力端子９に印加する電圧をア
ナログ的に可変することにより、出力バッファ回路１２
の出力インピーダンスもアナログ的に可変できるように
なる。
【００１０】なお上記実施例ではＰチャネルトランジス
タ７，Ｎチャネルトランジスタ８で構成される前段イン
バータ１１の電圧を入力端子に外部より印加したが、入
力端子のかわりにＤ／Ａコンバータ出力を前段インバー
タの電源として用いてもよく、図２にこの構成を示す。
図２において、２０はＤ／Ａコンバータであり、Ｄ／Ａ
コンバータ２０を除く部分についての構成は、図１と同
様であり、Ｐチャネルトランジスタ７のソースに入力端
子９の代わりにＤ／Ａコンバータ２０が接続される。ま
た、前段インバータ１１の電源（駆動電圧）となるＤ／
Ａコンバータ２０の出力は、プログラマブルに調整可能
である。
タ７，Ｎチャネルトランジスタ８で構成される前段イン
バータ１１の電圧を入力端子に外部より印加したが、入
力端子のかわりにＤ／Ａコンバータ出力を前段インバー
タの電源として用いてもよく、図２にこの構成を示す。
図２において、２０はＤ／Ａコンバータであり、Ｄ／Ａ
コンバータ２０を除く部分についての構成は、図１と同
様であり、Ｐチャネルトランジスタ７のソースに入力端
子９の代わりにＤ／Ａコンバータ２０が接続される。ま
た、前段インバータ１１の電源（駆動電圧）となるＤ／
Ａコンバータ２０の出力は、プログラマブルに調整可能
である。
【００１１】
【発明の効果】以上のように、この発明によれば、出力
バッファを駆動する前段インバータの電源を外部入力端
子あるいはＤ／Ａコンバータによって可変的に印加でき
るようにしたので、半導体装置の出力インピーダンスを
アナログ的に調整でき、半導体装置とテスタあるいは実
装基板のインピーダンスとの整合をとることができ、イ
ンピーダンス不整合による誤動作を防止する効果があ
る。
バッファを駆動する前段インバータの電源を外部入力端
子あるいはＤ／Ａコンバータによって可変的に印加でき
るようにしたので、半導体装置の出力インピーダンスを
アナログ的に調整でき、半導体装置とテスタあるいは実
装基板のインピーダンスとの整合をとることができ、イ
ンピーダンス不整合による誤動作を防止する効果があ
る。
【図１】この発明の一実施例を示す出力回路の回路図で
ある。
ある。
【図２】図１の回路の応用例を示す図である。
【図３】従来の出力回路の一例を示す回路図である。
【図４】従来の出力回路の他の実施例を示す回路図であ
る。
る。
１，７ Ｐチャネルトランジスタ ２，８ Ｎチャネルトランジスタ ３ 電源 ４，１０ ＧＮＤ ５，１１ 前段インバータ ６ 出力端子 ９ 入力端子 １２ 出力バッファ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図３，図４は、従来の出力回路であり、
図３は固定駆動能力の出力バッファ回路、図４は２種類
の駆動能力に切換え可能な出力バッファである。図３に
おいて、１はＰチャネルトランジスタ、２はＮチャネル
トランジスタで、それぞれ直列に接続され、Ｐチャネル
トランジスタ１のソースに電源３が接続され、Ｎチャネ
ルトランジスタ２のソースにＧＮＤ４が接続されてい
る。前段インバータ５の出力は、Ｐチャネルトランジス
タ１のゲート及びＮチャネルトランジスタ２のゲートに
接続されている。Ｐチャネルトランジスタ１とＮチャネ
ルトランジスタ２のドレインは、出力端子６に接続され
ている。図４において、Ｐチャネルトランジスタ１のソ
ースに電源３が接続され、Ｎチャネルトランジスタ１
２，１３のソースにＧＮＤ１４，１５がそれぞれ接続さ
れている。前段インバータ５の出力はＰチャネルトラン
ジスタ１のゲート及びＮチャネルトランジスタ１２，１
３のゲートに接続されている。Ｐチャネルトランジスタ
１のドレインとＮチャネルトランジスタ１２のドレイン
は、出力端子６に接続され、またＮチャネルトランジス
タ１３のドレインはスイッチ１６を介して出力端子６に
接続されている。
図３は固定駆動能力の出力バッファ回路、図４は２種類
の駆動能力に切換え可能な出力バッファである。図３に
おいて、１はＰチャネルトランジスタ、２はＮチャネル
トランジスタで、それぞれ直列に接続され、Ｐチャネル
トランジスタ１のソースに電源３が接続され、Ｎチャネ
ルトランジスタ２のソースにＧＮＤ４が接続されてい
る。前段インバータ５の出力は、Ｐチャネルトランジス
タ１のゲート及びＮチャネルトランジスタ２のゲートに
接続されている。Ｐチャネルトランジスタ１とＮチャネ
ルトランジスタ２のドレインは、出力端子６に接続され
ている。図４において、Ｐチャネルトランジスタ１のソ
ースに電源３が接続され、Ｎチャネルトランジスタ１
２，１３のソースにＧＮＤ１４，１５がそれぞれ接続さ
れている。前段インバータ５の出力はＰチャネルトラン
ジスタ１のゲート及びＮチャネルトランジスタ１２，１
３のゲートに接続されている。Ｐチャネルトランジスタ
１のドレインとＮチャネルトランジスタ１２のドレイン
は、出力端子６に接続され、またＮチャネルトランジス
タ１３のドレインはスイッチ１６を介して出力端子６に
接続されている。
Claims (1)
- 【請求項１】 直列接続の第１，第２トランジスタより
成る出力バッファ回路と、この出力バッファ回路の前段
に設けられる第１の前段インバータと、上記出力バッフ
ァ回路の出力が供給される出力端子とを備えた出力回路
において、上記第１の前段インバータと同一特性の第２
の前段インバータを上記出力バッファ回路の前段に設
け、上記第２の前段インバータの駆動電位を変化させて
上記出力バッファ回路の出力インピーダンスを可変する
ようにしたことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336220A JPH05152926A (ja) | 1991-11-26 | 1991-11-26 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336220A JPH05152926A (ja) | 1991-11-26 | 1991-11-26 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152926A true JPH05152926A (ja) | 1993-06-18 |
Family
ID=18296880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336220A Pending JPH05152926A (ja) | 1991-11-26 | 1991-11-26 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046468B2 (en) | 2004-03-17 | 2006-05-16 | Hitachi, Ltd. | Semiconductor integrated circuit and magnetic storage device using the same |
| JP2015035780A (ja) * | 2013-08-09 | 2015-02-19 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
-
1991
- 1991-11-26 JP JP3336220A patent/JPH05152926A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046468B2 (en) | 2004-03-17 | 2006-05-16 | Hitachi, Ltd. | Semiconductor integrated circuit and magnetic storage device using the same |
| JP2015035780A (ja) * | 2013-08-09 | 2015-02-19 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
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