JPH04304016A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH04304016A JPH04304016A JP6817691A JP6817691A JPH04304016A JP H04304016 A JPH04304016 A JP H04304016A JP 6817691 A JP6817691 A JP 6817691A JP 6817691 A JP6817691 A JP 6817691A JP H04304016 A JPH04304016 A JP H04304016A
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- Japan
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- cmos inverter
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- cmos
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- 230000007704 transition Effects 0.000 abstract description 9
- 101100208128 Arabidopsis thaliana TSA1 gene Proteins 0.000 abstract 1
- 102000003629 TRPC3 Human genes 0.000 abstract 1
- 101150037542 Trpc3 gene Proteins 0.000 abstract 1
- 101150026818 trp3 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に係り
、特に半導体集積回路からなる出力バッファ回路に関す
る。
、特に半導体集積回路からなる出力バッファ回路に関す
る。
【０００２】
【従来の技術】従来のこの種の出力バッファ回路は、図
３に示すように、入力端子５に入力信号を受けメインバ
ッファ回路を駆動するＭＯＳトランジスタＰ１１，Ｎ１
１からなるＣＭＯＳインバータ構成のプリバッファ回路
Ｇ１２と、この出力信号を出力端子６に受け出力端子に
接続された負荷を駆動する比較的駆動能力の大きいＭＯ
ＳトランジスタＰ１２，Ｎ１２からなるＣＭＯＳインバ
ータ構成のメインインバッファ回路Ｇ１３を含み、構成
されている。
３に示すように、入力端子５に入力信号を受けメインバ
ッファ回路を駆動するＭＯＳトランジスタＰ１１，Ｎ１
１からなるＣＭＯＳインバータ構成のプリバッファ回路
Ｇ１２と、この出力信号を出力端子６に受け出力端子に
接続された負荷を駆動する比較的駆動能力の大きいＭＯ
ＳトランジスタＰ１２，Ｎ１２からなるＣＭＯＳインバ
ータ構成のメインインバッファ回路Ｇ１３を含み、構成
されている。
【０００３】
【発明が解決しようとする課題】前述した従来の出力バ
ッファ回路は、比較的大きい負荷を駆動するため、複数
の出力バッファ回路が同時に動作すると、電源供給配線
に瞬間的に大電流が流れて雑音が発生し、集積回路装置
周辺及び集積回路自体の誤動作を引き起こすという問題
点があった。
ッファ回路は、比較的大きい負荷を駆動するため、複数
の出力バッファ回路が同時に動作すると、電源供給配線
に瞬間的に大電流が流れて雑音が発生し、集積回路装置
周辺及び集積回路自体の誤動作を引き起こすという問題
点があった。
【０００４】本発明の目的は、前記問題点を解決し、瞬
間的に大電流が流れないようにし、誤動作が生じないよ
うにした出力バッファ回路を提供することにある。
間的に大電流が流れないようにし、誤動作が生じないよ
うにした出力バッファ回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の出力バッファ回
路の構成は、入力信号を受ける第１，第２のＣＭＯＳイ
ンバータと、前記第１，第２のＣＭＯＳインバータの出
力をゲート入力とする第３のＣＭＯＳインバータと、互
いに並列接続された第１，第２のＣＭＯＳトランジスタ
対とを備え、前記第１，第２のＣＭＯＳトランジスタ対
のゲート電極は、前記第３のＣＭＯＳインバータの出力
端子からの信号が印加されていることを特徴とする。
路の構成は、入力信号を受ける第１，第２のＣＭＯＳイ
ンバータと、前記第１，第２のＣＭＯＳインバータの出
力をゲート入力とする第３のＣＭＯＳインバータと、互
いに並列接続された第１，第２のＣＭＯＳトランジスタ
対とを備え、前記第１，第２のＣＭＯＳトランジスタ対
のゲート電極は、前記第３のＣＭＯＳインバータの出力
端子からの信号が印加されていることを特徴とする。
【０００６】
【実施例】図１は本発明の第１の実施例の出力バッファ
回路を示す回路図である。
回路を示す回路図である。
【０００７】図１において、本実施例では、入力端子１
がＰチャネル（ＣＨ）トランジスタＰ１とＮＣＨトラン
ジスタＮ１とで構成された第１のＣＭＯＳインバータＧ
１と、ＰＣＨトランジスタＰ２とＮＣＨトランジスタＮ
２とで構成された第２のＣＭＯＳインバータＧ２とに入
力されていて、第１のＣＭＯＳインバータＧ１の出力信
号は、ＰＣＨトランジスタＰ３のゲート端子に入力され
、第２のＣＭＯＳインバータＧ２の出力信号はＮＣＨト
ランジスタＮ３のゲート端子に入力されていて、ＰＣＨ
トランジスタＰ３とＮＣＨトランジスタＮ３とで構成さ
れた第３のＣＭＯＳインバータＧ３は出力端子２を駆動
する。
がＰチャネル（ＣＨ）トランジスタＰ１とＮＣＨトラン
ジスタＮ１とで構成された第１のＣＭＯＳインバータＧ
１と、ＰＣＨトランジスタＰ２とＮＣＨトランジスタＮ
２とで構成された第２のＣＭＯＳインバータＧ２とに入
力されていて、第１のＣＭＯＳインバータＧ１の出力信
号は、ＰＣＨトランジスタＰ３のゲート端子に入力され
、第２のＣＭＯＳインバータＧ２の出力信号はＮＣＨト
ランジスタＮ３のゲート端子に入力されていて、ＰＣＨ
トランジスタＰ３とＮＣＨトランジスタＮ３とで構成さ
れた第３のＣＭＯＳインバータＧ３は出力端子２を駆動
する。
【０００８】また第３のＣＭＯＳインバータＧ３は、し
きい値の高い第４のＣＭＯＳインバータＧ４としきい値
の低い第５のＣＭＯＳインバータＧ５とを駆動する。
きい値の高い第４のＣＭＯＳインバータＧ４としきい値
の低い第５のＣＭＯＳインバータＧ５とを駆動する。
【０００９】さらに、第４のＣＭＯＳインバータＧ４の
出力信号は、第６のＣＭＯＳインバータＧ６に入力され
、第５のＣＭＯＳインバータＧ５の出力信号は第７のＣ
ＭＯＳインバータＧ７に入力されている。
出力信号は、第６のＣＭＯＳインバータＧ６に入力され
、第５のＣＭＯＳインバータＧ５の出力信号は第７のＣ
ＭＯＳインバータＧ７に入力されている。
【００１０】第１のＣＭＯＳインバータＧ１のＮＣＨト
ランジスタＮ１のソース端子は、並列に接続されたＰＣ
ＨトランジスタＰ４とＮＣＨトランジスタＮ４とのドレ
イン端子に接続され、ＰＣＨトランジスタＰ４とＮＣＨ
トランジスタＮ４とのゲート端子はいずれも第６のＣＭ
ＯＳインバータＧ６の出力端子と接続されていて、第２
のＣＭＯＳインバータＧ２のＰＣＨトランジスタＰ２の
ソース端子は、並列に接続されたＰＣＨトランジスタＰ
５とＮＣＨトランジスタＮ５とのドレイン端子に接続さ
れ、ＰＣＨトランジスタＰ５とＮＣＨトランジスタＮ５
とのゲート端子はいずれも第７のＣＭＯＳインバータＧ
７の出力端子と接続されている。
ランジスタＮ１のソース端子は、並列に接続されたＰＣ
ＨトランジスタＰ４とＮＣＨトランジスタＮ４とのドレ
イン端子に接続され、ＰＣＨトランジスタＰ４とＮＣＨ
トランジスタＮ４とのゲート端子はいずれも第６のＣＭ
ＯＳインバータＧ６の出力端子と接続されていて、第２
のＣＭＯＳインバータＧ２のＰＣＨトランジスタＰ２の
ソース端子は、並列に接続されたＰＣＨトランジスタＰ
５とＮＣＨトランジスタＮ５とのドレイン端子に接続さ
れ、ＰＣＨトランジスタＰ５とＮＣＨトランジスタＮ５
とのゲート端子はいずれも第７のＣＭＯＳインバータＧ
７の出力端子と接続されている。
【００１１】次に、このように構成された出力バッファ
回路の動作について説明する。入力端子１が低電位状態
（以後Ｌレベルと略す）のとき、ＰＣＨトランジスタＰ
１は活性状態（以後ＯＮと略す），ＮＣＨトランジスタ
Ｎ１は不活性状態（以後ＯＦＦと略す）となり、第１の
ＣＭＯＳインバータＧ１は高電位状態（以後Ｈレベルと
略す）を出力し、ＰＣＨトランジスタＰ３はＯＦＦする
。
回路の動作について説明する。入力端子１が低電位状態
（以後Ｌレベルと略す）のとき、ＰＣＨトランジスタＰ
１は活性状態（以後ＯＮと略す），ＮＣＨトランジスタ
Ｎ１は不活性状態（以後ＯＦＦと略す）となり、第１の
ＣＭＯＳインバータＧ１は高電位状態（以後Ｈレベルと
略す）を出力し、ＰＣＨトランジスタＰ３はＯＦＦする
。
【００１２】また、ＰＣＨトランジスタＰ２はＯＮ，Ｎ
ＣＨトランジスタＮ１はＯＦＦ，ＰＣＨトランジスタＰ
５とＮＣＨトランジスタＮ５とは第７のＣＭＯＳインバ
ータＧ７の出力によりいずれか一方はＯＮとなり、第２
のＣＭＯＳインバータＧ２はＨレベルを出力し、ＮＣＨ
トランジスタＮ３はＯＮする。故に、第３のＣＭＯＳイ
ンバータＧ３の出力端子２はＬレベルとなり、第４のＣ
ＭＯＳインバータＧ４と第５のＣＭＯＳインバータＧ５
とはＨレベルを出力し、第６のＣＭＯＳインバータＧ６
と第７のＣＭＯＳインバータＧ７はＬレベルを出力し、
ＰＣＨトランジスタＰ４とＰＣＨトランジスタＰ５とは
ＯＮし、ＮＣＨトランジスタＮ４とＮＣＨトランジスタ
Ｎ５とはＯＦＦしている。
ＣＨトランジスタＮ１はＯＦＦ，ＰＣＨトランジスタＰ
５とＮＣＨトランジスタＮ５とは第７のＣＭＯＳインバ
ータＧ７の出力によりいずれか一方はＯＮとなり、第２
のＣＭＯＳインバータＧ２はＨレベルを出力し、ＮＣＨ
トランジスタＮ３はＯＮする。故に、第３のＣＭＯＳイ
ンバータＧ３の出力端子２はＬレベルとなり、第４のＣ
ＭＯＳインバータＧ４と第５のＣＭＯＳインバータＧ５
とはＨレベルを出力し、第６のＣＭＯＳインバータＧ６
と第７のＣＭＯＳインバータＧ７はＬレベルを出力し、
ＰＣＨトランジスタＰ４とＰＣＨトランジスタＰ５とは
ＯＮし、ＮＣＨトランジスタＮ４とＮＣＨトランジスタ
Ｎ５とはＯＦＦしている。
【００１３】つまり、入力端子１がＬレベルで安定して
いるとき、ＰＣＨトランジスタＰ５とＰＣＨトランジス
タＰ２がＯＮし、ＮＣＨトランジスタＮ２がＯＦＦする
ため、第２のＣＭＯＳインバータＧ２のＨレベルは電源
電圧まで上がっている。
いるとき、ＰＣＨトランジスタＰ５とＰＣＨトランジス
タＰ２がＯＮし、ＮＣＨトランジスタＮ２がＯＦＦする
ため、第２のＣＭＯＳインバータＧ２のＨレベルは電源
電圧まで上がっている。
【００１４】また、入力端子１がＨレベルのとき、同様
に第１のＣＭＯＳインバータＧ１と第２のＣＭＯＳイン
バータＧ２はＬレベルを出力し、第３のＣＭＯＳインバ
ータＧ３はＨレベルを出力し、第４のＣＭＯＳインバー
タＧ４と第５のＣＭＯＳインバータＧ５とはＬレベルを
出力し、第６のＣＭＯＳインバータＧ６と第７のＣＭＯ
ＳインバータＧ７とはＨレベルを出力し、ＰＣＨトラン
ジスタＰ４とＰＣＨトランジスタＰ５とはＯＦＦし、Ｎ
ＣＨトランジスタＮ４とＮＣＨトランジスタＮ５とはＯ
ＦＦしている。つまり、入力端子１がＨレベルで安定し
ているとみ、ＰＣＨトランジスタＰ１はＯＦＦし、ＮＣ
ＨトランジスタＮ１とＮＣＨトランジスタＮ４とがＯＮ
するため、第１のＣＭＯＳインバータＧ１のＬレベルは
接地電位まで下がっている。
に第１のＣＭＯＳインバータＧ１と第２のＣＭＯＳイン
バータＧ２はＬレベルを出力し、第３のＣＭＯＳインバ
ータＧ３はＨレベルを出力し、第４のＣＭＯＳインバー
タＧ４と第５のＣＭＯＳインバータＧ５とはＬレベルを
出力し、第６のＣＭＯＳインバータＧ６と第７のＣＭＯ
ＳインバータＧ７とはＨレベルを出力し、ＰＣＨトラン
ジスタＰ４とＰＣＨトランジスタＰ５とはＯＦＦし、Ｎ
ＣＨトランジスタＮ４とＮＣＨトランジスタＮ５とはＯ
ＦＦしている。つまり、入力端子１がＨレベルで安定し
ているとみ、ＰＣＨトランジスタＰ１はＯＦＦし、ＮＣ
ＨトランジスタＮ１とＮＣＨトランジスタＮ４とがＯＮ
するため、第１のＣＭＯＳインバータＧ１のＬレベルは
接地電位まで下がっている。
【００１５】次に、入力端子１がＬレベルからＨレベル
へ遷移するとき、第１のＣＭＯＳインバータＧ１と第２
のＣＭＯＳインバータＧ２の出力はＨレベルからＬレベ
ルに遷移し、第３のＣＭＯＳインバータＧ３の出力はＬ
レベルからＨレベルへ遷移するが、第３のＣＭＯＳイン
バータＧ３の出力は第４のＣＭＯＳインバータＧ４の高
いしきい値より上がるまで、第６のＣＭＯＳインバータ
Ｇ６はＬレベルを出力しているので、ＰＣＨトランジス
タＰ４はＯＮ，ＮＣＨトランジスタＮ４はＯＦＦし、第
１のＣＭＯＳインバータＧ１の出力はＰＣＨトランジス
タＰ４のＶＴだけ接地電位より高い電位を出力するため
、ＰＣＨトランジスタＰ３のＯＮ電流は小さくなり、出
力端子２の電位の遷移は緩やかになるとともに、電源供
給配線から流れ込む電流のピーク値は低減される。
へ遷移するとき、第１のＣＭＯＳインバータＧ１と第２
のＣＭＯＳインバータＧ２の出力はＨレベルからＬレベ
ルに遷移し、第３のＣＭＯＳインバータＧ３の出力はＬ
レベルからＨレベルへ遷移するが、第３のＣＭＯＳイン
バータＧ３の出力は第４のＣＭＯＳインバータＧ４の高
いしきい値より上がるまで、第６のＣＭＯＳインバータ
Ｇ６はＬレベルを出力しているので、ＰＣＨトランジス
タＰ４はＯＮ，ＮＣＨトランジスタＮ４はＯＦＦし、第
１のＣＭＯＳインバータＧ１の出力はＰＣＨトランジス
タＰ４のＶＴだけ接地電位より高い電位を出力するため
、ＰＣＨトランジスタＰ３のＯＮ電流は小さくなり、出
力端子２の電位の遷移は緩やかになるとともに、電源供
給配線から流れ込む電流のピーク値は低減される。
【００１６】同様に、入力端子１がＨレベルからＬレベ
ルへ遷移するときは、第３のＣＭＯＳインバータＧ３の
出力が第５のＣＭＯＳインバータＧ５の低いしきい値よ
り下がるまで、第７のＣＭＯＳインバータＧ７はＨレベ
ルを出力しているので、ＰＣＨトランジスタＰ５はＯＦ
Ｆ，ＮＣＨトランジスタＮ５はＯＮし、第２のＣＭＯＳ
インバータＧ２の出力はＮＣＨトランジスタＮ４のＶＴ
だけ電源電位より低い電位を出力するため、ＮＣＨトラ
ンジスタＮ３のＯＮ電流は小さくなり、出力端子の電位
の遷移は緩やかになるとともに、電源供給配線へ流れ出
す電流のピーク値は低減される。
ルへ遷移するときは、第３のＣＭＯＳインバータＧ３の
出力が第５のＣＭＯＳインバータＧ５の低いしきい値よ
り下がるまで、第７のＣＭＯＳインバータＧ７はＨレベ
ルを出力しているので、ＰＣＨトランジスタＰ５はＯＦ
Ｆ，ＮＣＨトランジスタＮ５はＯＮし、第２のＣＭＯＳ
インバータＧ２の出力はＮＣＨトランジスタＮ４のＶＴ
だけ電源電位より低い電位を出力するため、ＮＣＨトラ
ンジスタＮ３のＯＮ電流は小さくなり、出力端子の電位
の遷移は緩やかになるとともに、電源供給配線へ流れ出
す電流のピーク値は低減される。
【００１７】故に、複数の出力バッファ回路が同時に動
作するとき、電源供給線に瞬間的に流れる電流は低減さ
れるため、雑音を少なくすることができる。
作するとき、電源供給線に瞬間的に流れる電流は低減さ
れるため、雑音を少なくすることができる。
【００１８】図２は本発明の第２の実施例の出力バッフ
ァ回路を示す回路図である。
ァ回路を示す回路図である。
【００１９】図２において、本実施例が前記第１の実施
例と異なる点は、シュミットトリガ回路Ｇ１１を有する
点である。
例と異なる点は、シュミットトリガ回路Ｇ１１を有する
点である。
【００２０】即ちメインバッファ回路となるＣＭＯＳイ
ンバータ構成のＰＣＨトランジスタＰ８とＮＣＨトラン
ジスタＮ８とを駆動するプリバッファ回路の出力電位を
遷移するときだけ、メインバッファ回路のＯＮ電流を低
減するように制御するための、ＰＣＨトランジスタＰ９
，Ｐ１０やＮＣＨトランジスタＮ９，Ｎ１０をシュミッ
トトリガ回路Ｇ１１で同時に駆動していることである。 本実施例でも、前述の説明と同様に、出力バッファ回路
の出力端子４の電位の遷移を緩やかにし、雑音を少なく
することができる。
ンバータ構成のＰＣＨトランジスタＰ８とＮＣＨトラン
ジスタＮ８とを駆動するプリバッファ回路の出力電位を
遷移するときだけ、メインバッファ回路のＯＮ電流を低
減するように制御するための、ＰＣＨトランジスタＰ９
，Ｐ１０やＮＣＨトランジスタＮ９，Ｎ１０をシュミッ
トトリガ回路Ｇ１１で同時に駆動していることである。 本実施例でも、前述の説明と同様に、出力バッファ回路
の出力端子４の電位の遷移を緩やかにし、雑音を少なく
することができる。
【００２１】以上本実施例の出力バッファ回路は、出力
端子を駆動するメインバッファ回路となるＣＭＯＳイン
バータ構成のＰＣＨトランジスタやＮＣＨトランジスタ
のゲート電位を制御することにより、トランジスタのＯ
Ｎ電流を低減させることを特徴としている。
端子を駆動するメインバッファ回路となるＣＭＯＳイン
バータ構成のＰＣＨトランジスタやＮＣＨトランジスタ
のゲート電位を制御することにより、トランジスタのＯ
Ｎ電流を低減させることを特徴としている。
【００２２】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、出力端子を駆動するメインバッファ回路と
なるＣＭＯＳインバータ構成のＰＣＨトランジスタやＮ
ＣＨトランジスタのゲート電位を制御することで、トラ
ンジスタのＯＮ電流を低減し、出力電位の遷移を緩やか
にし、雑音の発生を少なくする効果がある。
ファ回路は、出力端子を駆動するメインバッファ回路と
なるＣＭＯＳインバータ構成のＰＣＨトランジスタやＮ
ＣＨトランジスタのゲート電位を制御することで、トラ
ンジスタのＯＮ電流を低減し、出力電位の遷移を緩やか
にし、雑音の発生を少なくする効果がある。
【図１】本発明の第１の実施例の出力バッファ回路を示
す回路図である。
す回路図である。
【図２】本発明の第２の実施例の出力バッファ回路を示
す回路図である。
す回路図である。
【図３】従来の出力バッファ回路を示す回路図である。
１，３，５ 入力端子
２，４，６ 出力端子
Ｇ４ しきい値の高いＣＭＯＳインバータＧ５
しきい値の低いＣＭＯＳインバータＧ１，Ｇ２，
Ｇ３，Ｇ６，Ｇ７，Ｇ８，Ｇ９，Ｇ１０，Ｇ１２，Ｇ１
３ ＣＭＯＳインバータＧ１１ シュミッ
トトリガ回路
しきい値の低いＣＭＯＳインバータＧ１，Ｇ２，
Ｇ３，Ｇ６，Ｇ７，Ｇ８，Ｇ９，Ｇ１０，Ｇ１２，Ｇ１
３ ＣＭＯＳインバータＧ１１ シュミッ
トトリガ回路
Claims (1)
- 【請求項１】 入力信号を受ける第１，第２のＣＭＯ
Ｓインバータと、前記第１，第２のＣＭＯＳインバータ
の出力をゲート入力とする第３のＣＭＯＳインバータと
、互いに並列接続された第１，第２のＣＭＯＳトランジ
スタ対とを備え、前記第１，第２のＣＭＯＳトランジス
タ対のゲート電極は、前記第３のＣＭＯＳインバータの
出力端子からの信号が印加されていることを特徴とする
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6817691A JPH04304016A (ja) | 1991-04-01 | 1991-04-01 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6817691A JPH04304016A (ja) | 1991-04-01 | 1991-04-01 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304016A true JPH04304016A (ja) | 1992-10-27 |
Family
ID=13366206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6817691A Pending JPH04304016A (ja) | 1991-04-01 | 1991-04-01 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304016A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404051A (en) * | 1992-03-12 | 1995-04-04 | Texas Instruments Incorporated | Totem-pole load driving circuit with potential rise characteristics control |
| KR100474733B1 (ko) * | 1997-06-30 | 2005-07-07 | 삼성전자주식회사 | 반도체메모리장치용데이터출력회로 |
| KR100643913B1 (ko) * | 2004-11-03 | 2006-11-10 | 매그나칩 반도체 유한회사 | 출력 버퍼 |
-
1991
- 1991-04-01 JP JP6817691A patent/JPH04304016A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404051A (en) * | 1992-03-12 | 1995-04-04 | Texas Instruments Incorporated | Totem-pole load driving circuit with potential rise characteristics control |
| KR100474733B1 (ko) * | 1997-06-30 | 2005-07-07 | 삼성전자주식회사 | 반도체메모리장치용데이터출력회로 |
| KR100643913B1 (ko) * | 2004-11-03 | 2006-11-10 | 매그나칩 반도체 유한회사 | 출력 버퍼 |
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