KR910003939A - 레벨변환 반도체 장치 - Google Patents
레벨변환 반도체 장치 Download PDFInfo
- Publication number
- KR910003939A KR910003939A KR1019900011282A KR900011282A KR910003939A KR 910003939 A KR910003939 A KR 910003939A KR 1019900011282 A KR1019900011282 A KR 1019900011282A KR 900011282 A KR900011282 A KR 900011282A KR 910003939 A KR910003939 A KR 910003939A
- Authority
- KR
- South Korea
- Prior art keywords
- channel mos
- mos transistor
- gate
- transistor
- power supply
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 레벨변환회로의 제2실시예의 회로도,
제4도는 본 발명에 의한 레벨변환회로의 제3실시예의 회로도,
제5도는 본 발명에 의한 레벨변환회로의 제4실시예의 회로도.
Claims (7)
- 제1전원과 제2전원 사이에 삽입되어 그 게이트에서 ECL레벨 입력 신호를 수신하는 P채널 트랜지스터: 상기 P채널 트랜지스터와 직렬로 연결되어 있는 N채널 트랜지스터: 상기 트랜지스터들을 ON 및 OFF시켜 ECL레벨 입력신호를 TTL레벨 출력신호로 변환시키고 상기 출력신호를 상기 P채널 트랜지스터와 상기 N채널 트랜지스터간의 연결점에서 출력하는 레벨변환회로 수단 : 상기 N채널 트랜지스터에 직렬로 소정의 트랜지스터를 삽입하는 수단: 및 상기 소정 트랜지스터의 게이트를 상기 P채널 트랜지스터의 게이트에 연결하여 상기 P채널 트랜지스터가 ON되는 동시에 상기 소정 트랜지스터가 OFF되어 상기 제1전원과 상기 제2전원 사이의 관통 전류를 방지하는 수단으로 구성되어 있는 레벨 변환 반도체 장치.
- ECL레벨 입력신호를 입력하는 제1입력단자: 상기 ECL레벨 입력신호들에 보상신호들을 입력하는 제2입력단자: 플러스 측의 제1전원과 마이너스 측의 제2전원 사이에 삽입되어 상기 제1입력 단지를 거쳐서 그 게이트에서 상기 ECL레벨 입력신호들을 수신하는 제1P채널 MOS트랜지스터; 상기 P채널 MOS트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제1채널 MOS트랜지터들: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 상기 제2입력단자를 거쳐서 그 게이트에서 상기 ECL레벨 입력신호들을 수신하는 제2P채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터와 상기 제2전원의 사이에 직렬로 연결되어 있는 제2N채널 MOS트랜지스터: 상기 P 채널 MOS트랜지스터와 상기 제1N채널 트랜지스터의 사이나 또는 상기 제1N채널 MOS트랜지스터와 상기 제2전원의 사이에 삽입되어 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트에 연결되어 있는 제3N채널 MOS트랜지스터: 상기 제2N채널 MOS트랜지스터와 상기 제2전원의 사이에 연결되어 그 게이트가 상기 제2P채널 MOS트랜지스터에 연결되어 있는 제4N 채널 MOS트랜지스터: 상기 제2P 채널 MOS트랜지스터의 드레인과 상기 제2N채널 MOS트랜지스터간의 연결점에 위치하여 TTL레벨 출력신호를 출력하고 상기 제1N채널 MOS트랜지스터의 게이트에 신호를 전송하는 제1출력단자: 및 상기 제1P채널 MOS트랜지스터의 드레인과 상기 제1N채널 MOS트랜지스터간의 연결점에 위치하여 상기 TTL 레벨 출력신호들에 보상 신호들을 출력하고 상기 제2N채널 MOS트랜지스터의 게이트로 상기 신호들을 전송하는 제2출력단자로 구성되는 레벨 변환 반도체 장치.
- ECL레벨 입력신호들을 입력하는 제1입력단자: 상기 ECL레벨 입력신호들로 보상신호들을 입력하는 제2입력단자: 플러스 측의 제1전원과 마이너스 측의 제2전원 사이에 삽입되어 그 게이트에 상기 제1입력단자를 거쳐서 상기 ECL레벨 입력신호들을 수신하는 제1P채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제1N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 상기 제2입력단자를 거쳐서 그 게이트에서 상기 ECL레벨 입력신호들에 대한 보상신호들을 수신하는 제2P채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터와 상기 제2전원 사이에 직렬로 삽입되어 있는 제2N채널 MOS트랜지스터: 상기 제1P채널 MOS트랜지스터와 상기 제1N채널 MOS트랜지스터의 사이나 또는 상기 제1N채널MOS트랜지스터와 상기 제2전원 사이에 삽입되어 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트에 연결되어 있는 제3N채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터와 상기 제2N채널 MOS트랜지스터의 사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터의 게이트에 연결되어 있는 제4N채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터의 드레인과 상기 제4 N채널 MOS트랜지스터간의 연결점에 위치하여 TTL레벨 출력신호들을 출력하고 상기 제1N채널 MOS트랜지스터의 게이트로 신호들을 전송하는 제1출력단자: 및 상기 제1P채널 MOS트랜지스터와 상기 제3N채널 MOS트랜지스터간의 연결점에 위치하여 상기 TTL레벨 출력신호들로 보상 신호들을 출력하고 상기 제2N채널 MOS트랜지스터의 게이트로 상기 신호를 전송하는 제2출력단자로 구성되어 있는 레벨 변환 반도체 장치.
- ECL레벨 입력 신호를 입력하는 제1입력 단자: 상기 ECL 레벨 입력 신호들에 보상신호들을 입력하는 제2입력 단자: 플러스측의 제1전원과 마이너스측의 제2전원의 사이에 삽입되어 상기 제1입력단자를 거쳐서 그 게이트에서 ECL레벨 입력신호들을 수신하는 제1P채널 MOS트랜지스터: 상기 제1P채널 MOS트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제1N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 상기 제2 입력단자를 거쳐서 그 게이트에서 상기 ECL레벨 입력신호들의 보상 신호들을 수신하는 제2P채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터와 상기 제2전원 사이에 직렬로 삽입되어 있는 제2N채널 MOS트랜지스터: 상기 제1N채널 MOS트랜지스터와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제1N채널 MOS트랜지스터의 게이트에 연결되어 있는 제3N채널 MOS트랜지스터: 상기 제2N채널 MOS트랜지스터와 제2전원의사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터의 게이트에 연결되어있는 4N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원 사이에 삽입되어 있고 그 베이스가 상기 제1P채널 MOS트랜지스터와 상기 제1N채널 MOS트랜지스터간의 연결점에 연결되어 있는 제 1바이폴러 트랜지스터: 상기 제1바이폴러 트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제5N채널 MOS트랜지스터: 상기 제5N채널 MOS트랜지스터와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트에 연결되어 있는 제6N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 있고 스베이스가 상기 제2P채널 MOS트랜지스터와 상기 제2 또는 제4N채널 트랜지스터간의 연결점에 연결되어 있는 제2바이폴러 트랜지스터: 상기 제2바이폴러 트랜지스터와 상기 제2전원 사이에 직렬로 삽입되어 있는 제7N채널 MOS트랜지스터: 상기 제7N채널 트랜지스터와 상기 제2전원 사이에 연결되어 있고 그 게이트가 상기 제2P 채널 MOS트랜지스터의 게이트에 연결되어 있는 제8N채널 MOS트랜지스터: 상기 제2바이폴러 트랜지스터의 에미터와 상기 제7N채널 MOS트랜지스터간의 연결점 또는 T아기 제2바이폴러 트랜지스터의 베이스와 상기 제2채널 MOS트랜지스터간의 연결점에 위치하여 TTL레벨 출력신호들을 출력하고 상기 제1N채널 MOS트랜지스터의 게이트와 상기 제5N채널 MOS트랜지스터의 게이트로 상기 신호들을 전송하는 제1출력단자 수단: 및 상기 제1바이폴러 트랜지스터의 에미터와 상기 제5N채널 MOS트랜지스터간의 연결점 또는 상기 제1바이폴러 트랜지스터의 베이스와 상기 N채널 MOS트랜지스터간의 연결점에 위치하여 상기 TTL레벨 출력신호들로 보상신호들을 출력하고 상기 제2N채널 MOS트랜지스터의 게이트 및 상기 제7N채널 MOS트랜지스터의 게이트로 상기 신호들을 전송하는 제2출력단자 수단으로 구성되어 있는 레벨 변환 반도체 장치.
- ECL레벨입력신호들을 입력하는 제1입력단자: 상기 ECL레벨 입력 신호들로 보상신호들을 입력하는 제2입력단자: 플러스측의 제1전원과 마이너스 측의 제2전원사이에 삽입되어 제1 입력단자를 거쳐서 그 게이트에서 상기 ECL레벨입력을 수신하는 제1P채널 MOS트랜지스터.:상기 제1P채널 MOS트랜지스터와 상기 제2전원 사이에 직렬로 삽입되어 있는 제1N채널 MOS트랜지스터: 상기 제1전원과 제2전원 사이에 삽입되어 상기 제2입력단자를 거쳐서 그 게이트에서 상기 ECL레벨 입력 신호들로의 보상신호들을 수신하는 제2P채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터와 상기 제2전원 사이에 직렬로 삽입되어 있는 제2N채널 MOS트랜지스터: 상기 제1P채널 MOS트랜지스터와 상기 제1N채널 MOS트랜지스터의 사이에 삽입되어 있고, 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트에 연결되어 있는 제3N채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터와 상기 제2N채널 MOS트랜지스터의 사이에 연결되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터의 게이트에 연결되어 있는 제4N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원 사이에 삽입되어 있고 그 베이스가 상기 제1P채널 MOS트랜지스터와 상기 제3N채널 MOS트랜지스터간의 연결점에 연결되어 있는 제1바이폴러 트랜지스터: 상기 제1바이폴러 트랜지스터와 상기 제2전원 사이에 직렬로 삽입되어 있는 제5N채널 MOS트랜지스터: 상기 제5N채널 MOS트랜지스터와 상기 제1바이폴러 트랜지스터의 사이에 삽입되어 있고 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트와 연결되어 있는 제6N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터와 상기 제2또는 제4N채널 MOS트랜지스터간의 연결점에 연결되어 있는 제2바이폴러 트랜지스터: 상기 제2바이폴러 트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제7N채널 MOS트랜지스터: 상기 제7N채널 MOS트랜지스터와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터의 게이트에 연결되어 있는 제8N채널 MOS트랜지스터: 상기 제2바이폴러 트랜지스터와 상기 제8N채널 MOS트랜지스터간의 연결점이나 또는 상기 제2바이폴러 트랜지스터의 베이스와 상기 제4N채널 MOS트랜지스터간의 연결점에 위치하여 TTL레벨 출력신호들을 출력하고 상기 제1N채널 MOS트랜지스터의 게이트로 또 상기 제 5N채널 MOS트랜지스터의 게이트로 상기 신호들을 전송하는 제1출력단자수단: 및 상기 제1바이폴러 트랜지스터와 상기 제6N채널 MOS트랜지스터간의 연결점이나 또는 상기 제1바이폴러 트랜지스터의 상기 제3N채널 MOS트랜지스터간의 연결점에 위치하여, 상기 TTL레벨 신호들로 보상신호들을 출력하는 제2출력단자 수단으로 구성되어 있는 레벨 변환 반도체 장치
- ECL레벨 입력신호들을 수신하는 제1입력단자: 상기 ECL레벨 입력 신호들로의 보상 신호들을 입력하는 제2입력단자: 플러스 측의 제1전원과 마이너스 측의 제2전원사이에 삽입되어 상기 제1입력단자를 거쳐서 그 게이트에서 ECL레벨 입력신호들을 수신하는 제1P채널 MOS트랜지스터: 상기 제1P채널 MOS트랜지스터와 상기 제2전원사이에 직렬로 삽입되어 있는 제1N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원 사이에 삽입되어 상기 제2입력단자를 거쳐서 그 게이트에서 상기 ECL레벨 입력신호들로의 보상신호들을 수신하는 제2P채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터와 상기 제2전원의 사이에 직렬과 삽입되어 있는 제2N채널 MOS트랜지스터: 상기 제1N채널 MOS트랜지스터와 상기 제2전원 사이에 삽입되어 있고 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트와 연결되어 있는 제3채널 MOS트랜지스터: 상기 제2N채널 MOS트랜지스터와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터와 연결되어 있는 제4N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 그 베이스가 상기 제1P채널 MOS트랜지스터와 상기 제1N채널 MOS트랜지스터간의 연결점에서 연결되어 있는 제1바이폴러 트랜지스터: 상기 제1바이폴러 트랜지스터와 상기 제2전원 사이에 직렬로 삽입되어 있는 제5N채널 MOS트랜지스터: 상기 제5N채널 MOS트랜지스터와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트와 연결되어 있는 제6N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 있고 그 베이스가 상기 제2P채널 MOS트랜지스터와 상기 제2N채널 MOS트랜지스터간의 연결점에서 연결되어 있는 제2바이폴러 트랜지스터: 상기 제2 바이폴러 트랜지스터와 상기 제2전원의 사이에 삽입되어 있는 제7N채널 MOS트랜지스터: 상기 제7N채널 MOS트랜지스터와 상기 제2전원의 사이에 삽입되어 있고 게이트가 상기 제2 P채널 MOS트랜지스터의 게이트와 연결되어 있는 제8N채널 MOS트랜지스터: 상기 제1바이폴러 트랜지스터의 베이스와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터의 게이트와 연결되어 있는 제3P채널 MOS트랜지스터: 상기 제2바이폴러 트랜지스터의 베이스와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트와 연결되어 있는 제4P채널 MOS트랜지스터: 상기 제2바이폴러 트랜지스터와 상기 제7N채널 MOS트랜지스터간의 연결점에 위치하여 TTL레벨 출력을 출력하는 제1출력단자수단: 및 상기 제1바이폴러 트랜지스터와 상기 제5N채널 MOS트랜지스터간의 연결점에 위치하여 상기 TTL레벨 출력신호들로 보상신호들을 출력하는 제2출력단자 수단으로 구성되고 상기 제1P채널 MOS트랜지스터와 상기 제1N채널 MOS트랜지스터간의 연결점이나 상기 제1바이폴러 트랜지스터와 상기 제5N채널 MOS트랜지스터간의 연결점이 상기 제2N채널 MOS트랜지스터의 게이트 및 상기 제7N채널 MOS트랜지스터의 게이트와 연결되어 있고 상기 제2P채널 MOS트랜지스터와 상기 제2N채널 MOS트랜지스터간의 연결점 또는 상기 제2바이폴러 트랜지스터와 상기 제7N채널 MOS트랜지스터간의 연결점이 상기 제1N채널 MOS트랜지스터의 게이트와 상기 제5N채널 MOS트랜지스터의 게이트에 연결되어 있는 레벨 변환 반도체 장치.
- ECL레벨 입력신호들을 입력하는 제1입력단자: 상게 ECL레벨 입력신호들로 보상신호들을 입력하는 제2입력단자: 플러스 측의 제1전원과 마이너스 측의 제2전원의 사이에 삽입되어 상기 제1입력단자를 거쳐서 그 게이트에서 ECL레벨 입력신호들을 수신하는 제1P채널 MOS트랜지스터: 상기 제1P채널 MOS트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제1N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원 사이에 삽입되어 상기 제2입력단자를 거쳐서 그 게이트에서 상기 ECL레벨 입력신호들로의 보상신호들을 수신하는 제2P채널 MOS트랜지스터: 상기 제2P채널MOS트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제2N채널 MOS트랜지스터: 상기 제1P챈러 MOS트랜지스터와 상기 제1N채널 MOS트랜지스터의 사이에 삽입되어 있고 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트와 연결되어 있는 제3N채널 MOS트랜지스터: 상기 제2P채널 MOS트랜지스터의 상기 제2N채널 MOS트랜지스터의 사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터의 게이트와 연결되어 있는 제4N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 있고 그 베이스가 상기 제1P채널 MOS트랜지스터와 상기 제3N채널 MOS트랜지스터간의 연결점에 연결되어 있는 제1바이폴러 트랜지스터: 상기 제1바이폴러 트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제5N채널 MOS트랜지스터: 상기 제5N채널 MOS트랜지스터와 상기 제1바이플러 트랜지스터의 사이에 삽입되어 있고 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트에 연결되어 있는 제6N채널 MOS트랜지스터: 상기 제1전원과 상기 제2전원의 사이에 삽입되어 있고 그 베이스가 상기 제2P채널 MOS트랜지스터와 상기 제4N채널 MOS트랜지스터간의 연결점에서 연결되어 있는 제2바이폴러 트랜지스터: 상기 제2바이폴러 트랜지스터와 상기 제2전원의 사이에 직렬로 삽입되어 있는 제7N채널 MOS트랜지스터: 상기 제7N채널 MOS트랜지스터와 상기 제2바이폴러 트랜지스터의 사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터의 게이트와 연결되어 있는 제8N채널 MOS트랜지스터: 상기 제1바이폴러 트랜지스터의 베이스와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제2P채널 MOS트랜지스터의 게이트와 연결되어 있는 제3P채널 MOS트랜지스터: 상기 제2바이폴러 트랜지스터의 베이스와 상기 제2전원의 사이에 삽입되어 있고 그 게이트가 상기 제1P채널 MOS트랜지스터의 게이트와 연결되어 있는 제4P채널 MOS트랜지스터: 상기 제2바이폴러 트랜지스터와 상기 제8N채널 MOS트랜지스터간의 연결점에 위치하여 TTL레벨 출력신호들을 출력하는 제1출력단자 수단: 및 상기 제1바이폴러 트랜지스터와 상기 제6N채널 MOS트랜지스터간의 연결점에 위치하여 상기 TTL레벨 출력신호들로 보상신호들을 출력하는 제2출력단자 수단으로 구성되고 상기 제1P채널 MOS트랜지스터와 상기 제3N채널 MOS트랜지스터간의 연결점이나 또는 상기 제1바이폴러 트랜지스터와 상기 제6N채널 MOS트랜지스터간의 연결점이 상기 제2N채널 MOS트랜지스터의 게이트 및 상기 제7N채널 MOS트랜지스터의 게이트에 연결되어 있고 상기 제2P채널 MOS트랜지스터와 상기 제4N채널 MOS트랜지스터간의 연결점이나 또는 상기 제1바이폴러 트랜지스터와 상기 제8N채널 MOS트랜지스터간의 연결점이 상기 제1N채널 MOS트랜지스터의 게이트 및 상기 제5N채널 MOS트랜지스터의 게이트에 연결되어 있는 레벨 변환 반도체 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1192031A JPH0355914A (ja) | 1989-07-25 | 1989-07-25 | 半導体装置 |
JP1-192031 | 1989-07-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910003939A true KR910003939A (ko) | 1991-02-28 |
KR930008426B1 KR930008426B1 (en) | 1993-08-31 |
Family
ID=16284449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR9011282A KR930008426B1 (en) | 1989-07-25 | 1990-07-25 | Level conversion semiconductor device |
Country Status (4)
Country | Link |
---|---|
US (1) | US5075581A (ko) |
EP (1) | EP0410885A3 (ko) |
JP (1) | JPH0355914A (ko) |
KR (1) | KR930008426B1 (ko) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2975122B2 (ja) * | 1990-12-26 | 1999-11-10 | 富士通株式会社 | レベル変換回路 |
EP0501085B1 (en) * | 1991-02-28 | 1996-10-02 | International Business Machines Corporation | Level-shifter circuit for high-speed low-power biCMOS ECL to CMOS input buffers |
JP3079675B2 (ja) * | 1991-08-22 | 2000-08-21 | ソニー株式会社 | レベル変換回路 |
US5182475A (en) * | 1991-09-20 | 1993-01-26 | Integrated Device Technology, Inc. | ECL to CMOS voltage translator with bipolar transistor |
JPH05145401A (ja) * | 1991-11-21 | 1993-06-11 | Mitsubishi Electric Corp | レベル変換回路 |
JPH05218872A (ja) * | 1992-01-20 | 1993-08-27 | Nec Corp | コンパレータ回路とその駆動方法 |
JP2765346B2 (ja) * | 1992-03-18 | 1998-06-11 | 三菱電機株式会社 | バイモス増幅装置 |
US5329182A (en) * | 1992-08-12 | 1994-07-12 | Motorola Inc. | ATD pulse generator circuit with ECL to CMOS level conversion |
JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
US5461333A (en) * | 1993-03-15 | 1995-10-24 | At&T Ipm Corp. | Multi-chip modules having chip-to-chip interconnections with reduced signal voltage level and swing |
FR2702874B1 (fr) * | 1993-03-18 | 1995-06-09 | Centre Nat Rech Scient | Cellule memoire insensible aux rayonnements. |
FR2702873B1 (fr) * | 1993-03-18 | 1995-06-09 | Centre Nat Rech Scient | Cellule memoire insensible aux collisions d'ions lourds. |
US5426384A (en) * | 1993-12-27 | 1995-06-20 | Motorola, Inc. | Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same |
US5973508A (en) * | 1997-05-21 | 1999-10-26 | International Business Machines Corp. | Voltage translation circuit for mixed voltage applications |
DE19731704C1 (de) * | 1997-07-23 | 1998-10-08 | Siemens Ag | Pegelwandler |
US7570106B2 (en) * | 2002-09-27 | 2009-08-04 | Oki Semiconductor Co., Ltd. | Substrate voltage generating circuit with improved level shift circuit |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5759690B2 (ko) * | 1974-05-27 | 1982-12-16 | Tokyo Shibaura Electric Co | |
JPS5754428A (en) * | 1980-09-18 | 1982-03-31 | Seiko Epson Corp | Level interface circuit |
JPS5880929A (ja) * | 1981-11-06 | 1983-05-16 | Toshiba Corp | 相補型mos論理回路 |
US4485317A (en) * | 1981-10-02 | 1984-11-27 | Fairchild Camera & Instrument Corp. | Dynamic TTL input comparator for CMOS devices |
US4471242A (en) * | 1981-12-21 | 1984-09-11 | Motorola, Inc. | TTL to CMOS Input buffer |
US4486670A (en) * | 1982-01-19 | 1984-12-04 | Intersil, Inc. | Monolithic CMOS low power digital level shifter |
JPS5979641A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体集積回路装置 |
US4514651A (en) * | 1982-12-16 | 1985-04-30 | Motorola, Inc. | ECL To TTL output stage |
US4532436A (en) * | 1983-09-30 | 1985-07-30 | Rca Corporation | Fast switching circuit |
US4677320A (en) * | 1985-05-02 | 1987-06-30 | Fairchild Semiconductor Corporation | Emitter coupled logic to transistor transistor logic translator |
US4716312A (en) * | 1985-05-07 | 1987-12-29 | California Institute Of Technology | CMOS logic circuit |
US4663701A (en) * | 1985-08-02 | 1987-05-05 | Intermedics, Inc. | Voltage level shifter |
EP0304035B1 (en) * | 1987-08-17 | 1993-02-10 | Nec Corporation | Bi-mos circuit capable of high speed operation with low power consumption |
JPH01117417A (ja) * | 1987-10-30 | 1989-05-10 | Fujitsu Ltd | レベル変換回路 |
JPH0239719A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 半導体回路 |
US4931673A (en) * | 1989-10-02 | 1990-06-05 | Advanced Micro Devices, Inc. | ECL-to-TTL translator circuit with ground bounce protection |
-
1989
- 1989-07-25 JP JP1192031A patent/JPH0355914A/ja active Pending
-
1990
- 1990-07-25 EP EP19900402145 patent/EP0410885A3/en not_active Ceased
- 1990-07-25 US US07/557,706 patent/US5075581A/en not_active Expired - Fee Related
- 1990-07-25 KR KR9011282A patent/KR930008426B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5075581A (en) | 1991-12-24 |
EP0410885A3 (en) | 1991-10-02 |
JPH0355914A (ja) | 1991-03-11 |
KR930008426B1 (en) | 1993-08-31 |
EP0410885A2 (en) | 1991-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR910003939A (ko) | 레벨변환 반도체 장치 | |
KR890013862A (ko) | 전압레벨 변환회로 | |
KR900013380A (ko) | 전압 제어회로 | |
KR910017773A (ko) | 버퍼 회로 | |
KR970013707A (ko) | 레벨 시프트 반도체 장치 | |
KR950027822A (ko) | 전압레벨변환회로 | |
KR970013720A (ko) | 반도체 칩을 위한 출력 구동 회로 | |
KR870007509A (ko) | 집적회로에서의 버퍼회로 | |
KR890000959A (ko) | 출력 인터페이스 회로 | |
KR900002558A (ko) | 출력회로 | |
KR910002127A (ko) | 전원절환회로 | |
US5218247A (en) | CMIS circuit and its driver | |
KR950022107A (ko) | 출력 트랜지스터에 연결된 게이트 전류 제어 트랜지스터의 게이트 전압제어 회로를 갖는 출력 버퍼 회로 | |
KR890005995A (ko) | 바이폴라-상보형 금속 산화물 반도체 인버터 | |
KR970078002A (ko) | 전류 스파이크 억제 회로를 갖는 차분 신호 발생 회로 | |
KR880009375A (ko) | 씨모오스 어드레스 버퍼 | |
KR940008261A (ko) | 바이씨모스(bicmos) 레벨 변환 회로 | |
KR970055506A (ko) | 혼합 전압 입력 버퍼 | |
KR880006850A (ko) | 3스테이트 부설 상보형 mos집적회로 | |
KR940006344A (ko) | 출력 버퍼 회로 및 입력 버퍼 회로를 구비한 시스템 | |
KR970023374A (ko) | 반도체 집적회로장치 및 소진폭 신호 수신 방법 | |
KR870011619A (ko) | 반도체 감지회로 | |
KR920022298A (ko) | 레벨 변환 출력 회로 | |
KR970060698A (ko) | Mosfet를 채택한 차동 회로를 갖는 레벨 변환 회로 | |
KR970072379A (ko) | 신호 전송용의 긴 내부 배선을 구비한 cmos 논리 집적 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 19960816 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |