JP2006197568A - 半導体装置及びそれを用いた電子機器 - Google Patents

Abstract

【課題】消費電力を低減することができる半導体装置及びそれを用いた電子機器を提供することを課題とする。
【解決手段】本発明の半導体装置は、高電位電源から第１の電位が供給され、低電位電源から第２の電位が供給され、入力ノードに第１の信号が入力されると、出力ノードから第２の信号を出力する。本発明の半導体装置は、第２の信号の電位差を、第１の電位と第２の電位の電位差よりも小さくすることにより、配線の充電と放電に伴う消費電力を低減することができる。
【選択図】図１

Description

本発明は、入力ノードと出力ノードを有し、入力ノードに信号が入力されると、出力ノードから信号を出力する半導体装置に関する。また、複数のトランジスタを含む半導体装置に関する。

近年、あらゆる電子機器に半導体装置が利用されるようになり、半導体装置の開発が活発に進められている。半導体装置の一つに、ソースドライバ１０１、ゲートドライバ１０６及び画素１１０を有するものがある（図２０（Ａ）参照、例えば、特許文献１参照）。

ソースドライバ１０１が含む信号出力回路１０は、高電位電源（ＶＤＤ１）と低電位電源（ＶＳＳ１）から電位が供給されている。また、ソースドライバ１０１が含む信号出力回路１０は、入力ノードと出力ノードを有し、入力ノードに信号が入力されると、出力ノードからＶＤＤ１又はＶＳＳ１と同電位の信号を出力する。信号出力回路１０から出力された信号は、ソース線１１５とＮ型トランジスタ１１２を介して、Ｐ型トランジスタ１１３に入力され、当該Ｐ型トランジスタ１１３はオン又はオフになる。

ゲートドライバ１０６が含む信号出力回路１０は、高電位電源（ＶＤＤ２）と低電位電源（ＶＳＳ２）から電位が供給されている。また、ゲートドライバ１０６が含む信号出力回路１０は、入力ノードと出力ノードを有し、入力ノードに信号が入力されると、出力ノードからＶＤＤ２又はＶＳＳ２と同電位の信号を出力する。信号出力回路１０から出力された信号は、ゲート線１１６を介して、Ｎ型トランジスタ１１２に入力され、当該Ｎ型トランジスタ１１２はオン又はオフになる。

ソースドライバ１０１が含む信号出力回路１０の出力ノードに接続するソース線１１５の電位は、ＶＤＤ１又はＶＳＳ１の電位に交互に変わる（図２０（Ｂ）参照）。また、ゲートドライバ１０６が含む信号出力回路１０の出力ノードに接続するゲート線１１６の電位は、ＶＤＤ２又はＶＳＳ２の電位に交互に変わる。
特開２００４−１２６５１３号公報 図１２、図１３

一般的に、高電位電源と低電位電源の電位差は大きく、例えば、ＶＤＤ１は１０Ｖ、ＶＳＳ１は０Ｖであり、その電位差は１０Ｖである。また、ＶＤＤ２は１２Ｖ、ＶＳＳ２は−２Ｖであり、その電位差は１４Ｖである。ＶＤＤ１とＶＳＳ１の電位差、ＶＤＤ２とＶＳＳ２の電位差が大きいと、その分、ソース線とゲート線の充放電に伴う消費電力は増加してしまう。

また、階調を表現するために時間階調法を用いた場合、１フレーム期間を複数のサブフレーム期間に分割し、各サブフレーム期間において、ソース線とゲート線を充放電する。つまり、時間階調法を用いると、ソース線とゲート線を充放電する回数が増加し、消費電力はさらに増加してしまう。

そこで、本発明は、ソース線とゲート線の充放電に伴う消費電力を低減することができる半導体装置を提供することを課題とする。

また、本発明は、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることにより、消費電力を低減することができる半導体装置を提供することを課題とする。

本発明の半導体装置は、高電位電源と低電位電源から電位が供給されている。また、本発明の半導体装置は、入力ノードと出力ノードを有し、入力ノードに信号が入力されると、出力ノードから第１の電位の信号（第１の信号の電位ともいう）と第２の電位の信号（第２の信号の信号の電位ともいう）を出力する。本発明は、第１の電位の信号と第２の電位の信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることにより、消費電力を低減することを特徴とする。

本発明の半導体装置は、直列に接続された第１のトランジスタ、第２のトランジスタ及び第３のトランジスタと、電位生成回路を有する。第１のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、第３のトランジスタのゲート電極は、電位生成回路に接続され、第３のトランジスタのソース電極及びドレイン電極の一方は、第２のトランジスタのソース電極及びドレイン電極の一方に接続され、第３のトランジスタのソース電極及びドレイン電極の他方は、低電位電源に接続されている。そして、第１のトランジスタのゲート電極と第２のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の他方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＰ型トランジスタであり、第２のトランジスタはＮ型トランジスタであり、第３のトランジスタはＰ型トランジスタである。

本発明の半導体装置は、直列に接続された第１のトランジスタ、第２のトランジスタ及び第３のトランジスタと、電位生成回路を有する。第２のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続され、第３のトランジスタのゲート電極は、電位生成回路に接続され、第３のトランジスタのソース電極及びドレイン電極の一方は、第１のトランジスタのソース電極及びドレイン電極の一方に接続され、第３のトランジスタのソース電極及びドレイン電極の他方は、高電位電源に接続されている。第１のトランジスタのゲート電極と第２のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の他方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＰ型トランジスタであり、第２のトランジスタはＮ型トランジスタであり、第３のトランジスタはＮ型トランジスタである。

本発明の半導体装置は、直列に接続された第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタと、電位生成回路を有する。第３のトランジスタのゲート電極と第４のトランジスタのゲート電極は、電位生成回路に接続され、第３のトランジスタのソース電極及びドレイン電極の一方は、第２のトランジスタのソース電極及びドレイン電極の一方に接続され、第３のトランジスタのソース電極及びドレイン電極の他方は、低電位電源に接続されている。第４のトランジスタのソース電極及びドレイン電極の一方は、第１のトランジスタのソース電極及びドレイン電極の一方に接続され、第４のトランジスタのソース電極及びドレイン電極の他方は、高電位電源に接続されている。第１のトランジスタのゲート電極と第２のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の他方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＰ型トランジスタであり、第２のトランジスタはＮ型トランジスタであり、第３のトランジスタはＰ型トランジスタであり、第４のトランジスタはＮ型トランジスタである。

本発明の半導体装置は、直列に接続された第１のトランジスタ及び第２のトランジスタと、直列に接続された第３のトランジスタ及び第４のトランジスタと、電位生成回路を有する。第１のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、第２のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続され、第２のトランジスタのゲート電極は、第３のトランジスタのソース電極及びドレイン電極の一方と第４のトランジスタのソース電極及びドレイン電極の一方に接続されている。第３のトランジスタのソース電極及びドレイン電極の他方は、高電位電源に接続され、第４のトランジスタのソース電極及びドレイン電極の他方は、電位生成回路に接続されている。第１のトランジスタのゲート電極と第３のトランジスタのゲート電極と第４のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の他方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＰ型トランジスタであり、第２のトランジスタはＰ型トランジスタであり、第３のトランジスタはＰ型トランジスタであり、第４のトランジスタはＮ型トランジスタである。

本発明の半導体装置は、直列に接続された第１のトランジスタ及び第２のトランジスタと、直列に接続された第３のトランジスタ及び第４のトランジスタと、電位生成回路を有する。第１のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、第２のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続され、第１のトランジスタのゲート電極は、第３のトランジスタのソース電極及びドレイン電極の一方と第４のトランジスタのソース電極及びドレイン電極の一方に接続されている。第３のトランジスタのソース電極及びドレイン電極の他方は、低電位電源に接続され、第４のトランジスタのソース電極及びドレイン電極の他方は、電位生成回路に接続されている。第１のトランジスタのゲート電極と第３のトランジスタのゲート電極と第４のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の他方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＮ型トランジスタであり、第２のトランジスタはＮ型トランジスタであり、第３のトランジスタはＮ型トランジスタであり、第４のトランジスタはＰ型トランジスタである。

本発明の半導体装置は、直列に接続された第１のトランジスタ及び第２のトランジスタと、直列に接続された第３のトランジスタ及び第４のトランジスタと、直列に接続された第５のトランジスタ及び第６のトランジスタと、電位生成回路を有する。第１のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、第２のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続されている。第２のトランジスタのゲート電極は、第３のトランジスタのソース電極及びドレイン電極の一方と第４のトランジスタのソース電極及びドレイン電極の一方に接続され、第３のトランジスタのソース電極及びドレイン電極の他方は、高電位電源に接続され、第４のトランジスタのソース電極及びドレイン電極の他方は、電位生成回路に接続されている。第１のトランジスタのゲート電極は、第５のトランジスタのソース電極及びドレイン電極の一方と第６のトランジスタのソース電極及びドレイン電極の一方に接続され、第５のトランジスタのソース電極及びドレイン電極の他方は、低電位電源に接続され、第６のトランジスタのソース電極及びドレイン電極の他方は、電位生成回路に接続されている。第３のトランジスタ乃至第６のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の他方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＮ型トランジスタであり、第２のトランジスタはＰ型トランジスタであり、第３のトランジスタはＰ型トランジスタであり、第４のトランジスタはＮ型トランジスタであり、第５のトランジスタはＮ型トランジスタであり、第６のトランジスタはＰ型トランジスタである。

本発明の半導体装置は、直列に接続された第１のトランジスタ及び第２のトランジスタと、１つ又は複数の減算用トランジスタ（第３のトランジスタともいう）を含む減算回路（回路ともいう）を有する。第１のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、減算回路は、第２のトランジスタのソース電極及びドレイン電極の一方と低電位電源の間に設けられ、減算用トランジスタのゲート電極は、減算用トランジスタのドレイン電極に接続されている。第１のトランジスタのゲート電極と第２のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の一方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＰ型トランジスタであり、第２のトランジスタはＮ型トランジスタであり、減算用トランジスタはＮ型トランジスタである。

また、上記構成において、減算回路が含む複数の減算用トランジスタは直列に接続されている。そして、減算回路の一方の端子は第２のトランジスタのソース電極及びドレイン電極の一方に接続され、減算回路の他方の端子は低電位電源の電位に保たれている。

本発明の半導体装置は、直列に接続された第１のトランジスタ及び第２のトランジスタと、１つ又は複数の減算用トランジスタ（第３のトランジスタともいう）を含む減算回路（回路ともいう）を有する。第２のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続され、減算回路は、第１のトランジスタのソース電極及びドレイン電極の一方と高電位電源の間に設けられ、減算用トランジスタのゲート電極は、減算用トランジスタのドレイン電極に接続されている。第１のトランジスタのゲート電極と第２のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の他方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＰ型トランジスタであり、第２のトランジスタはＮ型トランジスタであり、減算用トランジスタはＰ型トランジスタである。

また、上記構成において、減算回路の一方の端子は第１のトランジスタのソース電極及びドレイン電極の一方に接続され、減算回路の他方の端子は高電位電源の電位に保たれている。

本発明の半導体装置は、直列に接続された第１のトランジスタ及び第２のトランジスタと、１つ又は複数の第１の減算用トランジスタ（第３のトランジスタともいう）を含む第１の減算回路（第１の回路ともいう）と、１つ又は複数の第２の減算用トランジスタ（第４のトランジスタともいう）を含む第２の減算回路（第２の回路ともいう）を有する。第１の減算回路は、第２のトランジスタのソース電極及びドレイン電極の一方と低電位電源の間に設けられている。第２の減算回路は、第１のトランジスタのソース電極及びドレイン電極の一方と高電位電源の間に設けられている。減算用トランジスタのゲート電極は、減算用トランジスタのドレイン電極に接続されている。第１のトランジスタのゲート電極と第２のトランジスタのゲート電極に信号（第１の信号）が入力されると、第１のトランジスタのソース電極及びドレイン電極の他方と第２のトランジスタのソース電極及びドレイン電極の他方から信号（第２の信号）を出力する。

上記構成において、第１のトランジスタはＰ型トランジスタであり、第２のトランジスタはＮ型トランジスタであり、第１の減算用トランジスタはＮ型トランジスタであり、第２の減算用トランジスタはＰ型トランジスタである。

また、上記構成において、第１の減算回路の一方の端子は第１のトランジスタのソース電極及びドレイン電極の一方に接続され、第１の減算回路の他方の端子は低電位電源の電位に保たれている。また、第２の減算回路の一方の端子は第２のトランジスタのソース電極及びドレイン電極の一方に接続され、第２の減算回路の他方の端子は高電位電源の電位に保たれている。

また、上記の減算回路を含む全ての構成において、減算回路が１つの減算用トランジスタを含む場合、減算回路の一方の端子とは、減算用トランジスタのソース電極及びドレイン電極の一方に相当する。また、減算回路の他方の端子とは、減算用トランジスタのソース電極及びドレイン電極の他方に相当する。また、減算回路が直列に接続された複数の減算用トランジスタを含む場合、減算回路の一方の端子とは、直列に接続された複数の減算用トランジスタのうち、一端に配置された減算用トランジスタのソース電極及びドレイン電極の一方に相当する。また、減算回路の他方の端子とは、直列に接続された複数の減算用トランジスタのうち、他端に配置された減算用トランジスタのソース電極及びドレイン電極の一方に相当する。

また本発明の半導体装置が含む電位生成回路は、第１のスイッチ、第２のスイッチ、第１の容量素子、第２の容量素子及びバッファアンプを有する。第１のスイッチの一方のノードは、電位生成用の高電位電源に接続され、第１のスイッチの他方のノードは、第２のスイッチの一方のノードと第１の容量素子の一方のノードに接続され、第２のスイッチの他方のノードは、第２の容量素子の一方のノードとバッファアンプの入力端子に接続され、第２の容量素子の他方の端子は、低電位電源に接続されている。第１の容量素子の他方のノードに減算用信号（第３の信号）が入力されると、バッファアンプの出力ノードから、第４の信号を出力する。第４の信号の電位は、電位生成用の高電位電源の電位から減算用信号の電位を減算した電位である。

上記構成において、電位生成用の高電位電源に接続された第１のスイッチの一方のノードは、電位生成用の高電位電源の電位（第４の電位ともいう）に保たれている。

また本発明の半導体装置が含む電位生成回路は、電位生成回路は、直列に接続された複数の抵抗素子を有し、複数の抵抗素子の一端は、高電位電源に接続され、複数の抵抗素子の他端は、低電位電源に接続され、複数の抵抗素子から選択された２つの抵抗素子の接続点から、電位を出力する。

上記構成を有する本発明の半導体装置において、高電位電源に接続されているノード、低電位電源に接続されているノードは、一定の電位に保たれている。

つまり、高電位電源（第１の電源ともいう）に接続されているノードは、高電位電源の電位（第１の電位ともいう）に保たれている。また、低電位電源（第２の電源ともいう）に接続されているノードは、低電位電源の電位（第２の電位ともいう）に保たれている。

また、本発明の半導体装置が含む電位生成回路は、高電位電源の電位と低電位電源の電位とは異なる電位（第３の電位ともいう）を生成する。

また本発明の電子機器は、上記のいずれかの構成の本発明の半導体装置を用いたものである。

上記構成を有する本発明により、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。その結果、消費電力を低減することができる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面と以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。また、以下の説明において、高電位電源はＶＤＤ、低電位電源はＶＳＳと表記することがある。また、入力ノードは図面ではＩＮと表記し、出力ノードは図面ではＯＵＴと表記する。
（実施の形態１）

本発明の半導体装置である信号出力回路１０の構成について、図面を参照して説明する。信号出力回路１０は、入力ノード（入力端子ともよぶ）に信号が入力されると、出力ノード（出力端子ともよぶ）から信号を出力する。

本発明の信号出力回路１０は、直列に接続されたトランジスタ１１、トランジスタ１２及びトランジスタ１３と、電位生成回路１４ａ（回路ともいう）を有する（図１（Ａ）参照）。トランジスタ１１はＰ型トランジスタであり、トランジスタ１２はＮ型トランジスタであり、トランジスタ１３はＰ型トランジスタである。電位生成回路１４ａは、高電位電源や低電位電源の電位とは異なる電位Ｖａを生成し、生成した電位Ｖａをトランジスタ１３に出力する。

トランジスタ１１のソース電極及びドレイン電極の一方は、高電位電源に接続されている。トランジスタ１３のゲート電極は、電位生成回路１４ａに接続され、トランジスタ１３のソース電極及びドレイン電極の一方は、トランジスタ１２のソース電極及びドレイン電極の一方に接続され、トランジスタ１３のソース電極及びドレイン電極の他方は、低電位電源に接続されている。

信号出力回路１０の入力ノードは、トランジスタ１１のゲート電極とトランジスタ１２のゲート電極である。信号出力回路１０の出力ノードは、トランジスタ１１のソース電極及びドレイン電極の一方とトランジスタ１２のソース電極及びドレイン電極の一方である。

次に、上記構成を有する信号出力回路１０の動作について説明する。以下の説明では、高電位電源は１０Ｖ、低電位電源は０Ｖ、Ｖａは４Ｖ、トランジスタ１３のしきい値は−１Ｖとする。またＨレベルの信号の電位は１０Ｖ、Ｌレベルの信号の電位は０Ｖとする。

信号出力回路１０の入力ノードにＨレベルの信号が入力されると、トランジスタ１１はオフ、トランジスタ１２はオンになる。また、トランジスタ１３のゲート電極の電位はＶａ（ここでは４Ｖ）であり、ドレイン電極の電位は０Ｖであり、トランジスタ１３のしきい値電圧は−１Ｖであるので、トランジスタ１３のソース電極の電位は５Ｖとなる。そうすると、信号出力回路１０は、出力ノードから、５Ｖの信号を出力する。

信号出力回路１０の入力ノードにＬレベルの信号が入力されると、トランジスタ１１はオン、トランジスタ１２はオフになり、信号出力回路１０は、出力ノードから、ＶＤＤの電位と同じ１０Ｖの信号を出力する。

上記構成を有する信号出力回路１０は、出力ノードから出力される２つの信号の電位差（上記の例では５Ｖ）を、高電位電源と低電位電源の電位差（上記の例では１０Ｖ）よりも小さくすることができる。その結果、消費電力を低減することができる。

本発明の信号出力回路１０は、直列に接続されたトランジスタ１１、トランジスタ１２及びトランジスタ１５と、電位生成回路１４ｂ（回路ともいう）を有する（図１（Ｂ）参照）。トランジスタ１１はＰ型トランジスタであり、トランジスタ１２はＮ型トランジスタであり、トランジスタ１５はＮ型トランジスタである。電位生成回路１４ｂは、高電位電源や低電位電源の電位とは異なる電位Ｖｂを生成し、生成した電位Ｖｂをトランジスタ１５に出力する。

トランジスタ１２のソース電極及びドレイン電極の一方は、低電位電源に接続されている。トランジスタ１５のゲート電極は、電位生成回路１４ｂに接続され、トランジスタ１５のソース電極及びドレイン電極の一方は、トランジスタ１１のソース電極及びドレイン電極の一方に接続され、トランジスタ１５のソース電極及びドレイン電極の他方は、高電位電源に接続されている。

信号出力回路１０の入力ノードは、トランジスタ１１のゲート電極とトランジスタ１２のゲート電極である。信号出力回路１０の出力ノードは、トランジスタ１１のソース電極及びドレイン電極の一方とトランジスタ１２のソース電極及びドレイン電極の一方である。

次に、上記構成を有する信号出力回路１０の動作について説明する。以下の説明では、高電位電源は１６Ｖ、低電位電源は０Ｖ、Ｖｂは１０Ｖ、トランジスタ１５のしきい値は１Ｖとする。またＨレベルの信号の電位は１６Ｖ、Ｌレベルの信号の電位は０Ｖとする。

信号出力回路１０の入力ノードにＨレベルの信号が入力されると、トランジスタ１１はオフ、トランジスタ１２はオンになり、信号出力回路１０の出力ノードから、ＶＳＳの電位と同じ０Ｖの信号が出力される。

信号出力回路１０の入力ノードにＬレベルの信号が入力されると、トランジスタ１１はオン、トランジスタ１２はオフになる。また、トランジスタ１５のゲート電極の電位はＶｂ（ここでは１０Ｖ）であり、ドレイン電極の電位は１６Ｖであり、トランジスタ１５のしきい値電圧は１Ｖであるので、トランジスタ１５のソース電極の電位は９Ｖとなる。そうすると、信号出力回路１０は、出力ノードから、９Ｖの信号を出力する。

上記構成を有する信号出力回路１０は、出力ノードから出力される２つの信号の電位差（上記の例では９Ｖ）を、高電位電源と低電位電源の電位差（上記の例では１６Ｖ）よりも小さくすることができる。その結果、消費電力を低減することができる。

本発明の信号出力回路１０は、直列に接続されたトランジスタ１１、トランジスタ１２、トランジスタ１３及びトランジスタ１５と、電位生成回路１４ａ（第１の回路１４ａともいう）、電位生成回路１４ｂ（第２の回路１４ｂともいう）を有する（図２参照）。トランジスタ１１はＰ型トランジスタであり、トランジスタ１２はＮ型トランジスタであり、トランジスタ１３はＰ型トランジスタであり、トランジスタ１５はＮ型トランジスタである。電位生成回路１４ａは、低電位電源の電位とは異なる電位Ｖａを生成し、生成した電位Ｖａをトランジスタ１３に出力する。電位生成回路１４ｂは、高電位電源とは異なる電位Ｖｂを生成し、生成した電位Ｖｂをトランジスタ１５に出力する。

上記の図２に示す信号出力回路１０の構成は、上記の図１（Ａ）に示す信号出力回路１０と図１（Ｂ）に示す信号出力回路１０を組み合わせた構成である。そのため、上記の図２に示す信号出力回路１０の動作の説明は省略する。

次に、複数本（ｘ本、ｘは自然数）の配線（Ｌ１〜Ｌｘ）に対応して、複数の信号出力回路１０が設けられる場合について説明する（図３参照）。なお、複数本の配線とは、例えば、ソース線やゲート線であり、複数の信号出力回路１０はソースドライバやゲートドライバ内に設けられる。また、以下の説明では、図２に示す構成の信号出力回路１０が複数設けられる場合について説明する。

複数の信号出力回路１０を設ける場合、複数本の配線（Ｌ１〜Ｌｘ）の各々に対応して設けるのは、トランジスタ１１、１２を含むインバータ６１のみとするとよい。そして、複数のインバータ６１において、トランジスタ１３、１５と電位生成回路１４ａ、電位生成回路１４ｂを共有するとよい。そうすれば、素子の個数を減らすことができる。

なお、上記の形態では、複数本の配線（Ｌ１〜Ｌｘ）に対応して、トランジスタ１３、１５と電位生成回路１４ａ、電位生成回路１４ｂを設けているが、本発明はこの形態に制約されない。複数本の配線（Ｌ１〜Ｌｘ）を複数のグループに分けて、複数のグループ毎に、トランジスタ１３、１５と電位生成回路１４ａ、電位生成回路１４ｂを設けてもよい。

上記の図１〜３に示す本発明の信号出力回路は、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。その結果、消費電力を低減することができる。なお、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくするために、シリーズレギュレータやチャージポンプ等の出力電流能力の高い電源回路を用いる手法があるが、この手法だと、電力効率が充分ではなく、消費電力の低減効果が薄れてしまう。しかし、上記の図１〜３に示す本発明の信号出力回路は、電力損失が小さく、なおかつ消費電力を低減することができる。
（実施の形態２）

本発明の半導体装置である信号出力回路１０は、直列に接続されたトランジスタ２１及びトランジスタ２２と、直列に接続されたトランジスタ２３及びトランジスタ２４と、電位生成回路１４ａを有する（図４（Ａ）参照）。トランジスタ２１はＰ型トランジスタであり、トランジスタ２２はＰ型トランジスタであり、トランジスタ２３はＰ型トランジスタであり、トランジスタ２４はＮ型トランジスタである。電位生成回路１４ａは、高電位電源や低電位電源の電位とは異なる電位Ｖａを生成し、生成した電位Ｖａをトランジスタ２４に出力する。

トランジスタ２１のソース電極及びドレイン電極の一方は、高電位電源に接続されている。トランジスタ２２のソース電極及びドレイン電極の一方は、低電位電源に接続されている。トランジスタ２２のゲート電極は、トランジスタ２３のソース電極及びドレイン電極の一方と、トランジスタ２４のソース電極及びドレイン電極の一方に接続されている。トランジスタ２３のソース電極及びドレイン電極の他方は、高電位電源に接続されている。トランジスタ２４のソース電極及びドレイン電極の他方は、電位生成回路１４ａに接続されている。

信号出力回路１０の入力ノードは、トランジスタ２１のゲート電極とトランジスタ２３のゲート電極とトランジスタ２４のゲート電極である。信号出力回路１０の出力ノードは、トランジスタ２１のソース電極及びドレイン電極の一方とトランジスタ２２のソース電極及びドレイン電極の一方である。

次に、上記構成を有する信号出力回路１０の動作について説明する。以下の説明では、高電位電源は１０Ｖ、低電位電源は０Ｖ、Ｖａは４Ｖ、トランジスタ２２のしきい値電圧は−１Ｖとする。またＨレベルの信号の電位は１０Ｖ、Ｌレベルの信号の電位は０Ｖとする。

信号出力回路１０の入力ノードにＨレベルの信号が入力されると、トランジスタ２１はオフ、トランジスタ２３はオフ、トランジスタ２４はオンになる。また、トランジスタ２４を介して、電位Ｖａ（ここでは４Ｖ）がトランジスタ２２のゲート電極に与えられる。トランジスタ２２のゲート電極の電位は４Ｖであり、ドレイン電極の電位は０Ｖであり、そのしきい値電圧は−１Ｖであるので、トランジスタ２２のソース電極は５Ｖとなる。そうすると、信号出力回路１０は、出力ノードから、５Ｖの信号を出力する。

信号出力回路１０の入力ノードにＬレベルの信号が入力されると、トランジスタ２１はオン、トランジスタ２３はオン、トランジスタ２４はオフになる。また、トランジスタ２３を介して、高電位電源の電位がトランジスタ２２のゲート電極に与えられ、トランジスタ２２はオフになる。従って、信号出力回路１０は、出力ノードから、ＶＤＤの電位と同じ１０Ｖの信号を出力する。

上記構成を有する信号出力回路１０は、出力ノードから出力される２つの信号の電位差（上記の例では５Ｖ）を、高電位電源と低電位電源の電位差（上記の例では１０Ｖ）よりも小さくすることができる。その結果、消費電力を低減することができる。

本発明の信号出力回路１０は、直列に接続されたトランジスタ２１及びトランジスタ２２と、直列に接続されたトランジスタ２５及びトランジスタ２６と、電位生成回路１４ｂを有する（図４（Ｂ）参照）。トランジスタ２１はＮ型トランジスタであり、トランジスタ２２はＮ型トランジスタであり、トランジスタ２５はＮ型トランジスタであり、トランジスタ２６はＰ型トランジスタである。電位生成回路１４ｂは、高電位電源や低電位電源の電位とは異なる電位Ｖｂを生成し、生成した電位Ｖｂをトランジスタ２６に出力する。

トランジスタ２１のソース電極及びドレイン電極の一方は、高電位電源に接続されている。トランジスタ２２のソース電極及びドレイン電極の一方は、低電位電源に接続されている。トランジスタ２１のゲート電極は、トランジスタ２５のソース電極及びドレイン電極の一方と、トランジスタ２６のソース電極及びドレイン電極の一方に接続されている。トランジスタ２５のソース電極及びドレイン電極の他方は、低電位電源に接続されている。トランジスタ２６のソース電極及びドレイン電極の他方は、電位生成回路１４ｂに接続されている。

信号出力回路１０の入力ノードは、トランジスタ２２のゲート電極とトランジスタ２５のゲート電極とトランジスタ２６のゲート電極である。信号出力回路１０の出力ノードは、トランジスタ２１のソース電極及びドレイン電極の他方とトランジスタ２２のソース電極及びドレイン電極の他方である。

次に、上記構成を有する信号出力回路１０の動作について説明する。以下の説明では、高電位電源は１６Ｖ、低電位電源は０Ｖ、Ｖｂは１０Ｖ、トランジスタ２１のしきい値電圧は１Ｖとする。またＨレベルの信号の電位は１６Ｖ、Ｌレベルの信号の電位は０Ｖとする。

信号出力回路１０の入力ノードにＨレベルの信号が入力されると、トランジスタ２２はオン、トランジスタ２５はオン、トランジスタ２６はオフになる。また、トランジスタ２５を介して、低電位電源の電位がトランジスタ２１のゲート電極に与えられ、トランジスタ２１はオフになる。そうすると、信号出力回路１０は、出力ノードから、ＶＳＳの電位と同じ０Ｖの信号を出力する。

信号出力回路１０の入力ノードにＬレベルの信号が入力されると、トランジスタ２２はオフ、トランジスタ２５はオフ、トランジスタ２６はオンになる。また、トランジスタ２６を介して、電位Ｖｂ（ここでは１０Ｖ）がトランジスタ２１のゲート電極に与えられる。トランジスタ２１のゲート電極の電位は１０Ｖであり、ドレイン電極の電位は１６Ｖであり、そのしきい値電圧は１Ｖであるので、トランジスタ２１のソース電極は９Ｖとなる。従って、信号出力回路１０は、出力ノードから、９Ｖの信号を出力する。

上記構成を有する信号出力回路１０は、出力ノードから出力される２つの信号の電位差（上記の例では９Ｖ）を、高電位電源と低電位電源の電位差（上記の例では１６Ｖ）よりも小さくすることができる。その結果、消費電力を低減することができる。

本発明の信号出力回路１０は、直列に接続されたトランジスタ２１及びトランジスタ２２と、直列に接続されたトランジスタ２３及びトランジスタ２４と、直列に接続されたトランジスタ２５及びトランジスタ２６と、電位生成回路１４ａ（第１の回路１４ａともいう）、電位生成回路１４ｂ（第２の回路１４ｂともいう）を有する（図５参照）。トランジスタ２１はＮ型トランジスタであり、トランジスタ２２はＰ型トランジスタであり、トランジスタ２３はＰ型トランジスタであり、トランジスタ２４はＮ型トランジスタであり、トランジスタ２５はＮ型トランジスタであり、トランジスタ２６はＰ型トランジスタである。電位生成回路１４ａは、高電位電源や低電位電源の電位とは異なる電位Ｖａを生成し、電位Ｖａをトランジスタ２４に出力する。電位生成回路１４ｂは、高電位電源や低電位電源の電位とは異なる電位Ｖｂを生成し、電位Ｖｂをトランジスタ２６に出力する。

トランジスタ２１のソース電極及びドレイン電極の一方は、高電位電源に接続されている。トランジスタ２２のソース電極及びドレイン電極の一方は、低電位電源に接続されている。トランジスタ２２のゲート電極は、トランジスタ２３のソース電極及びドレイン電極の一方と、トランジスタ２４のソース電極及びドレイン電極の一方に接続されている。トランジスタ２３のソース電極及びドレイン電極の他方は、高電位電源に接続されている。トランジスタ２４のソース電極及びドレイン電極の他方は、電位生成回路１４ａに接続されている。トランジスタ２１のゲート電極は、トランジスタ２５のソース電極及びドレイン電極の一方と、トランジスタ２６のソース電極及びドレイン電極の一方に接続されている。トランジスタ２５のソース電極及びドレイン電極の他方は、低電位電源に接続されている。トランジスタ２６のソース電極及びドレイン電極の他方は、電位生成回路１４ｂに接続されている。

信号出力回路１０の入力ノードは、トランジスタ２３、トランジスタ２４、トランジスタ２５及びトランジスタ２６のゲート電極である。信号出力回路１０の出力ノードは、トランジスタ２１のソース電極及びドレイン電極の一方とトランジスタ２２のソース電極及びドレイン電極の一方である。

次に、上記構成を有する信号出力回路１０の動作について説明する。以下の説明では、高電位電源は１６Ｖ、低電位電源は０Ｖ、Ｖａは２Ｖ、Ｖｂは１０Ｖ、トランジスタ２１のしきい値電圧は１Ｖ、トランジスタ２２のしきい値電圧は−１Ｖとする。

信号出力回路１０の入力ノードにＨレベルの信号が入力されると、トランジスタ２３はオフ、トランジスタ２４はオン、トランジスタ２５はオン、トランジスタ２６はオフになる。また、トランジスタ２５を介して、低電位電源の電位がトランジスタ２１のゲート電極に与えられ、トランジスタ２１はオフになる。また、トランジスタ２４を介して、電位Ｖａ（ここでは２Ｖ）がトランジスタ２２のゲート電極に与えられる。トランジスタ２２のゲート電極の電位が２Ｖであり、ドレイン電極の電位が０Ｖであり、トランジスタ２２のしきい値電圧が−１Ｖであるので、トランジスタ２２のソース電極の電位は３Ｖとなる。そうすると、信号出力回路１０は、出力ノードから、３Ｖの信号を出力する。

信号出力回路１０の入力ノードにＬレベルの信号が入力されると、トランジスタ２３はオン、トランジスタ２４はオフ、トランジスタ２５はオフ、トランジスタ２６はオンになる。また、トランジスタ２３を介して、高電位電源の電位がトランジスタ２２のゲート電極に与えられ、トランジスタ２２はオフになる。また、トランジスタ２６を介して、電位Ｖｂ（ここでは１０Ｖ）がトランジスタ２１のゲート電極に与えられる。トランジスタ２１のゲート電極の電位が１０Ｖであり、ドレイン電極の電位が１６Ｖであり、そのしきい値電圧が１Ｖであることから、トランジスタ２１のソース電極は９Ｖとなる。従って、信号出力回路１０は、出力ノードから、９Ｖの信号を出力する。

上記構成を有する信号出力回路１０は、出力ノードから出力される２つの信号の電位差（上記の例では９Ｖ）を、高電位電源と低電位電源の電位差（上記の例では１６Ｖ）よりも小さくすることができる。その結果、消費電力を低減することができる。

なお、上記の図４（Ａ）（Ｂ）、図５に示す構成の信号出力回路１０を複数設ける場合、電位生成回路１４ａ、１４ｂは、各信号出力回路１０に設ける必要はなく、複数の信号出力回路１０で共有するとよい。そうすれば、素子の個数を減らすことができる。

また、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくするために、シリーズレギュレータやチャージポンプ等の出力電流能力の高い電源回路を用いる手法があるが、この手法だと、電力効率が充分ではなく、消費電力の低減効果が薄れてしまう。しかし、図４、５に示す本発明の信号出力回路は、電力損失が小さく、なおかつ、消費電力を低減することができる。
（実施の形態３）

本発明の半導体装置である信号出力回路１０は、直列に接続されたトランジスタ３１及びトランジスタ３２と、１つ又は複数の減算用トランジスタを含む減算回路３５を有する（図６（Ａ）参照）。トランジスタ３１はＰ型トランジスタであり、トランジスタ３２はＮ型トランジスタであり、減算回路３５が含む１つ又は複数の減算用トランジスタはＮ型トランジスタである。図示する構成では、減算回路３５は、直列に接続された２つの減算用トランジスタ３３、３４を含む。

トランジスタ３１のソース電極及びドレイン電極の一方は、高電位電源に接続されている。減算回路３５は、トランジスタ３２のソース電極及びドレイン電極の一方と低電位電源の間に設けられている。減算用トランジスタ３３のゲート電極は、減算用トランジスタ３３のソース電極及びドレイン電極の一方に接続されている。減算用トランジスタ３４のゲート電極は、減算用トランジスタ３４のソース電極及びドレイン電極の一方に接続されている。

信号出力回路１０の入力ノードは、トランジスタ３１のゲート電極とトランジスタ３２のゲート電極である。信号出力回路１０の出力ノードは、トランジスタ３１のソース電極及びドレイン電極の他方とトランジスタ３２のソース電極及びドレイン電極の他方である。

次に、上記構成を有する信号出力回路１０の動作について説明する。以下の説明では、高電位電源は１０Ｖ、低電位電源は０Ｖ、トランジスタ３３のしきい値電圧は２Ｖ、トランジスタ３４のしきい値電圧は２Ｖとする。またＨレベルの信号の電位は１０Ｖ、Ｌレベルの信号の電位は０Ｖとする。

信号出力回路１０の入力ノードにＨレベルの信号が入力されると、トランジスタ３１はオフ、トランジスタ３２はオンになる。トランジスタ３４のソース電極の電位は０Ｖであり、そのしきい値電圧は２Ｖであるので、トランジスタ３４のドレイン電極の電位は２Ｖとなる。また、トランジスタ３３のソース電極の電位は２Ｖであり、そのしきい値電圧は２Ｖであるので、トランジスタ３３のドレイン電極の電位は４Ｖとなる。そうすると、信号出力回路１０は出力ノードから４Ｖの信号を出力する。

信号出力回路１０の入力ノードにＬレベルの信号が入力されると、トランジスタ３１はオン、トランジスタ３２はオフになり、信号出力回路１０は、出力ノードから、ＶＤＤの電位と同じ１０Ｖの信号を出力する。

上記構成を有する信号出力回路１０は、出力ノードから出力される２つの信号の電位差（上記の例では６Ｖ）を、高電位電源と低電位電源の電位差（上記の例では１０Ｖ）よりも小さくすることができる。その結果、消費電力を低減することができる。

本発明の信号出力回路１０は、直列に接続されたトランジスタ３１及びトランジスタ３２と、１つ又は複数の減算用トランジスタを含む減算回路３８を有する（図６（Ｂ）参照）。トランジスタ３１はＰ型トランジスタであり、トランジスタ３２はＮ型トランジスタであり、減算回路３８が含む１つ又は複数の減算用トランジスタはＰ型トランジスタである。図示する構成では、減算回路３８は、直列に接続された２つの減算用トランジスタ３６、３７を含む。

トランジスタ３２のソース電極及びドレイン電極の一方は、低電位電源に接続されている。減算回路３８は、トランジスタ３１のソース電極及びドレイン電極の一方と高電位電源の間に設けられている。減算用トランジスタ３６のゲート電極は、減算用トランジスタ３６のソース電極及びドレイン電極の一方に接続されている。減算用トランジスタ３７のゲート電極は、減算用トランジスタ３７のソース電極及びドレイン電極の一方に接続されている。

信号出力回路１０の入力ノードは、トランジスタ３１のゲート電極とトランジスタ３２のゲート電極である。信号出力回路１０の出力ノードは、トランジスタ３１のソース電極及びドレイン電極の他方とトランジスタ３２のソース電極及びドレイン電極の他方である。

次に、上記構成を有する信号出力回路１０の動作について説明する。以下の説明では、高電位電源は１０Ｖ、低電位電源は０Ｖ、トランジスタ３６のしきい値電圧は−２Ｖ、トランジスタ３７のしきい値電圧は−２Ｖとする。またＨレベルの信号の電位は１０Ｖ、Ｌレベルの信号の電位は０Ｖとする。

信号出力回路１０の入力ノードにＨレベルの信号が入力されると、トランジスタ３１はオフ、トランジスタ３２はオンになり、信号出力回路１０は、出力ノードから、ＶＳＳの電位と同じ０Ｖの信号を出力する。

信号出力回路１０の入力ノードにＬレベルの信号が入力されると、トランジスタ３１はオン、トランジスタ３２はオフになる。トランジスタ３６のソース電極の電位は１０Ｖであり、そのしきい値電圧は−２Ｖであるので、トランジスタ３６のドレイン電極の電位は８Ｖとなる。また、トランジスタ３７のソース電極の電位は８Ｖであり、そのしきい値電圧は−２Ｖであるので、トランジスタ３７のドレイン電極の電位は６Ｖとなる。そうすると、信号出力回路１０は、出力ノードから６Ｖの信号を出力する。

上記構成を有する信号出力回路１０は、出力ノードから出力される２つの信号の電位差（上記の例では４Ｖ）を、高電位電源と低電位電源の電位差（上記の例では１０Ｖ）よりも小さくすることができる。その結果、消費電力を低減することができる。

本発明の信号出力回路１０は、直列に接続されたトランジスタ３１及びトランジスタ３２、１つ又は複数の減算用トランジスタを含む減算回路３５、１つ又は複数の減算用トランジスタを含む減算回路３８を有する（図７参照）。図示する構成では、減算回路３５は、直列に接続された２つの減算用トランジスタ３３、３４を含み、減算回路３８は、直列に接続された２つの減算用トランジスタ３６、３７を含む。

減算回路３５は、トランジスタ３２のソース電極及びドレイン電極の一方と低電位電源の間に設けられている。また、減算回路３８は、トランジスタ３１のソース電極及びドレイン電極の一方と高電位電源の間に設けられている。

上記の図７に示す信号出力回路１０の構成は、上記の図６（Ａ）の信号出力回路１０と図６（Ｂ）の信号出力回路１０を組み合わせた構成である。そのため、上記の図７の信号出力回路１０の動作の説明は省略する。

なお、上記の図６（Ａ）（Ｂ）、図７に示す信号出力回路１０は、電位生成回路１４ａ、１４ｂとして用いることができる。

次に、複数本（ｘ本、ｘは自然数）の配線（Ｌ１〜Ｌｘ）に対応して、複数の信号出力回路１０が設けられる場合について説明する（図８参照）。なお、複数本の配線とは、例えば、ソース線やゲート線であり、複数の信号出力回路１０はソースドライバやゲートドライバ内に設けられる。また、以下の説明では、図７に示す信号出力回路１０が複数設けられる場合について説明する。

複数の信号出力回路１０を設ける場合、複数本の配線（Ｌ１〜Ｌｘ）の各々に対応して設けるのは、トランジスタ３１、３２を含むインバータ６１のみとするとよい。そして、複数のインバータ６１において、トランジスタ３３、３４を含む減算回路３５、トランジスタ３６、３７を含む減算回路３８を共有するとよい。そうすれば、素子の個数を減らすことができる。

なお、上記の形態では、複数本の配線（Ｌ１〜Ｌｘ）に対応して、減算回路３５、３８を設けているが、本発明はこの形態に制約されない。複数本の配線（Ｌ１〜Ｌｘ）を複数のグループに分けて、複数のグループ毎に、減算回路３５、３８を設けてもよい。

上記の図６〜８に示す本発明の信号出力回路は、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。その結果、消費電力を低減することができる。なお、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくするために、シリーズレギュレータやチャージポンプ等の出力電流能力の高い電源回路を用いる手法があるが、この手法だと、電力効率が充分ではなく、消費電力の低減効果が薄れてしまう。しかし、図６〜８に示す本発明の信号出力回路は、電力損失が小さく、なおかつ消費電力を低減することができる。

また、図６〜８に示す本発明の信号出力回路は、実施の形態１、２に示す構成と比較すると、電位生成回路を作成する必要がないという利点がある。
（実施の形態４）

本発明の半導体装置は、トランジスタ２０１〜２０９を有する（図９参照）。トランジスタ２０１、２０３〜２０５、２０７、２０９はＰ型トランジスタであり、トランジスタ２０２、２０６、２０８はＮ型トランジスタである。

次に、上記構成を有する半導体装置の動作について説明する。以下の説明では、低電位電源は０Ｖとし、トランジスタ２０３〜２０５、２０９のしきい値電圧は同じ値（｜ＶＴＨａ｜）とする。

入力ノードにＨレベルの信号が入力されると、トランジスタ２０１はオフ、トランジスタ２０２はオン、トランジスタ２０７はオフ、トランジスタ２０８はオンになる。

トランジスタ２０６のドレイン電極は、高電位電源（ＶＤＤ）から、トランジスタ２０３〜２０５のしきい値電圧を減算した値（ＶＤＤ−｜ＶＴＨａ｜−｜ＶＴＨａ｜−｜ＶＴＨａ｜）の電位となり、この電位が、トランジスタ２０９のゲート電極に与えられる。トランジスタ２０９のドレイン電極は低電位電源と同電位（０Ｖ）であるので、トランジスタ２０９のソース電極は（ＶＤＤ−｜ＶＴＨａ｜−｜ＶＴＨａ｜）の値の電位となり、出力ノードから、（ＶＤＤ−｜ＶＴＨａ｜−｜ＶＴＨａ｜）の電位の信号を出力する。

また、入力ノードにＬレベルの信号が入力されると、トランジスタ２０１はオン、トランジスタ２０２はオフ、トランジスタ２０７はオン、トランジスタ２０８はオフになり、出力ノードから、高電位電源（ＶＤＤ）と同電位の信号を出力する。

また上記とは異なる本発明の半導体装置は、トランジスタ２１０〜２１８を有する（図１０参照）。トランジスタ２１０、２１２、２１７はＰ型トランジスタであり、トランジスタ２１１、２１３〜２１６、２１８はＮ型トランジスタである。

次に、上記構成を有する半導体装置の動作について説明する。以下の説明では、トランジスタ２１３〜２１５、２１６のしきい値電圧は同じ値（ＶＴＨｂ）とする。

入力ノードにＨレベルの信号が入力されると、トランジスタ２１０はオフ、トランジスタ２１１はオン、トランジスタ２１７はオフ、トランジスタ２１８はオンになる。そうすると、出力ノードから、低電位電源（ＶＳＳ）と同電位の信号を出力する。

また、入力ノードにＬレベルの信号が入力されると、トランジスタ２１０はオン、トランジスタ２１１はオフ、トランジスタ２１７はオン、トランジスタ２１８はオフになる。トランジスタ２１２のドレイン電極は、高電位電源（ＶＤＤ）にトランジスタ２１３〜２１５のしきい値電圧を加算した値（ＶＤＤ＋ＶＴＨｂ＋ＶＴＨｂ＋ＶＴＨｂ）の電位となり、この電位が、トランジスタ２１６のゲート電極に与えられる。そうすると、トランジスタ２１６のソース電極は、（ＶＤＤ＋ＶＴＨｂ＋ＶＴＨｂ）の値の電位となり、出力ノードから、（ＶＤＤ＋ＶＴＨｂ＋ＶＴＨｂ）の電位の信号を出力する。

また上記とは異なる本発明の半導体装置は、トランジスタ２２０〜２３４を有する（図１１参照）。トランジスタ２２０、２２２、２２６〜２２９、２３２、２３４はＰ型トランジスタであり、トランジスタ２２１、２２３〜２２５、２３０、２３１、２３３はＮ型トランジスタである。

次に、上記構成を有する半導体装置の動作について説明する。以下の説明では、トランジスタ２２３〜２２５、２３１のしきい値電圧は同じ値（｜ＶＴＨａ｜）とする。トランジスタ２２６〜２２９、２３４のしきい値電圧は同じ値（ＶＴＨｂ）とする。

入力ノードにＨレベルの信号が入力されると、トランジスタ２２０はオフ、トランジスタ２２１はオン、トランジスタ２３２はオフ、トランジスタ２２２はオンになる。トランジスタ２３０のドレイン電極は、高電位電源（ＶＤＤ）から、トランジスタ２２６〜２２９のしきい値電圧を減算した値（ＶＤＤ−｜ＶＴＨａ｜−｜ＶＴＨａ｜−｜ＶＴＨａ｜−｜ＶＴＨａ｜）の電位となり、この電位が、トランジスタ２３４のゲート電極に与えられる。トランジスタ２３４のドレイン電極は低電位電源と同電位（０Ｖ）であり、トランジスタ２３４のソース電極は（ＶＤＤ−｜ＶＴＨａ｜−｜ＶＴＨａ｜−｜ＶＴＨａ｜）の値の電位となり、出力ノードから、（ＶＤＤ−｜ＶＴＨａ｜−｜ＶＴＨａ｜−｜ＶＴＨａ｜）の電位の信号を出力する。

また、入力ノードにＬレベルの信号が入力されると、トランジスタ２２０はオン、トランジスタ２２１はオフ、トランジスタ２３２はオン、トランジスタ２２２はオフになる。トランジスタ２２２のドレイン電極は、高電位電源（ＶＤＤ）にトランジスタ２２３〜２２５のしきい値電圧を加算した値（ＶＤＤ＋ＶＴＨｂ＋ＶＴＨｂ＋ＶＴＨｂ）の電位となり、この電位が、トランジスタ２３１のゲート電極に与えられる。そうすると、トランジスタ２３１のソース電極は、（ＶＤＤ＋ＶＴＨｂ＋ＶＴＨｂ）の値の電位となり、出力ノードから、（ＶＤＤ＋ＶＴＨｂ＋ＶＴＨｂ）の電位の信号を出力する。

なお、トランジスタ２０３〜２０５、トランジスタ２１３〜２１５、トランジスタ２２３〜２２５、トランジスタ２２６〜２２９の各々は、ゲート電極とドレイン電極が接続されたトランジスタである。これらのトランジスタは、高電位電源の電位よりも低い電位又は高い電位を生成するために設けられており、その個数は特に制約されない。
（実施の形態５）

本発明の半導体装置の構成要素である電位生成回路の構成について、図１２を参照して説明する。

電位生成回路１４は、スイッチ５１、５２、容量素子５３、５４、回路５５を有する（図１２（Ａ）参照）。スイッチ５１、５２は、スイッチング機能がある素子であり、例えば、トランジスタ、アナログスイッチである。回路５５は、入力インピーダンスが高く、入力ノードから入力される電位と、出力ノードから出力する電位が等しい回路であり、例えば、バッファアンプである。バッファアンプは、入力端子、反転入力端子及び出力端子の３つの端子を有し、反転入力端子と出力端子は互いに接続されている。

スイッチ５１の一方のノードは、電位生成用の高電位電源（ＶＤＤ）に接続されている。スイッチ５１の他方のノードは、スイッチ５２の一方のノードと容量素子５３の一方のノードに接続されている。スイッチ５２の他方のノードは、容量素子５４の一方のノードと回路５５の入力ノードに接続されている。容量素子５４の他方のノードは、低電位電源（ＶＳＳ）に接続されている。容量素子５３の他方のノードには、減算用信号（Ｓｉｇ）が入力される。スイッチ５１には電位（Ｖ１）の信号が入力され、スイッチ５２には電位（Ｖ２）の信号が入力される。

次に、上記構成を有する電位生成回路１４の動作について説明する（図１２（Ｂ）参照）。なお、スイッチ５１、５２はＨレベルの電位（ＶＨ）の信号が入力されるとオン（導通状態）になり、Ｌレベルの電位（ＶＬ）の信号が入力されるとオフ（非導通状態）になるとする。

スイッチ５１がオン、スイッチ５２がオフ、減算用信号の電位がＶａの期間（期間Ｔ１）では、スイッチ５１とスイッチ５２の接続点の電位は、電位生成用の高電位電源（ＶＤＤ）から、（ＶＤＤ−（Ｖａ−ＶＳＳ））の電位に向かって徐々に下がっている。

次に、スイッチ５１がオフ、スイッチ５２がオフ、減算用信号の電位がＶａの期間（期間Ｔ２）でも、スイッチ５１とスイッチ５２の接続点の電位は、期間Ｔ１における動作を引き続き行っており、電位生成用の高電位電源（ＶＤＤ）から、（ＶＤＤ−（Ｖａ−ＶＳＳ））の電位に向かって下降する。そして、減算用信号の電位がＶａからＶＳＳに変わるころに、スイッチ５１とスイッチ５２の接続点の電位は、（ＶＤＤ−（Ｖａ−ＶＳＳ））となる。

続いて、スイッチ５１がオフ、スイッチ５２がオン、減算用信号の電位がＶＳＳの期間（期間Ｔ３）では、期間Ｔ２において生成された（ＶＤＤ−（Ｖａ−ＶＳＳ））の電位が、回路５５の入力ノードに入力される。そして、回路５５は出力ノードから、（ＶＤＤ−（Ｖａ−ＶＳＳ））の電位を出力する。
（実施の形態６）

本発明の半導体装置の構成要素である電位生成回路の構成について、図１３を参照して説明する。

電位生成回路１４は、直列に接続された複数の抵抗素子を有する。直列に接続された複数の抵抗素子の一端は高電位電源（ＶＤＤ）に接続され、他端は低電位電源（ＶＳＳ）に接続される。電位生成回路１４は、複数の抵抗素子から選択された２つの抵抗素子の接続点から、電位を出力する。上記構成は、抵抗分割を利用した回路であり、高電位電源又は低電位電源の電位を用いて、新たな電位を生成する。

図示する構成では、電位生成回路１４は、直列に接続された抵抗素子５６、５７を有する。そして、抵抗素子５６の一方のノードは高電位電源に接続され、抵抗素子５７の一方のノードは低電位電源に接続されている。そして、抵抗素子５６の他方のノードと抵抗素子５７の他方のノードの接続点から、電位を出力する。
（実施の形態７）

本発明の半導体装置の構成要素である電位生成回路１４の構成について、図２１を参照して説明する。

電位生成回路１４は、電源３０１〜３０３、トランジスタ３０４〜３１０、抵抗素子３１２〜３１４を有する。電源３０１、３０２は固定電源であり、電源３０３は可変電源である。トランジスタ３０４、３０７、３０８はＰ型トランジスタであり、トランジスタ３０５、３０６、３０９、３１０はＮ型トランジスタである。

トランジスタ３０５とトランジスタ３０６、トランジスタ３０７とトランジスタ３０８、トランジスタ３０９とトランジスタ３１０はカレントミラー回路を構成する。カレントミラー回路を構成する２つのトランジスタの電流値は同じ値となる。

また、電源３０１からは電位Ｖａが出力され、電源３０２からは電位Ｖｂが出力され、電源３０３からは電位Ｖｃが出力される（電位Ｖａ、ＶｂはＶａ＞Ｖｂを満たす）。

次に、上記構成を有する電位生成回路１４の動作について以下に説明する。以下の説明では、トランジスタ３０４、３０７、３０８のしきい値電圧は全て同じ値（｜ＶＴＨａ｜）とし、トランジスタ３０５、３０６、３０９、３１０のしきい値電圧も全て同じ値（ＶＴＨｂ）とする。また、抵抗素子３１２、３１３の抵抗値はＲ１、抵抗素子３１４の抵抗値はＲ２とする。

トランジスタ３０４のゲート電極は、電位Ｖｂと同電位であるので、トランジスタ３０４のドレイン電極は、電位Ｖｂにしきい値電圧を加算した電位（Ｖｂ＋｜ＶＴＨａ｜）となる。また、トランジスタ３０７のソース電極は、電位Ｖｂと同電位であるので、トランジスタ３０７のドレイン電極とゲート電極は、電位Ｖｂからしきい値電圧を減算した電位（Ｖｂ−｜ＶＴＨａ｜）となる。また、トランジスタ３０８のゲート電極は、Ｖｂ−｜ＶＴＨａ｜であるので、トランジスタ３０８のソース電極は、ゲート電極の電位からしきい値電圧を減算した電位Ｖｂとなる。

そして、抵抗素子３１３の一方のノードに電位Ｖａが与えられ、他方のノードには電位Ｖｂが与えられ、抵抗素子３１３の電流値は、電位Ｖａから電位Ｖｂを減算した値を抵抗値Ｒ１で割った値（（Ｖａ−Ｖｂ）／Ｒ１）となる。

抵抗素子３１３、トランジスタ３０９、３１０の電流値は同じ値であり、抵抗素子３１４の一方のノードの電位はＶｃであるので、抵抗素子３１４の他方のノードの電位は、Ｖｃ−（Ｖａ−Ｖｂ）×Ｒ２／Ｒ１となる。

このように、電位生成回路１４は、電位Ｖａ、Ｖｂとは異なる、新たな電位（Ｖｃ−（Ｖａ−Ｖｂ）×Ｒ２／Ｒ１）を生成することができる。また、電位生成回路１４が生成する電位は、トランジスタのしきい値電圧の値は関係ないため、トランジスタのしきい値電圧のバラツキによる影響を受けることがない。
（実施の形態８）

本発明の半導体装置の構成要素である信号出力回路の構成について、図２２を参照して説明する。

信号出力回路は、トランジスタ３６０〜３６４と電位生成回路１４を有する。トランジスタ３６０〜３６２、３６４はＮ型トランジスタであり、トランジスタ３６３はＰ型トランジスタである。また、信号出力回路は、入力ノードに信号が入力されると、出力ノードから信号を出力する。

次に、電位生成回路１４について、図２２を参照して説明する。

電位生成回路１４は、電源３２１〜３２５、トランジスタ３４０〜３５９、抵抗素子３７１〜３７５を有する。電源３２１、３２２は固定電源であり、電源３２３〜３２５は可変電源である。トランジスタ３４０、３４３、３４４、３５０〜３５９はＰ型トランジスタであり、トランジスタ３４１、３４２、３４６〜３４９はＮ型トランジスタである。トランジスタ３４１とトランジスタ３４２、トランジスタ３４３とトランジスタ３４４、トランジスタ３４５〜３４９、トランジスタ３５０とトランジスタ３５３、トランジスタ３５１とトランジスタ３５４、トランジスタ３５２とトランジスタ３５５、トランジスタ３５６〜３５９はカレントミラー回路を構成する。カレントミラー回路を構成する２つのトランジスタは同じ電流値となる。

電源３２１からは電位Ｖａが出力され、電源３２２からは電位Ｖｂが出力され、電源３２３からは電位Ｖｃが出力され、電源３２４からは電位Ｖｄが出力され、電源３２５からは電位Ｖｅが出力される（電位Ｖａ、ＶｂはＶａ＞Ｖｂを満たす）。

次に、上記構成を有する電位生成回路１４の動作について以下に説明する。以下の説明では、Ｐ型トランジスタのしきい値電圧は全て同じ値（｜ＶＴＨａ｜）とし、Ｎ型トランジスタのしきい値電圧も全て同じ値（ＶＴＨｂ）とする。また、抵抗素子３７１、３７２の抵抗値はＲ１、抵抗素子３７３〜３７５の抵抗値はＲ２とする。

トランジスタ３４０のゲート電極は、電位Ｖｂと同電位であるので、トランジスタ３４０のドレイン電極は、電位Ｖｂにしきい値電圧を加算した電位（Ｖｂ＋｜ＶＴＨａ｜）となる。

また、トランジスタ３４３のソース電極は、電位Ｖｂと同電位であるので、トランジスタ３４３のドレイン電極とゲート電極は、電位Ｖｂからしきい値電圧（｜ＶＴＨａ｜）を減算した電位（Ｖｂ−｜ＶＴＨａ｜）となる。

また、トランジスタ３４４のゲート電極は、Ｖｂ−｜ＶＴＨａ｜となるので、トランジスタ３４４のソース電極は、ゲート電極の電位（Ｖｂ−｜ＶＴＨａ｜）からしきい値電圧（｜ＶＴＨａ｜）を減算した電位Ｖｂとなる。そして、抵抗素子３７２の一方のノードに電位Ｖａが与えられ、他方のノードには電位Ｖｂが与えられ、抵抗素子３７２の電流値は、電位Ｖａから電位Ｖｂを減算した値を抵抗値Ｒ１で割った値（（Ｖａ−Ｖｂ）／Ｒ１）となる。

トランジスタ３５０のドレイン電極は、電位Ｖｃと同電位であるので、トランジスタ３５０のドレイン電極とゲート電極の電位は（Ｖｃ−｜ＶＴＨａ｜）となる。トランジスタ３５１のドレイン電極は、電位Ｖｄと同電位であるので、トランジスタ３５１のドレイン電極とゲート電極の電位は（Ｖｄ−｜ＶＴＨａ｜）となる。トランジスタ３５２のドレイン電極は、電位Ｖｅと同電位であるので、トランジスタ３５２のドレイン電極とゲート電極の電位は（Ｖｅ−｜ＶＴＨａ｜）となる。

そうすると、トランジスタ３５３のソース電極の電位はＶｃとなる。トランジスタ３５４のソース電極の電位はＶｄとなる。トランジスタ３５５のソース電極の電位はＶｅとなる。

そうすると、トランジスタ３６０のゲート電極の電位はＶｃ＋Ｉ×Ｒ２となり、トランジスタ３６１のゲート電極の電位はＶｄ＋Ｉ×Ｒ２となり、トランジスタ３６２のゲート電極の電位はＶｅ＋Ｉ×Ｒ２となる（Ｉはトランジスタ３５７〜３５９の電流値とする）。これらのトランジスタ３６０〜３６２に与えられる電位は、電位生成回路１４の出力となる。

このように、電位生成回路１４は、電位Ｖａ〜Ｖｅとは異なる、新たな電位Ｖｃ＋Ｉ×Ｒ２、Ｖｄ＋Ｉ×Ｒ２、Ｖｅ＋Ｉ×Ｒ２を生成することができる。電位生成回路１４が生成する電位は、トランジスタのしきい値電圧の値は関係ないため、トランジスタのしきい値電圧のバラツキによる影響を受けることがない。

そして、トランジスタ３６０のソース電位はＶｃ＋Ｉ×Ｒ２−｜ＶＴＨａ｜となり、トランジスタ３６１のソース電位はＶｄ＋Ｉ×Ｒ２−｜ＶＴＨａ｜となり、トランジスタ３６２のソース電位はＶｅ＋Ｉ×Ｒ２−｜ＶＴＨａ｜となる。そして、Ｖｃ＞Ｖｄ、Ｖｃ＞Ｖｅの関係式から、信号出力回路の入力ノードに入力される信号がＬレベルであるとき、トランジスタ３６３がオンになり、トランジスタ３６４がオフになり、信号出力回路の出力ノードから、Ｖｃ＋Ｉ×Ｒ２−｜ＶＴＨａ｜の電位が出力される。
（実施の形態９）

本発明の半導体装置は、電位生成回路１４とトランジスタ２４１〜２４３を有する（図２３（Ａ）（Ｂ）参照）。電位生成回路１４は、抵抗素子２４４とトランジスタ２４５を有する（図２３（Ａ）参照）。また、上記とは異なる構成の電位生成回路１４は、抵抗素子２４４とトランジスタ２４５、２４６を有する（図２３（Ｂ）参照）。

トランジスタ２４１、２４２、２４６はＮチャネル型トランジスタであり、トランジスタ２４３、２４５はＰチャネル型トランジスタである。トランジスタ２４５のゲートには、所定の電圧（Ｖａ）が印加され、飽和領域で動作する。また、トランジスタ２４５は定電流源として動作する。また、電位生成回路１４は、高電位電源（ＶＤＤ）及び低電位電源（ＶＳＳ）の電位と異なる電位Ｖｃを生成する（ＶＳＳ＜Ｖｃ＜ＶＤＤ）。

入力ノードにＨレベルの信号が入力された場合、トランジスタ２４１がオフ、トランジスタ２４３がオンになる。そして、出力ノードから、電位生成回路１４の出力電位Ｖｃと、トランジスタ２４２のしきい値電圧（｜ＶＴＨａ｜）を足した電位（Ｖｃ＋｜ＶＴＨａ｜）が出力される。

また、入力ノードにＬレベルの信号が入力された場合、トランジスタ２４１がオン、トランジスタ２４３がオフになり、出力ノードから、高電位電源（ＶＤＤ）の電位が出力される。

このように、本発明の半導体装置は、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。従って、消費電力を削減することができる。

本発明の半導体装置の構成について、図１４を参照して説明する。本発明の半導体装置は、ソースドライバ１０１、ゲートドライバ１０６及び画素部１０９を有する。

ソースドライバ１０１は、パルス出力回路１０２、ラッチ回路１０３、１０４、バッファ回路１０５を有する。ゲートドライバ１０６は、パルス出力回路１０７、バッファ回路１０８を有する。パルス出力回路１０２、１０７は、サンプリングパルスを出力する回路であり、例えば、シフトレジスタやデコーダである。ラッチ回路１０３、１０４は、ビデオ信号を保持したり、保持した該ビデオ信号を下段の回路に出力したりする。バッファ回路１０５、１０８は、複数の信号出力回路１０を有する。

画素部１０９は、複数本（ｘ本、ｘは自然数）のソース線（Ｓ１〜Ｓｘ）、複数本（ｙ本、ｙは自然数）のゲート線（Ｇ１〜Ｇｙ）、複数本の電源線（Ｖ１〜Ｖｘ）、複数の画素１１０を有する。

複数の画素１１０の各々は、Ｎ型トランジスタ１１２、Ｐ型トランジスタ１１３及び発光素子１１１を有する。Ｎ型トランジスタ１１２は、画素１１０に対する映像信号の入力を制御するスイッチ用トランジスタである。Ｐ型トランジスタ１１３は、画素１１０に入力された映像信号の電位に応じて、発光素子１１１の電流の供給を制御する駆動用トランジスタである。発光素子１１１は、一方の電極は、Ｐ型トランジスタ１１３を介して高電位電源（ＶＤＤ）に接続され、他方の電極は低電位電源（ＶＳＳ）に接続されている。そのため、発光素子１１１に流れる電流量は、高電位電源と低電位電源の電位差により決定される。

なお、画素１１０の構成は上記構成に制約されず、Ｐ型トランジスタ１１３のゲート・ソース間電圧を保持する容量素子を設けてもよい。また、スイッチ用トランジスタ、駆動用トランジスタとも上記の導電型に制約されず、Ｎ型とＰ型のどちらの導電型でもよい。

また、半導体装置を用いて階調を表現する場合、アナログのビデオ信号を用いる方法と、デジタルのビデオ信号を用いる方法がある。前者の方法では、発光素子の輝度をアナログのビデオ信号で制御することで、階調を表現する。後者の方法では、時間階調法や面積階調法がある。本発明はどちらの方法を用いてもよい。

本発明は、Ｐ型トランジスタ１１３を線形領域で動作させ、発光素子１１１に一定の電圧を印加する定電圧駆動を採用する。定電圧駆動は、定電流駆動と比較すると、Ｐ型トランジスタ１１３を飽和領域で動作させる必要がないため、駆動電圧を高くする必要がない。従って、定電流駆動と比較すると、消費電力を低減することができる。

また、上記構成では、ソースドライバ１０１内に本発明の信号出力回路１０が設けられており、Ｐ型トランジスタ１１３に入力される２つの信号の電位差は、線形領域で動作するＰ型トランジスタ１１３を確実にオンすることができ、なおかつ、確実にオフすることができる電位差であって、なおかつ、高電位電源と低電位電源の電位差よりも小さい電位差である。このように、本発明は、Ｐ型トランジスタ１１３に入力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくできるため、消費電力を低減することができる。本実施例は、上記の実施の形態と自由に組み合わせることができる。

本発明の半導体装置の構成について、図１５を参照して説明する。本発明の半導体装置は、画素部１０９とモニター部１５２を有する。画素部１０９は複数の画素を有し、複数の画素の各々は、発光素子１１１と少なくとも２つのトランジスタを有する。図示する構成では、発光素子１１１に直列に接続するＰ型トランジスタ１１３のみを示す。発光素子１１１の２つの電極のうち、一方は低電位電源（ＶＳＳ）に接続され、他方の電極はＰ型トランジスタ１１３に接続される。

発光素子１１１は温度依存性があり、周囲の温度が高温になると抵抗値は下がり、低温になると抵抗値は上がる。また、発光素子は時間と共に劣化する性質があり、時間による劣化により抵抗値は上がる。発光素子の輝度は、その電流値に依存するため、環境温度が変化したり、発光素子の経時劣化が生じたりすると、電流値が変化し、所望の輝度が得られない。そこで、本実施例の半導体装置は、モニター部１５２を有することを特徴とする。モニター部１５２は、１つ又は複数のモニター用発光素子１５７、リミッタ用トランジスタ１５８、バッファアンプ１５３及び定電流源１５４を有する。モニター用発光素子１５７の２つの電極のうち、一方は低電位電源（ＶＳＳ）に接続され、他方はリミッタ用トランジスタ１５８に接続される。リミッタ用トランジスタ１５８のゲート電極は、一定の電位（ＶＨ）に保たれており、リミッタ用トランジスタ１５８はオン状態にある。

また、発光素子１１１とモニター用発光素子１５７は、同一の条件で同一の工程で作成されたものであり、環境温度の変化と経時劣化に対して同じ特性又はほぼ同じ特性を有する。発光素子１１１とモニター用発光素子１５７は、同一の基板上に設けられている。
モニター用発光素子１５７には、定電流源１５４から一定の電流が供給されている。この状態で、環境温度の変化やモニター用発光素子１５７の経時劣化が生じると、モニター用発光素子１５７の抵抗値が変化する。モニター用発光素子１５７の電流値は常に一定なため、モニター用発光素子１５７の抵抗値が変化すると、モニター用発光素子１５７の両電極間の電位差が変化する。

上記構成の場合、モニター用発光素子１５７の低電位電源に接続する側の電極の電位は変化せず、定電流源１５４に接続する側の電極の電位が変化する。変化したモニター用発光素子１５７の電極の電位は、バッファアンプ１５３の入力ノードに供給される。そして、バッファアンプ１５３の出力ノードから出力される電位は、Ｐ型トランジスタ１１３を介して、発光素子１１１の２つの電極の一方の電極に与えられる。

このように、環境温度の変化と発光素子の経時劣化に合わせて、発光素子１１１に与える電位を変えることができるため、環境温度の変化と発光素子の経時劣化による影響を抑制することができる。

なお、上記のようなモニター部１５２を有する半導体装置では、経時劣化に伴って、発光素子１１１に与える電位を徐々に高くしていく場合があり、このような場合に備えて、高電位電源の電位は、マージンをもたせて、予め、通常よりも高く設定しておく場合がある。このように、高電位電源の電位を予め高く設定しておくと、高電位電源と低電位電源の電位差は、その分大きくなってしまう。高電位電源と低電位電源の電位差が大きいと、その分、ソース線やゲート線の充放電に伴う消費電力も増加してしまう。

しかしながら、本発明の信号出力回路をソースドライバ内やゲートドライバ内に設けることにより、出力ノードから出力される２つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。従って、ソース線やゲート線の充放電に伴う消費電力を低減することができる。つまり、上記のようなモニター部１５２を有する半導体装置に、本発明の信号出力回路を適用することは大変有効である。

本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

本発明の半導体装置の構成について、図１６、１７を参照して説明する。本発明の半導体装置は、画素部１０９、ゲートドライバ１０６及びソースドライバ１０１を有する（図１６（Ａ）参照）。基板１２０上には、発光素子１１１とＰ型トランジスタ１１３含む画素を複数有する画素部１０９、ゲートドライバ１０６、ソースドライバ１０１及び接続フィルム１２２が設けられている。接続フィルム１２２は複数のＩＣチップと接続する。

次に、半導体装置の断面構造について説明する。基板１２０上には、画素部１０９が含むＰ型トランジスタ１１３、発光素子１１１及び容量素子１２４、ソースドライバ１０１が含む複数の素子１２５が設けられている（図１６（Ｂ）、図１７（Ａ）（Ｂ）参照）。

画素部１０９、ゲートドライバ１０６及びソースドライバ１０１の周囲にはシール材１２３が設けられており、発光素子１１１は、シール材１２３を用いて、基板１２０と対向基板１２１により封止される。この封止処理は、発光素子１１１を水分から保護するための処理であり、ここではカバー材（ガラス、セラミックス、プラスチック、金属等）により封止する方法を用いるが、熱硬化性樹脂や紫外光硬化性樹脂を用いて封止する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法を用いてもよい。

発光素子１１１の画素電極が透光性を有し、発光素子１１１の対向電極が遮光性を有する場合、発光素子１１１は下面出射（ボトムエミッション）を行う（図１６（Ｂ）参照）。また、発光素子１１１の画素電極が遮光性を有し、発光素子１１１の対向電極が透光性を有する場合、発光素子１１１は上面出射（トップエミッション）を行う（図１７（Ａ）参照）。また、発光素子１１１の画素電極と、発光素子１１１の対向電極の両者が透光性を有する場合、発光素子１１１は両面出射（デュアルエミッション）を行う（図１７（Ｂ）参照）。

また、Ｐ型トランジスタ１１３のソースドレイン配線上に絶縁層を設けて、当該絶縁層上に発光素子１１１の画素電極を設けてもよいし（図１６（Ｂ）参照）、Ｐ型トランジスタ１１３のソースドレイン配線と同じ層に、発光素子１１１の画素電極を設けてもよい（図１７参照）。また、Ｐ型トランジスタ１１３のソースドレイン配線と、発光素子１１１の画素電極とが積層する部分は、Ｐ型トランジスタ１１３のソースドレイン配線が下層で、発光素子１１１の画素電極が上層でもよいし（図１７（Ａ）参照）、発光素子１１１の画素電極が下層で、Ｐ型トランジスタ１１３のソースドレイン配線が上層でもよい（図１７（Ｂ）参照）。

基板１２０上に設けられる素子は、移動度等の特性が良好な結晶質半導体をチャネル部としたトランジスタにより構成するとよい。そうすると、同一表面上におけるモノリシック化が実現される。上記構成を有する半導体装置は、接続する外部ＩＣの個数を減少することができるため、小型化、軽量化、薄型化を実現することができる。

また、基板１２０上に設けられる素子は、非晶質半導体をチャネル部としたトランジスタにより構成し、ゲートドライバ１０６とソースドライバ１０１をＩＣチップにより構成してもよい。ＩＣチップは、ＣＯＧ方式により基板１２０上に貼り合わせたり、接続フィルム１２２に貼り合わせたりする。非晶質半導体は、ＣＶＤ法を用いることで、大きな面積の基板に簡単に形成することができ、かつ結晶化の工程が不要であることから、安価なパネルの提供を可能とする。また、この際、インクジェット法に代表される液滴吐出法により導電層を形成すると、より安価なパネルを提供することができる。

本発明の半導体装置が含む発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的にはＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）に用いられているＭＩＭ型の電子源素子（電子放出素子）等が含まれる。発光素子の一つであるＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる電界発光材料を含む層（以下電界発光層と略記）と、陽極と、陰極とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。これらの層の中に無機化合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

本発明の半導体装置を用いた電子機器の一態様について、図１８、１９を参照して説明する。ここで例示する電子機器は携帯電話装置であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４及びバッテリ２７０５を含む（図１８参照）。パネル２７０１は、複数の画素がマトリクス状に配置された画素部を有し、一対の基板により画素部が封止されている。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、中央処理回路（ＣＰＵ）、コントローラ回路、電源回路、バッファアンプ、ソースドライバ、ゲートドライバから選択された一つ又は複数に相当する複数のＩＣチップが実装される。モジュールとは、パネルにプリント配線基板２７０３が実装された状態に相当する。

パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。パネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素部は、筐体２７００に設けられた開口窓から視認できるように配置されている。

なお、筐体２７００、２７０６は、携帯電話装置の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。従って、以下に、電子機器の態様の一例について、図１９を参照して説明する。

携帯端末である携帯電話装置は、画素部９１０２等を含む（図１９（Ａ）参照）。携帯端末である携帯型ゲーム装置は、画素部９８０１等を含む（図１９（Ｂ）参照）。デジタルビデオカメラは、画素部９７０１、９７０２等を含む（図１９（Ｃ）参照）。携帯情報端末であるＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）は、画素部９２０１等を含む（図１９（Ｄ）参照）。テレビジョン装置は、画素部９３０１等を含む（図１９（Ｅ）参照）。モニター装置は、画素部９４０１等を含む（図１９（Ｆ）参照）。

本発明は、携帯端末である携帯電話装置（携帯電話機、携帯電話ともよぶ）、ＰＤＡ、電子手帳及び携帯型ゲーム機や、テレビジョン装置（テレビ、テレビジョン受信機ともよぶ）、ディスプレイ（モニター装置ともよぶ）、デジタルカメラ、デジタルビデオカメラ等のカメラ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の様々な電子機器に適用することができる。

本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 電子機器を示す図。 電子機器を示す図。 半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。 本発明の半導体装置を示す図。

Claims (21)

1. 第１のトランジスタと、
   第２のトランジスタと、
   第３のトランジスタと、
   第１の電位及び第２の電位と異なる第３の電位を生成する回路と、を有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１の電位に保たれており、
   前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース及びドレインの一方に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、前記第２の電位に保たれており、
   前記第３のトランジスタのゲートは、前記回路に接続され、
   前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
   前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
2. 請求項１において、
   前記第１のトランジスタはＰチャネル型トランジスタであり、
   前記第２のトランジスタはＮチャネル型トランジスタであり、
   前記第３のトランジスタはＰチャネル型トランジスタであることを特徴とする半導体装置。
3. 第１のトランジスタと、
   第２のトランジスタと、
   第３のトランジスタと、
   第１の電位及び第２の電位と異なる第３の電位を生成する回路と、を有し、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の電位に保たれており、
   前記第３のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの一方に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記第２の電位に保たれており、
   前記第３のトランジスタのゲートは、前記回路に接続され、
   前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
   前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
4. 請求項３において、
   前記第１のトランジスタはＰチャネル型トランジスタであり、
   前記第２のトランジスタはＮチャネル型トランジスタであり、
   前記第３のトランジスタはＮチャネル型トランジスタであることを特徴とする半導体装置。
5. 第１のトランジスタと、
   第２のトランジスタと、
   第３のトランジスタと、
   第４のトランジスタと、
   第１の電位及び第２の電位と異なる第３の電位を生成する第１の回路と、
   前記第１の電位及び前記第２の電位と異なる第４の電位を生成する第２の回路と、
   を有し、
   前記第４のトランジスタのソース及びドレインの一方は、前記第１の電位に保たれており、
   前記第４のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの一方に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記第３のトランジスタのソース及びドレインの一方に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、前記第２の電位に保たれており、
   前記第３のトランジスタのゲートは、前記第１の回路に接続され、
   前記第４のトランジスタのゲートは、前記第２の回路に接続され、
   
   前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
   前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
6. 請求項５において、
   前記第１のトランジスタはＰチャネル型トランジスタであり、
   前記第２のトランジスタはＮチャネル型トランジスタであり、
   前記第３のトランジスタはＰチャネル型トランジスタであり、
   前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする半導体装置。
7. 第１のトランジスタと、
   第２のトランジスタと、
   第３のトランジスタと、
   第４のトランジスタと、
   第１の電位及び第２の電位と異なる第３の電位を生成する回路と、を有し、
   前記第１のトランジスタのソース及びドレインの一方と前記第３のトランジスタのソース及びドレインの一方は、前記第１の電位に保たれており、
   前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、前記第２のトランジスタのソース及びドレインの他方は、前記第２の電位に保たれており、
   前記第２のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの他方と前記第４のトランジスタのソース及びドレインの一方に接続され、
   前記第４のトランジスタのソース及びドレインの他方は、前記回路に接続され、
   前記第１のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートに第１の信号が入力され、
   前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
8. 請求項７において、
   前記第１のトランジスタはＰチャネル型トランジスタであり、
   前記第２のトランジスタはＰチャネル型トランジスタであり、
   前記第３のトランジスタはＰチャネル型トランジスタであり、
   前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする半導体装置。
9. 第１のトランジスタと、
   第２のトランジスタと、
   第３のトランジスタと、
   第４のトランジスタと、
   第１の電位及び第２の電位と異なる第３の電位を生成する回路と、を有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１の電位に保たれており、
   前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、
   前記第２のトランジスタのソース及びドレインの他方と前記第３のトランジスタのソース及びドレインの一方は、前記第２の電位に保たれており、
   前記第１のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの他方と前記第４のトランジスタのソース及びドレインの一方に接続され、
   前記第４のトランジスタのソース及びドレインの他方は、前記回路に接続され、
   前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートに第１の信号が入力され、
   前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
10. 請求項９において、
    前記第１のトランジスタはＮチャネル型トランジスタであり、
    前記第２のトランジスタはＮチャネル型トランジスタであり、
    前記第３のトランジスタはＮチャネル型トランジスタであり、
    前記第４のトランジスタはＰチャネル型トランジスタであることを特徴とする半導体装置。
11. 第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    第４のトランジスタと、
    第５のトランジスタと、
    第６のトランジスタと、
    第１の電位及び第２の電位と異なる第３の電位を生成する第１の回路と、
    前記第１の電位及び前記第２の電位と異なる第４の電位を生成する第２の回路と、を有し、
    前記第１のトランジスタのソース及びドレインの一方と前記第３のトランジスタのソース及びドレインの一方は、前記第１の電位に保たれており、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、
    前記第２のトランジスタのソース及びドレインの他方と前記第５のトランジスタのソース及びドレインの一方は、前記第２の電位に保たれており、
    前記第２のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの他方と前記第４のトランジスタのソース及びドレインの一方に接続され、
    前記第４のトランジスタのソース及びドレインの他方は、前記第１の回路に接続され、
    前記第１のトランジスタのゲートは、前記第５のトランジスタのソース及びドレインの他方と前記第６のトランジスタのソース及びドレインの一方に接続され、
    前記第６のトランジスタのソース及びドレインの他方は、前記第２の回路に接続され、前記第４の電位に保たれており、
    前記第３のトランジスタのゲート、前記第４のトランジスタのゲート、前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートに第１の信号が入力され、
    前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
12. 請求項１１において、
    前記第１のトランジスタはＮチャネル型トランジスタであり、
    前記第２のトランジスタはＰチャネル型トランジスタであり、
    前記第３のトランジスタはＰチャネル型トランジスタであり、
    前記第４のトランジスタはＮチャネル型トランジスタであり、
    前記第５のトランジスタはＮチャネル型トランジスタであり、
    前記第６のトランジスタはＰチャネル型トランジスタであることを特徴とする半導体装置。
13. 第１のトランジスタと、
    第２のトランジスタと、
    １つの第３のトランジスタ又は直列に接続された複数の前記第３のトランジスタを含む回路と、を有し、
    前記第１のトランジスタのソース及びドレインの一方は、第１の電位に保たれており、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、前記回路の一方の端子に接続され、
    前記回路の他方の端子は、第２の電位に保たれており、
    前記第３のトランジスタのゲートは、前記第３のトランジスタのドレインに接続され、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
    前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
14. 請求項１３において、
    前記第１のトランジスタはＰチャネル型トランジスタであり、
    前記第２のトランジスタはＮチャネル型トランジスタであり、
    前記第３のトランジスタはＮチャネル型トランジスタであることを特徴とする半導体装置。
15. 第１のトランジスタと、
    第２のトランジスタと、
    １つの第３のトランジスタ又は直列に接続された複数の前記第３のトランジスタを含む回路と、を有し、
    前記回路の一方の端子は、第１の電位に保たれており、
    前記回路の他方の端子は、前記第１のトランジスタのソース及びドレインの一方に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、第２の電位に保たれており、
    前記第３のトランジスタのゲートは、前記第３のトランジスタのドレインに接続され、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
    前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
16. 請求項１５において、
    前記第１のトランジスタはＰチャネル型トランジスタであり、
    前記第２のトランジスタはＮチャネル型トランジスタであり、
    前記第３のトランジスタはＰチャネル型トランジスタであることを特徴とする半導体装置。
17. 第１のトランジスタと、
    第２のトランジスタと、
    １つの第３のトランジスタ又は直列に接続された複数の前記第３のトランジスタを含む第１の回路と、
    １つの第４のトランジスタ又は直列に接続された複数の前記第４のトランジスタを含む第２の回路と、を有し、
    前記第２の回路の一方の端子は、第１の電位に保たれており、
    前記第２の回路の他方の端子は、前記第１のトランジスタのソース及びドレインの一方に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、前記第１の回路の一方の端子に接続され、
    前記第１の回路の他方の端子は、第２の電位に保たれており、前記第３のトランジスタのゲートは、前記第３のトランジスタのドレインに接続され、
    前記第４のトランジスタのゲートは、前記第４のトランジスタのドレインに接続され、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
    前記第１のトランジスタのソース及びドレインの他方と前記第２のトランジスタのソース及びドレインの一方から第２の信号を出力することを特徴とする半導体装置。
18. 請求項１７において、
    前記第１のトランジスタはＰチャネル型トランジスタであり、
    前記第２のトランジスタはＮチャネル型トランジスタであり、
    前記第３のトランジスタはＮチャネル型トランジスタであり、
    前記第４のトランジスタはＰチャネル型トランジスタであることを特徴とする半導体装置。
19. 請求項１乃至請求項４、又は請求項７乃至請求項１０のいずれか一項において、
    前記回路は、直列に接続された複数の抵抗素子を有し、
    前記複数の抵抗素子の一端は、前記第１の電位に保たれており、
    前記複数の抵抗素子の他端は、前記第２の電位に保たれており、
    前記複数の抵抗素子から選択された２つの抵抗素子の接続点の電位を出力することを特徴とする半導体装置。
20. 請求項５、請求項６、請求項１１又は請求項１２のいずれか一項において、
    前記第１の回路と前記第２の回路の各々は、直列に接続された複数の抵抗素子を有し、
    前記複数の抵抗素子の一端は、前記第１の電位に保たれており、
    前記複数の抵抗素子の他端は、前記第２の電位に保たれており、
    前記複数の抵抗素子から選択された２つの抵抗素子の接続点の電位を出力することを特徴とする半導体装置。
21. 請求項１乃至請求項２０のいずれか一項に記載の半導体装置を用いた電子機器。

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