JP3414802B2 - ディジタル電流スイッチ - Google Patents

ディジタル電流スイッチ

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JP3414802B2 JP22218293A JP22218293A JP3414802B2 JP 3414802 B2 JP3414802 B2 JP 3414802B2 JP 22218293 A JP22218293 A JP 22218293A JP 22218293 A JP22218293 A JP 22218293A JP 3414802 B2 JP3414802 B2 JP 3414802B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル電流スイッ
チであって、（ａ）少なくとも第１および第２のトラン
ジスタが各主電流経路の第１の端子に接続されており、
また１つの制御可能な電流源を介して第１の供給電位に
対する端子と接続されており、（ｂ）第１のトランジス
タの制御入力端が入力信号に対する端子であり、第２の
トランジスタの制御入力端が参照信号に対する端子であ
り、（ｃ）トランジスタの主電流経路の第２の端子が第
２の供給電位に対する端子と接続されており、（ｄ）ト
ランジスタの少なくとも１つの主電流経路の第２の端子
が出力信号端子と、また抵抗を介して第２の供給電位に
対する端子と接続されているディジタル電流スイッチに
関する。
【０００２】
【従来の技術】このような回路はたとえばヨーロッパ特
許出願公開第EP 0 436 823号明細書から公知である。バ
イポーラトランジスタがスイッチングトランジスタとし
て使用される場合、この回路技術は、出力端が直接に動
作抵抗と接続されているときには、ＣＭＬ（電流モード
論理）技術と呼ばれ、また出力端がエミッタホロワーを
介して動作抵抗と接続されているときには、ＥＣＬ（エ
ミッタ結合論理）技術と呼ばれる。スイッチング段の出
力端は一般にキャパシタンスにより負荷されている。こ
れは本質的にスイッチングトランジスタ、後段に接続さ
れているスイッチング段の入力トランジスタおよび接続
導線の寄生キャパシタンスから成っている。スイッチン
グ過程の間、キャパシタンスは再充電される。充電電流
は動作抵抗またはエミッタホロワートランジスタを経
て、もしくは電流スイッチの電流源またはエミッタホロ
ワーの電流源を経て流れる。これらの回路は通常集積回
路として製造されている。その際に構成要素の絶対的特
性データは比較的広い変動幅を有する。さらにトランジ
スタパラメータ、たとえば電流増幅率およびベース‐エ
ミッタ間電圧は比較的強く温度に関係する。従って、寄
生的キャパシタンスの充電状態切換のためにスイッチン
グ段の出力端で授受される電流はプロセスおよび温度に
関係する。従って回路はこれまで要求される速度要求を
達成するため最も望ましくない可能な条件に従って設計
される。このことは、動作抵抗における予め定められた
レベルストロークを達成するために抵抗の値が低く、し
かしその代わり電流スイッチまたはエミッタホロワート
ランジスタの電流源により与えられる電流は大きく選ば
れことを意味する。このことは、正常な作動条件におけ
る損失電力が比較的高いという欠点を有する。
【０００３】
【発明が解決しようとする課題】本発明の課題は、損失
電力が連続的に設定可能であるディジタル電流スイッチ
を提供することである。
【０００４】
【課題を解決するための手段】この課題は、（ｅ）前記
抵抗が制御可能な抵抗であり、（ｆ）抵抗の値および電
流源の電流が、抵抗における電圧降下が電流スイッチの
休止状態では予め定められた値に等しいように、抵抗の
値の減少と共に電流源の電流が増大し、また逆に抵抗の
値の増大と共に電流源の電流が減少するように、互いに
関係して調節装置により制御されることにより解決され
る。
【０００５】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
【０００６】図１のスイッチング段は３つの回路部分
１、２、３を含んでいる。機能原理を説明するため、先
ず回路部分１を説明する。その他の回路部分は本発明の
有利な実施例を含んでいる。
【０００７】回路部分１は２つのエミッタ結合されたバ
イポーラトランジスタ１０、１１を有する電流スイッチ
を含んでおり、それらのエミッタは１つの制御可能な電
流源を介して供給電位ＶＥＥに対する端子と接続されて
いる。制御される電流源はＮ‐ＭＯＳトランジスタ１２
として構成されており、そのゲート端子は制御電位Ｖ３
に対する端子である。バイポーラトランジスタ１０、１
１のコレクタは各制御可能な動作抵抗を介して供給電位
ＶＣＣに対する端子と接続されている。制御可能な抵抗
としては各Ｐ‐ＭＯＳトランジスタ１３、１４が使用さ
れており、それらのゲート端子は別の制御電位に対する
端子１８としての役割をする。バイポーラトランジスタ
１０、１１のコレクタは各出力信号端子１５、１６を有
する。出力信号端子１５、１６は相補性の信号レベルを
導く。バイポーラトランジスタ１０のベースは入力信号
に対する端子１７であり、またバイポーラトランジスタ
１１のベースは参照信号Ｖ１により制御される。
【０００８】入力信号端子１７にＨレベルが与えられて
いるとき、トランジスタ１０は導通状態に、またトラン
ジスタ１１は遮断状態にある。電流源１２から与えられ
る電流はＰ‐ＭＯＳトランジスタ１３を通って流れ、Ｐ
‐ＭＯＳトランジスタ１４は無電流である。そのとき出
力端１５にはＬレベルが、また出力端１６にはＨレベル
が与えられている。入力端１７におけるＬレベルの際に
はバイポーラトランジスタ１０は遮断状態にあり、他方
においてバイポーラトランジスタ１１は導通状態にあ
る。出力端１６にはＬレベルが生じ、また出力端１５に
はＨレベルが生ずる。
【０００９】Ｎ‐ＭＯＳトランジスタ１２はそのソース
端子で供給電位ＶＣＣに関して負の供給電位ＶＥＥに接
続されている。電位Ｖ３の設定によりＮ‐ＭＯＳトラン
ジスタ１２のゲート‐ソース間電圧、従ってまたそのド
レイン電流が定められる。その結果、Ｎ‐ＭＯＳトラン
ジスタ１２は設定可能な電流源として動作する。Ｐ‐Ｍ
ＯＳトランジスタ１３、１４はそれぞれそのソース端子
で供給電位ＶＣＣに接続されている。
【００１０】端子１８に与えられている電位の設定によ
りＰ‐ＭＯＳトランジスタ１３、１４のドレイン‐ソー
ス区間の抵抗が定められる。その結果、Ｐ‐ＭＯＳトラ
ンジスタ１３、１４は設定可能な抵抗として動作する。
【００１１】出力端１５、１６におけるＬレベルはＰ‐
ＭＯＳトランジスタ１３または１４における電圧降下に
より生ぜしめられる。この電圧降下はＮ‐ＭＯＳトラン
ジスタ１２により与えられる電流により電流スイッチの
スイッチング状態に応じて当該のＰ‐ＭＯＳトランジス
タに生ぜしめられる。Ｈレベルは、当該のトランジスタ
が無電流であるときに存在する。電位Ｖ３および端子１
８における電位は、Ｐ‐ＭＯＳトランジスタ１３、１４
のそれぞれ導通しているものにおける電圧降下が供給電
位ＶＣＣに関して種々の設定の際にＬレベルに対して定
められた値に等しいように設定される。これはスイッチ
ング段の休止状態に関係がある。たとえば電位Ｖ３が低
く選ばれると、Ｎ‐ＭＯＳトランジスタ１２から与えら
れる電流は小さい。従って端子１８における電位は、Ｐ
‐ＭＯＳトランジスタ１３、１４のドレイン‐ソース区
間の抵抗値が高く、従ってまた出力端１５または１６に
おけるＬレベルが等しくとどまるように、相応に高く選
ばれなければならない。
【００１２】出力端１５、１６は後段に接続されている
スイッチング段により容量性に負荷されている。このキ
ャパシタンスの充電および放電のための速度は出力端１
５、１６において授受可能な電流により定められる。こ
れらはＰ‐ＭＯＳトランジスタ１３、１４のドレイン‐
ソース区間の抵抗値またはＮ‐ＭＯＳトランジスタ１２
により形成される制御される電流源の抵抗値により決定
される。しかしこれらの構成要素のパラメータは動作温
度に関係する。さらに、種々の集積された構成要素の上
に配置されている２つのスイッチング段のパラメータは
製造プロセスの変動に基づいて部分的に互いにかなり偏
差し得る。出力端１５、１６の電流ドライブ能力または
電流受け入れ能力は本発明により電位Ｖ３および各スイ
ッチング段に対する端子１６に与えられている電位を介
して連続的に設定され得る。それにより、制御される電
流源により与えられる電流が、速度要求がかろうじて満
足されているように低く選ばれ得るという利点が生ず
る。従って、本発明によるスイッチング段の損失電力
は、温度による変動およびプロセス技術による変動の顧
慮のもとに、可能なかぎり低く選ばれ得る。
【００１３】図面の回路部分３には、予め定め得る制御
電位Ｖ３において、出力端１５、１６におけるＬレベル
が等しくとどまるように、端子１８に対する相応の電位
を発生する調節装置が示されている。このために、参照
回路の出力３４において常にＬレベルが発生される。こ
のＬレベルは予め定め得る電位Ｌと比較器装置３３のな
かで比較される。比較器装置の出力端３５は、その出力
端３４に存在するレベルが予め定め得るレベルＬに調節
されるように、参照回路に接続されている。参照回路と
しては、常にＬレベルを発生する電流スイッチに相当す
る回路が設けられている。
【００１４】参照回路は、ソース端子で供給電位ＶＣＣ
と、ゲート端子で比較器装置３３の出力端３５と、また
ドレイン端子で参照回路の出力端３４と接続されている
Ｐ‐ＭＯＳトランジスタ３２を含んでいる。バイポーラ
トランジスタ３１（場合によっては省略されてもよい）
はそのコレクタ端子でＰ‐ＭＯＳトランジスタ３２のド
レイン端子と接続されている。そのエミッタはＮ‐ＭＯ
Ｓトランジスタ３０のドレイン‐ソース区間を介して供
給電位ＶＥＥに対する端子と接続されている。Ｎ‐ＭＯ
Ｓトランジスタ３０のゲート端子はスイッチング段の電
流源トランジスタ１２に相応して電位Ｖ３により制御さ
れる。バイポーラトランジスタ３１のベースはバイポー
ラトランジスタ１１に相応して電位Ｖ１に対する端子で
ある。比較器装置３３としては好ましくは演算増幅器が
使用される。
【００１５】電位Ｖ３はいま、回路部分１に示されてい
るスイッチング段への速度要求が満足されているように
設定される。有利な仕方で、温度に関係する構成要素パ
ラメータの変化が補償されるように、温度に関係する制
御電位Ｖ３が使用される。比較器装置３３は、その出力
端３５に、出力端３４に与えられているレベルが予め定
め得るレベルＬに等しくなるまで、Ｐ‐ＭＯＳトランジ
スタ３２を再調節する信号が発生されるように設計され
ている。さらに端子３５はスイッチング段の端子１８と
接続されており、従って出力端１５または１６に与えら
れているＬ信号は予め定め得るレベルＬに等しい。予め
定め得るレベルＬはたとえば接続パッドを介して集積回
路に供給されてもよいし、または適当な回路対策により
集積回路自体の上で発生されてもよい。
【００１６】出力端１５におけるＬレベルの際のバイポ
ーラトランジスタ１０の飽和が回避されるように、端子
１７における入力信号レベルは端子１５における出力信
号レベルに関して供給電位ＶＥＥのほうへずらされてい
る。これは回路部分２に示されている装置により達成さ
れる。それは、コレクタで供給電位ＶＣＣに対する端子
と、エミッタで端子１７と、またＮ‐ＭＯＳトランジス
タ２０を介して供給電位ＶＥＥに対する端子と接続され
ているバイポーラトランジスタ２１を含んでいる。Ｎ‐
ＭＯＳトランジスタ２０のゲート端子は電位Ｖ３により
制御される。バイポーラトランジスタ２１のベースは別
の入力信号に対する端子２２と接続されている。端子２
２における信号レベルは出力端１５、１６におけるレベ
ルに等しいＬおよびＨレベル値を有する。
【００１７】図面では回路の最小の損失電力を達成する
ため電位Ｖ３のみが設定可能である。端子１８に対する
電位は部分回路３を介して発生される。端子１８におけ
る電位はたとえば集積回路の入力パッドを介して設定可
能な電位として供給されてもよい。
【００１８】参照電位Ｖ１は理想的には端子１７に与え
られている信号レベルの中央に位置する。バイポーラト
ランジスタ１１のベースが、入力端１７に与えられてい
る信号に対して相補性の信号により制御されることも考
えられる。そのときバイポーラトランジスタ３１のベー
スは参照電位Ｖ１により、ただし好ましくは論理Ｈレベ
ルにより制御され得る。
【００１９】回路部分１に示されているスイッチング段
はバイポーラスイッチングトランジスタ１０、１１を含
んでいる。ＭＯＳトランジスタをスイッチングトランジ
スタとして使用することも可能である。そのときバイポ
ーラトランジスタ１０、１１、３１の代わりにＰ‐ＭＯ
ＳトランジスタまたはＮ‐ＭＯＳトランジスタが使用さ
れる。ＭＯＳトランジスタでは飽和が生じないので、そ
のときには回路部分２によるレベルシフトのための回路
は省略され得る。
【００２０】図１による実施例ではスイッチングトラン
ジスタ１０、１１のコレクタ回路の各々にＰ‐ＭＯＳト
ランジスタ１３、１４として構成された各負荷抵抗が配
置されている。スイッチングトランジスタ１０、１１の
一方のみのコレクタ回路に制御可能な動作抵抗を配置す
ることも可能である。そのときには出力端１５または１
６の一方のみが利用される。
【００２１】これまでに説明した例はＣＭＬ技術での電
流スイッチに関するものである。本発明はＥＣＬ技術で
の電流スイッチにも応用可能である。そのためには出力
端１５、１６の後に各１つのエミッタホロワートランジ
スタが接続されており、そのベースは出力端１５、１６
と接続されており、そのコレクタは供給電位ＶＣＣに対
する端子と接続されており、またそのエミッタは、好ま
しくはゲート端子で電位Ｖ３により制御されるＮ‐ＭＯ
Ｓトランジスタの形態の制御可能な電流源を介して、供
給電位ＶＥＥに対する端子と接続されている。
【００２２】図２には参照回路および比較器装置の別の
実施例が示されている。参照回路枝路は、エミッタ側抵
抗４１を有するバイポーラトランジスタ４０として構成
されている制御される電流源を含んでいる。等しい仕方
で、電流スイッチの電流源と、電流スイッチの出力端の
後または入力端の前に接続されているエミッタホロワー
トランジスタに属する電流源とは、エミッタ側抵抗を有
するバイポーラトランジスタとして構成され得る。いま
比較器装置４２はその出力端で、参照電流枝路のなかに
配置されている制御可能な電流源の制御入力端、すなわ
ちバイポーラトランジスタ４０のベースと接続されてい
る。参照電流枝路は、ＭＯＳトランジスタ３２のゲート
端子に与えられている電位Ｖ４を介して制御可能であ
る。制御可能な電流源は、比較器装置４２を介して、端
子３４におけるＬレベルが比較器装置４２の入力端の１
つにおける予め定め得るレベルＬに等しいように再調節
される。
【００２３】比較器装置４２の実施例および予め定め得
るレベルＬの発生のための装置は図３に示されている。
レベルＬは通常バンドギャップリフェレンス(Band Gap-
Reference)と呼ばれる公知の温度補償された定電圧回路
４７により発生される。そのとき端子６２に温度補償さ
れた定電圧が存在する。端子６２は比較器装置４２の入
力端の１つと接続されており、他方の入力端６１は端子
３４と接続されている。比較器装置４２の出力端６３は
バイポーラトランジスタ４０のベースと接続されてい
る。比較器装置４２により制御信号が出力端６３に、入
力端６１におけるレベルが入力端６２における予め定め
得るレベルに等しいように発生される。
【００２４】比較器装置４２は、端子６２に関してエミ
ッタホロワー接続されているトランジスタ５０を含んで
いる。トランジスタ５１はトランジスタ５０のエミッタ
に関してエミッタホロワー接続されている。トランジス
タ５１のエミッタは抵抗５７を介して、エミッタで抵抗
５８を介して供給電位ＶＥＥに対する端子と接続されて
いるトランジスタ５２のコレクタと接続されている。ト
ランジスタ５２のコレクタは、トランジスタ５３のベー
スと接続されている。このトランジスタ５３のコレクタ
は、端子６１に関してエミッタフォロワー接続されてい
るトランジスタ５５のエミッタに抵抗５６を介して接続
されている。トランジスタ５３のエミッタは、抵抗５９
を介して供給電位ＶＥＥに対する端子と接続されてい
る。トランジスタ５３のコレクタは、トランジスタ５４
のベースと接続されており、このトランジスタ５４は、
コレクタでトランジスタ５０のエミッタ端子と、またエ
ミッタで抵抗６０を介して供給ＶＥＥの端子と接続され
ている。トランジスタ５２のベースはトランジスタ５４
のエミッタおよび出力端６３と接続されている。
【００２５】抵抗５７、５８ならびに抵抗５６、５９は
好ましくは等しい抵抗値を有する。トランジスタ５５、
５３または５４、５０または５２、５１のベース‐エミ
ッタ間電圧は、それらを通ってそれぞれ等しい電流が流
れるので、それぞれ等しい。トランジスタ５５のベース
‐エミッタ区間、抵抗５６、トランジスタ５４のベース
‐エミッタ区間、トランジスタ５２のベース‐エミッタ
区間および抵抗５８から成る経路に沿う電圧は、端子６
２、トランジスタ５０のベース‐エミッタ区間、トラン
ジスタ５１のベース‐エミッタ区間、抵抗５７、トラン
ジスタ５３のベース‐エミッタ区間および抵抗５９から
成る経路に沿う電圧に等しく、その際の前記の条件が顧
慮されている。こうして出力端６３にそれぞれ、入力端
６１におけるレベルを入力端６２における与えられた温
度補償されたレベルと等しく保つために必要なレベルが
生ずる。
【図面の簡単な説明】
【図１】調節装置を有する本発明による電流スイッチ。
【図２】調節装置の別の実施例。
【図３】図２の調節装置の回路技術的な実現。
【符号の説明】
３ 調節装置 １０ 第１のトランジスタ １１ 第２のトランジスタ １２ 制御可能な電流源 ３０ 制御可能な電流源 ３２ 制御可能な抵抗 ３３ 比較器 ４０、４１ 制御可能な電流源 ４２ 比較器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ディジタル電流スイッチであって、 （ａ）少なくとも１つの第１および第２のトランジスタ
    （１０、１１）が各主電流経路の第１の端子に接続され
    ており、また１つの制御可能な電流源（１２）を介して
    第１の供給電位（ＶＥＥ）に対する端子と接続されてお
    り、 （ｂ）第１のトランジスタ（１０）の制御入力端が入力
    信号に対する端子（１７）であり、第２のトランジスタ
    （１１）の制御入力端が参照信号（Ｖ１）に対する端子
    であり、 （ｃ）トランジスタ（１０、１１）の主電流経路の第２
    の端子が第２の供給電位（ＶＣＣ）に対する端子と接続
    されており、 （ｄ）トランジスタ（１０、１１）の少なくとも１つの
    主電流経路の第２の端子が出力信号端子（１５、１６）
    と、また抵抗（１３、１４）を介して第２の供給電位
    （ＶＣＣ）に対する端子と接続されており、 （ｅ）別の制御可能な抵抗（３２）および別の制御可能
    な電流源（４０、４１）を含んでいる参照電流枝路が存
    在しており、前記別の制御可能な抵抗（３２）の第１の
    端子が第２の供給電位（ＶＣＣ）に対する端子と接続さ
    れており、前記別の制御可能な電流源（４０、４１）の
    第１の端子が第１の供給電位（ＶＥＥ）に対する端子と
    接続されており、前記別の制御可能な抵抗（３２）の第
    ２の端子が前記別の制御可能な電流源（４０、４１）の
    第２の端子と接続されており、比較器装置（４２）が存
    在しており、該比較器装置（４２）は、その第１の入力
    端（＋；６１）で前記別の制御可能な抵抗（３２）の第
    ２の端子と接続されており、その第２の入力端（−；６
    ２）が比較電位（Ｌ）に対する端子であり、その出力端
    （６３）で電流スイッチおよび参照電流枝路の制御可能
    な電流源（１２、４０）の各々の制御入力端と接続され
    ているディジタル電流スイッチにおいて、 （ｆ）比較器装置（４２）は、比較器装置（４２）の第
    ２の端子（６２）に関してエミッタホロワー接続されて
    いる第３のトランジスタ（５０）を含み、第４のトラン
    ジスタ（５１）は第３のトランジスタ（５０）のエミッ
    タに関してエミッタホロワー接続され、第４のトランジ
    スタ（５１）のエミッタは第１の抵抗（５ ７）を介して
    第５のトランジスタ（５２）のコレクタと接続され、こ
    れのエミッタは第２の抵抗（５８）を介して供給電位
    （ＶＥＥ）に対する端子と接続され、第５のトランジス
    タ（５２）のコレクタは、第６のトランジスタ（５３）
    のベースと接続され、これのコレクタは、比較器装置
    （４２）の第１の入力（６１）に関してエミッタフォロ
    ワー接続されている第７のトランジスタ（５５）のエミ
    ッタに第３の抵抗（５６）を介して接続され、第６のト
    ランジスタ（５３）のエミッタは、第４の抵抗（５９）
    を介して供給電位ＶＥＥに対する端子と接続され、第６
    のトランジスタ（５３）のコレクタは、第８のトランジ
    スタ（５４）のベースと接続されており、このトランジ
    スタ（５４）は、コレクタで第３のトランジスタ（５
    ０）のエミッタ端子と、エミッタで第５の抵抗（６０）
    を介して供給電位（ＶＥＥ）の端子と接続され、第５の
    トランジスタ（５２）のベースは第８のトランジスタ
    （５４）のエミッタおよび比較器装置（４２）の出力端
    ６３と接続されている ことを特徴とするディジタル電流
    スイッチ。
  2. 【請求項２】 第１および第２の抵抗（５７、５８）な
    らびに第３および第４の抵抗（５６、５９）は等しい抵
    抗値を有することを特徴とする請求項１記載のディジタ
    ル電流スイッチ。
  3. 【請求項３】 比較器装置（４２）の比較電位に対する
    端子（−；６２）が温度補償された定電圧回路（４７）
    の出力端と接続されていることを特徴とする請求項１ま
    たは２記載のディジタル電流スイッチ。
  4. 【請求項４】 第９のトランジスタが備えられ、該トラ
    ンジスタの第１の端子は前記別の制御可能な抵抗（３
    ２）の第２の端子に、第２の端子は制御可能な電流源
    （４０；４１）の第２の端子と接続されていることを特
    徴とする請求項１、２または３記載のディジタル電流ス
    イッチ。
  5. 【請求項５】 トランジスタ（１０、１１、３１）がバ
    イポーラトランジスタであることを特徴とする請求項１
    ないし４の１つに記載のディジタル電流スイッチ。
  6. 【請求項６】 制御可能な抵抗がＭＯＳトランジスタ
    （１３、１４、３２）であることを特徴とする請求項１
    ないし５の１つに記載のディジタル電流スイッチ。
  7. 【請求項７】 制御可能な電流源がエミッタ側の抵抗
    （４１）を有するバイポーラトランジスタ（４０）であ
    ることを特徴とする請求項１ないし６の１つに記載のデ
    ィジタル電流スイッチ。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3641217A1 (de) * 1986-12-03 1988-06-16 Bayer Ag Estergruppen- und urethangruppen-haltige bindemittel, verfahren zu ihrer herstellung und ihre verwendung zur herstellung von ueberzuegen
EP0905900B1 (en) * 1994-04-22 2002-03-13 Canon Kabushiki Kaisha Driving circuit for light emitting diode
US5570060A (en) * 1995-03-28 1996-10-29 Sgs-Thomson Microelectronics, Inc. Circuit for limiting the current in a power transistor
US5684414A (en) * 1996-02-02 1997-11-04 U.S. Philips Corporation Voltage level interface circuit with separate reference signal input and folded cascode structure
US5931874A (en) * 1997-06-04 1999-08-03 Mcdonnell Corporation Universal electrical interface between an aircraft and an associated store providing an on-screen commands menu
US6377085B1 (en) * 2000-11-06 2002-04-23 Oki Semiconductor Precision bias for an transconductor
US8097565B2 (en) * 2003-06-30 2012-01-17 Johnson & Johnson Vision Care, Inc. Silicone hydrogels having consistent concentrations of multi-functional polysiloxanes
KR100945873B1 (ko) * 2007-12-27 2010-03-05 주식회사 동부하이텍 디지털-아날로그 변환기에서의 전류 셀 회로
CN102226902B (zh) * 2011-06-07 2013-09-04 株洲南车时代电气股份有限公司 用于仿真的电气开关、电气开关系统及仿真方法
US9240775B2 (en) * 2013-03-12 2016-01-19 Intel Deutschland Gmbh Circuit arrangements
US11353901B2 (en) * 2019-11-15 2022-06-07 Texas Instruments Incorporated Voltage threshold gap circuits with temperature trim

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1800207A1 (de) * 1968-10-01 1970-05-14 Telefunken Patent Logische Schaltung mit einem Paar von Transistoren in Stromuebernahmeschaltung
SU742965A1 (ru) * 1978-03-27 1980-06-25 Предприятие П/Я М-5537 Аналоговый умножитель
JPS57101407A (en) * 1980-12-15 1982-06-24 Mitsubishi Electric Corp Amplifying circuit
JPS5816396A (ja) * 1981-07-20 1983-01-31 パイオニア株式会社 電圧−電流変換回路
JPS59139723A (ja) * 1983-01-31 1984-08-10 Fujitsu Ltd 差動スイツチ回路
JPS61224192A (ja) * 1985-03-29 1986-10-04 Sony Corp 読出し増幅器
FR2587567B1 (fr) * 1985-09-17 1987-11-20 Thomson Csf Circuit de conversion d'une entree differentielle en niveaux logiques cmos
JPS62101116A (ja) * 1985-10-29 1987-05-11 Toko Inc パルス遅延回路
FR2599835B1 (fr) * 1986-06-04 1988-08-26 Bendix Electronics Sa Procede et dispositif de mesure du niveau de la surface libre d'un liquide
US4713560A (en) * 1986-06-05 1987-12-15 Fairchild Semiconductor Corporation Switched impedance emitter coupled logic gate
JPS63267013A (ja) * 1987-04-24 1988-11-04 Nippon Telegr & Teleph Corp <Ntt> バツフア回路
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
US4966443A (en) * 1988-02-22 1990-10-30 Fuji Photo Film Co., Ltd. Light beam scanner
US4853646A (en) * 1988-07-19 1989-08-01 Fairchild Semiconductor Corporation Temperature compensated bipolar circuits
IT1225620B (it) * 1988-10-06 1990-11-22 Sgs Thomson Microelectronics Comparatore cmos interamente differenziale a grande risoluzione
DE4000780C1 (ja) * 1990-01-12 1991-07-25 Siemens Ag, 1000 Berlin Und 8000 Muenchen, De
JPH03234110A (ja) * 1990-02-09 1991-10-18 Sony Corp 周波数特性可変回路
DE4010145C1 (ja) * 1990-03-29 1991-01-03 Siemens Ag, 1000 Berlin Und 8000 Muenchen, De
FR2671245B1 (fr) * 1990-12-27 1993-03-05 Bull Sa Dispositif de retard reglable.
JP3078039B2 (ja) * 1991-06-28 2000-08-21 株式会社東芝 積分回路
SE9202033L (sv) * 1992-07-01 1994-01-02 Ellemtel Utvecklings Ab Kopplingsanordning för styrning av parametrar i logikkopplingar eller liknande

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US5541539A (en) 1996-07-30
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