JP2010271765A - 電源電圧制御回路 - Google Patents

Abstract

【課題】従来の電源電圧制御回路は、電源電圧を高速に制御することができない等の問題があった。
【解決手段】本発明にかかる電源電圧制御回路は、所定の信号処理を行うターゲット回路６に対して供給する電源電圧を制御する電源電圧制御回路である。そして、ターゲット回路６に対して供給する電源電圧を第１の電源電圧から第２の電源電圧に上昇させる場合に、電源電圧を前記第２の電源電圧の電圧レベルに向けて上昇させる第１の制御信号と、第２の電源電圧よりも高い電圧レベルまで上昇させた後に第２の電源電圧まで降下させる第２の制御信号と、を選択的に生成する制御回路３と、第１又は第２の制御信号に基づいて電源電圧を生成し、ターゲット回路６に供給する電源供給回路２と、を備える。
【選択図】図１

Description

本発明は、電源電圧制御回路に関し、特に電源電圧を高速に制御する電源電圧制御回路に関する。

ＣＭＯＳ論理ゲートを用いた半導体集積回路における消費電力の低減方法として、外部から要求される動作周波数（以下、要求周波数と称す）に応じて電源電圧を制御するＤｙｎａｍｉｃ Ｖｏｌｔａｇｅ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ（ＤＶＦＳ）が有効である。ここで、要求周波数が変化した場合、半導体集積回路の消費エネルギー低減や電源電圧不足期間短縮のために、電源電圧を高速に最適な電圧値まで制御する必要がある。

また、たとえ要求周波数が同じ場合でも、温度等の環境に応じて電源電圧の最適電圧は変動する。そのため、遅延モニタなどを用いて、要求周波数と実際の回路の動作周波数との関係を比較しながら電源電圧を制御する必要がある。

要求周波数が速度１から速度２に上昇した場合に電源電圧を制御する方法として、主として以下の２つの方法がある。ひとつは、電源電圧を単調増加させながら回路の動作周波数が要求周波数を満たしているか否かを確認する方法である。しかし、この方法では、速度１に対応する最適電圧値１と速度２に対応する最適電圧値２との差が大きい場合には、電源電圧が最適電圧値２に達するまでに時間がかかる。つまり、回路が安定動作できない時間が長くなるという問題があった。

もうひとつは、特許文献１に開示されているような電源電圧の制御方法である。図１５に示すように、電源電圧をまず最大電圧値に上昇させた後に最適電圧値２まで降下させることにより、回路が安定動作できない時間を短くすることができる。しかし、この方法では、速度１に対応する最適電圧値１と速度２に対応する最適電圧値２との差が小さい場合には、最大電圧値から最適電圧値２に達するまでに時間がかかる。つまり、その間の消費電力が増大するという問題があった。

その他、特許文献２には、電源電圧を昇圧するチャージポンプ回路が提案されている。このチャージポンプ回路は、複数のチャージポンプユニットと、これらを制御する制御回路と、を備える。この制御電圧は、チャージポンプユニットにより生成されるチャージポンプ電圧が第１の目標電圧より低くなるように変化する場合には、チャージポンプユニットの活性化状態の数を増やす。一方、チャージポンプ電圧が第１の目標電圧より低い第２の目標電圧より高くなるように変化する場合には、チャージポンプユニットの活性化状態の数を減らす。このようにして、生成されるチャージポンプ電圧の振幅を低く抑えることを特徴とする。

特開２００１−２４４４２１号公報 特開２００４−２４８４７５号公報

上述のように、従来の電源電圧制御回路は、電源電圧を高速に制御することができない等の問題があった。

本発明にかかる電源電圧制御回路は、所定の信号処理を行うターゲット回路に対して供給する電源電圧を制御する電源電圧制御回路であって、前記ターゲット回路に対して供給する電源電圧を第１の電源電圧から第２の電源電圧に上昇させる場合に、当該電源電圧を前記第２の電源電圧の電圧レベルに向けて上昇させる第１の制御信号と、前記第２の電源電圧よりも高い電圧レベルまで上昇させた後に当該第２の電源電圧まで降下させる第２の制御信号と、を選択的に生成する制御信号生成回路と、前記第１又は前記第２の制御信号に基づいて前記電源電圧を生成し、前記ターゲット回路に供給する電源供給回路と、を備える。

上述のような回路構成により、電源電圧を高速に制御することができる。

本発明により、電源電圧を高速に制御することが可能な電源電圧制御回路を提供することができる。

本発明の実施の形態１にかかる電源電圧生成回路の全体構成を示すブロック図である。 本発明の実施の形態１にかかる電源供給回路の構成を示す回路図である。 本発明の実施の形態１にかかるリファレンス電圧生成回路の構成を示す回路図である。 本発明の実施の形態１にかかる制御回路の構成を示す回路図である。 本発明の実施の形態１にかかるしきい電圧回路の構成を示す回路図である。 本発明の実施の形態１にかかる差電圧生成回路の構成を示す回路図である。 本発明の実施の形態１にかかる速度モニタ回路の構成を示す回路図である。 本発明の実施の形態１にかかる選択回路の構成を示す回路図である。 本発明の実施の形態１にかかるリファレンス電圧生成回路の別の構成を示す回路図である。 本発明の実施の形態１にかかる制御回路の別の構成を示す回路図である。 本発明の実施の形態１にかかる遅延比モニタの構成を示す回路図である。 本発明の実施の形態２にかかる制御回路の構成を示す回路図である。 本発明の実施の形態２にかかる選択回路の構成を示す回路図である。 本発明の実施の形態３にかかる制御回路の構成を示す回路図である。 従来の電源電圧制御回路の制御方法を示すタイミングチャートである。 本発明の実施の形態１にかかる電源電圧制御回路の制御方法を示すタイミングチャートである。 本発明の実施の形態１にかかる電源電圧制御回路の制御方法を示すタイミングチャートである。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

実施の形態１
本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の実施の形態１にかかる電源電圧制御回路である。図１に示す回路は、出力電圧が可変である電源供給回路２と、複数の制御方式により電源供給回路２の出力電圧を制御する制御回路（制御信号生成回路）３と、制御回路３の制御方式を選択する選択回路５と、電源供給回路２からの電源電圧が供給されるターゲット回路６と、ターゲット回路６の動作周波数を検出する速度モニタ回路（遅延時間検出回路）４と、を備える。なお、電源供給回路２と、制御回路３と、速度モニタ回路４と、選択回路５と、により電源電圧制御回路を構成する。

外部から要求された動作周波数ｆＣＬＫ（要求周波数ｆ２）のクロック信号は、速度モニタ回路４の一方の入力端子と、選択回路５の第１の入力端子と、に入力される。電源供給回路２から出力される電源電圧は、速度モニタ回路４の他方の入力端子と、ターゲット回路６の入力端子と、制御回路３の第１の入力端子と、に入力される。速度モニタ回路４の出力信号は、制御回路３の第２の入力端子に入力される。予め設定されている動作周波数ｆＰＲＥ（要求周波数ｆ１）のクロック信号は、選択回路５の第２の入力端子に入力される。また、最大動作周波数ｆｍａｘのクロック信号は、選択回路５の第３の入力端子に入力される。選択回路５の出力信号は、制御回路３の第３の入力端子に入力される。制御回路３の出力信号は、電源供給回路２の入力端子に入力される。

速度モニタ回路４は、外部から要求された動作周波数とターゲット回路６の動作周波数とを比較した結果を制御回路３に対して出力する。ここで、要求周波数ｆ１から要求周波数ｆ２に上昇した場合、制御回路３は、ターゲット回路６の動作周波数が要求周波数を満たすまで電源電圧を上昇させるための制御信号を出力する。電源供給回路２は、この制御信号に基づいて電源電圧を生成し、ターゲット回路６に対して出力する。

要求周波数ｆ１から要求周波数ｆ２に上昇した場合に電源電圧を制御する方法として、例えば、以下の２つの方法がある。ひとつは、ターゲット回路６の動作周波数が要求周波数を満たす最適電圧まで電源電圧を単調増加させる方法である。もうひとつは、電源電圧をまず最大電圧ＶＭＡＸに上昇させた後に最適電圧まで降下させる方法である。図１に示す電源電圧制御回路は、選択回路５から出力される切替制御信号ＭＡＸに基づいてこれら２つの電圧制御方法のいずれかを選択し、電源電圧を制御することを特徴とする。

具体的には、選択回路５は、変化前の要求周波数ｆ１と変化後の要求周波数ｆ２との比、および要求周波数ｆ２とターゲット回路６の最大動作周波数ｆｍａｘとの比を比較する。そして、ｆ２／ｆ１よりｆｍａｘ／ｆ２が大きい場合には、ターゲット回路６の動作周波数ｆｏｐが要求周波数ｆ２と同等またはわずかに大きくなるまで電源電圧を単調増加させる制御方式を選択する。なお、ターゲット回路６の動作周波数ｆｏｐは、速度モニタ回路４から検知される。一方、ｆ２／ｆ１よりｆｍａｘ／ｆ２が小さい場合には、電源電圧をまず最大電圧ＶＭＡＸに上昇させた後に最適電圧まで降下させる制御方式を選択する。なお、最適電圧は、ターゲット回路６の動作周波数ｆｏｐが要求周波数ｆ２と同等またはわずかに大きい値を示すように制御される。

ここで、速度モニタ回路４からの出力信号により電源電圧を制御する場合、電圧変化１ステップあたりの動作周波数ｆｏｐの変化割合が一定になるようにステップバイステップで電圧を制御する。なお、電源電圧をまず最大電圧ＶＭＡＸに上昇させる制御方式の場合には、速度モニタ回路４によってターゲット回路６の動作周波数ｆｏｐを検出する必要がない。つまり、動作周波数ｆｏｐを検出することなく要求周波数ｆ２を満たす電源電圧が供給される。したがって、制御に必要な時間は非常に短い。このように、いずれかの制御方式を選択することにより、消費電力の増大を抑制するとともに、電源電圧を制御する時間を短縮することができる。つまり、動作周波数ｆ１、ｆ２がどのような値を示した場合でも、最適な電源電圧の制御を行うことが可能である。

図２に電源供給回路２の回路構成を示す。電源供給回路２は、リファレンス電圧生成回路２１と、オペアンプ２２と、ＮチャネルＭＯＳトランジスタ２３と、を備える。リファレンス電圧生成回路２１には、制御回路３からの制御信号が入力される。オペアンプ２２の非反転入力端子には、リファレンス電圧生成回路２１の出力ＶＲＥＦが入力される。また、オペアンプ２２の出力信号は、トランジスタ２３のゲートに供給される。トランジスタ２３のドレインは、高電位側電源ＶＨＩＧＨに接続される。トランジスタ２３のソースは、電源供給回路２の出力端子と、オペアンプ２２の反転入力端子と、に接続される。つまり、電源供給回路２の出力ＶＤＤは、ＶＤＤ＝ＶＲＥＦとなるように制御される。なお、この電源供給回路２では、制御回路３からの制御信号によってリファレンス電圧生成回路２１が制御される。そして、リファレンス電圧生成回路２１から出力されるリファレンス電位ＶＲＥＦに基づいて電源供給回路２から電源電圧ＶＤＤが出力される。

図３にリファレンス電圧生成回路２１の回路構成を示す。リファレンス電圧生成回路２１は直列に接続されたＳ（Ｓは自然数）個の抵抗２１−１〜２１−Ｓと、これらの抵抗間の各ノードとリファレンス電圧生成回路２１の出力端子との間に設けられたＳ−１個のスイッチと、により構成される。なお、各スイッチのうち、選択されたいずれか１つのスイッチのみがオン状態を示す。このとき、出力ＶＲＥＦは、オンしたスイッチを介して接続されたノードの電位と一致する。なお、スイッチのオンオフは制御回路３によって制御される。

図４に、制御回路３の回路構成を示す。制御回路３は、ターゲット回路６のクリティカルパスのしきい電圧ＶＴＨを生成するしきい電圧生成回路３１と、ターゲット回路６の電源電圧ＶＤＤとしきい値電圧ＶＴＨとの差を出力する差電圧生成回路３２と、差電圧生成回路３２の出力をデジタル値に変換するＡ／Ｄコンバータ３３と、ターゲット回路６に供給可能な最大電圧ＶＭＡＸと電源電圧ＶＤＤとの大小関係を比較する比較器３４と、スイッチ制御回路３５と、を備える。ここで、しきい電圧ＶＴＨとは、ターゲット回路６のクリティカルパスに含まれるＭＯＳトランジスタのしきい電圧を意味する。

しきい値電圧生成回路３１の出力信号は、差電圧生成回路３２の一方の端子に入力される。電源電圧ＶＤＤは、差電圧生成回路３２の他方の端子と、比較器３４の一方の入力端子と、に入力される。また、最大電圧ＶＭＡＸは、比較器３４の他方の入力端子に入力される。差電圧生成回路３２の出力信号は、ＡＤコンバータ３３の入力端子に入力される。ＡＤコンバータ３３の出力信号は、スイッチ制御回路３５に入力される。スイッチ制御回路３５には、比較器３４の出力信号と、選択回路５の切替制御信号ＭＡＸと、速度モニタ回路４の出力信号と、がさらに入力される。

ここで、回路の動作周波数ｆは、電源電圧ＶＤＤ及びしきい電圧ＶＴＨを用いて、一般に次の近似式で表される。

式（１）より、電源電圧ＶＤＤを変化させた場合の動作周波数の変化率は、以下の式（２）のように表すことができる。

したがって、電源電圧の制御速度を

とすれば、時間当たりの動作周波数の変化率は

となる。ここで、ｋは定数である。

したがって、電源制御１ステップあたりの電圧変化量をＶＤＤ−ＶＴＨに比例するように制御すれば、電源制御１ステップあたりの動作周波数の変化率を常に一定に保ったまま電源電圧を変化させるができる。ここで、上記のリングオシレータのＶＴＨを検出するしきい値電圧生成回路３１の回路構成例を図５に示す。しきい値電圧生成回路３１は、電流値ＩＬの電流が流れる定電流源３１２と、ＮチャネルＭＯＳトランジスタ３１１と、を備える。ＮチャネルＭＯＳトランジスタ３１１のソースには、低電位側電源ＧＮＤが接続される。ＮチャネルＭＯＳトランジスタ３１１のゲート及びドレインは、電流源３１２の出力端子に接続される。電流源３１２の入力端子には、高電位側電源ＶＨＩＧＨが接続される。ここで、ＮチャネルＭＯＳトランジスタ３１１のゲート電位がしきい値電圧ＶＴＨとして出力される。

また、差電圧生成回路３２の回路構成の一例を図６に示す。差電圧生成回路３２は、ＮチャネルＭＯＳトランジスタ３２１、３２２を備える。高電位側電源ＶＨＩＧＨは、トランジスタ３２２のドレインに接続される。トランジスタ３２２のソースには、トランジスタ３２１のドレインと、差電圧生成回路３２の出力端子と、に接続される。トランジスタ３２１のソースには、低電位側電源ＧＮＤが接続される。トランジスタ３２１のゲートには、しきい値電圧生成回路３１からの出力電圧ＶＴＨが供給される。また、トランジスタ３２２のゲートには、電源電圧ＶＤＤが供給される。

ＮチャネルＭＯＳトランジスタ３２１及び３２２に流れるドレイン電流は等しいので、各トランジスタのゲート−ソース間電圧は等しい。つまり、トランジスタ３２１のゲート−ソース間電圧はＶＴＨを示す。トランジスタ３２２のゲート−ソース間電圧はＶＤＤを示す。したがって、トランジスタ３２２のソース電位はＶＤＤ−ＶＴＨを示す。

図４において、スイッチ制御回路３５は、速度モニタ回路４からの比較結果（ＵＰ／ＤＯＷＮ／ＨＯＬＤ信号）と、選択回路５からの切替制御信号（ＭＡＸ信号）と、比較器３４からの出力信号と、Ａ／Ｄコンバータ３３からの出力信号と、に基づいて電源電圧を制御するための制御信号を電源供給回路２に対して出力する。比較器３４は、電源電圧ＶＤＤと最大電圧ＶＭＡＸとを比較し、比較結果を出力する。ここで、比較器３４は、電源電圧ＶＤＤが最大電圧ＶＭＡＸに達した時点でＭＡＸ信号を解除するようにスイッチ制御回路３５に対して信号を出力する。つまり、スイッチ制御回路３５は、ＭＡＸ信号が活性化されている間は、電源電圧ＶＤＤを最大電圧ＶＭＡＸにするように制御信号（第２の制御信号）を出力する。一方、ＭＡＸ信号が解除される（活性化されなくなる）とＵＰ／ＤＯＷＮ／ＨＯＬＤ信号にしたがって電源電圧ＶＤＤを制御するように制御信号を出力する。つまり、ＵＰ信号の場合には、スイッチ制御回路３５は、電源電圧ＶＤＤを最適電圧値まで単調増加させるように制御信号（第１の制御信号）を出力する。ＤＯＷＮ信号の場合には、スイッチ制御回路３５は、電源電圧ＶＤＤを最適電圧まで単調減少させるように制御信号（第３の制御信号）を出力する。ＨＯＬＤ信号の場合には、スイッチ制御回路３５は、電源電圧ＶＤＤを維持するように制御信号（第４の制御信号）を出力する。例えば、電源電圧ＶＤＤが最大電圧ＶＭＡＸに達してＭＡＸ信号が解除された場合、その後はＤＯＷＮ信号により電源電圧ＶＤＤを最適電圧まで降下させる。なお、このときの１ステップあたりの電圧変化量はＡ／Ｄコンバータ３３の出力に基づいて決定される。

図７に速度モニタ回路４の回路構成を示す。速度モニタ回路４は、ターゲット回路６のクリティカルパス遅延と同程度の遅延時間を有するクリティカルパスレプリカ（以下、単にＣＰと称す）４１と、所定の遅延時間を有する遅延素子４２と、これらの前後に設けられたフリップフロップ（以下、単にＦＦと称す）４３、４４−１、４４−２と、を備える。なお、ＣＰ４１は、例えばターゲット回路６と同一構成を有するものでも良い。所定の入力信号がＦＦ４３に入力される。ＦＦ４３の出力信号は、ＣＰ４１に入力される。ＣＰ４１の出力信号は、ＦＦ４４−１と、遅延素子４２を介してＦＦ４４−２と、に入力される。なお、ＣＰ４１および遅延素子４２にはターゲット回路６と等しい電源電圧ＶＤＤが供給されている。各ＦＦは、ターゲット回路６に要求される動作周波数（要求周波数ｆ２）ｆＣＬＫと同じ周波数のクロック信号に同期して駆動する。そして、ＦＦ４３から出力された信号を次のクロック信号に同期してＦＦ４４−１、４４−２が取り込む。それにより、１クロックの期間とクリティカルパス遅延との大小関係を比較する。なお、ＦＦ４４−１、４４−２の出力結果が、速度モニタ回路４の比較結果として出力される。

ここで、１クロックの期間にＦＦ４３からの出力信号が４４−１に到達していなければ、ターゲット回路６の動作周波数が要求周波数ｆ２を満たしていない。したがって、速度モニタ回路４はＵＰ信号を出力する。一方、１クロックの期間にＦＦ４３からの出力信号がＦＦ４４−２に到達していれば、ターゲット回路６の動作周波数が要求周波数ｆ２よりも速すぎる。したがって、速度モニタ回路４はＤＯＷＮ信号を出力する。また、それ以外の場合は、電源電圧ＶＤＤを現在設定されている値に維持するためのＨＯＬＤ信号を出力する。

図８に選択回路５の回路図を示す。選択回路５は、分周器５１Ａ、５１Ｂと、カウンタ５２Ａ、５２Ｂと、ＦＦ５３Ａ、５３Ｂと、比較回路５４と、を備える。要求周波数ｆ１のクロック信号が、分周器５１Ａに入力される。分周器５１Ａの出力信号は、カウンタ５２Ａのリセット入力端子と、ＦＦ５３Ａのクロック入力端子と、に入力される。カウンタ５２Ａの入力端子には、要求周波数ｆ２のクロック信号が入力される。カウンタ５２Ａの出力信号は、ＦＦ５３Ａの入力端子に入力される。ＦＦ５３Ａの出力信号は、比較回路５４の一方の入力端子に入力される。要求周波数ｆ２のクロック信号が、分周器５１Ｂに入力される。分周器５１Ｂの出力信号は、カウンタ５２Ｂのリセット入力端子と、ＦＦ５３Ｂのクロック入力端子と、に入力される。カウンタ５２Ｂの入力端子には、ｆｍａｘのクロック信号が入力される。カウンタ５２Ｂの出力信号は、ＦＦ５３Ｂの入力端子に入力される。ＦＦ５３Ｂの出力信号は、比較回路５４の他方の入力端子に入力される。比較回路５４の出力信号は、選択回路５の出力信号ＭＡＸとして出力される。

より具体的な選択回路５の動作としては、ターゲット回路６への要求周波数がｆ１からｆ２に変わった場合（ｆ２＞ｆ１）、カウンタ５２Ａには周波数ｆ２のクロック信号が入力される。また、分周器５１Ａは、周波数ｆ１のクロック信号をｎ分周して出力する。分周器５１Ａの出力信号は、カウンタ５２Ａにリセット信号として入力されるとともに、ＦＦ５３Ａにクロック入力信号として入力される。ここで、カウンタ５２Ａは、周波数ｆ１のクロック信号のカウントを行う。ＦＦ５３Ａは、カウンタ５２Ａのリセット信号がオンした時点におけるカウンタ値を取り込む。

このような動作により、カウンタ５２Ａでは、０.５ｎ／ｆ１の期間における周波数ｆ２のパルス数が計測される。したがって、ＦＦ５３Ａの出力結果Ｎ１として、Ｎ１＝０.５ｎ・ｆ２／ｆ１の値が取り出される。

同様にしてＦＦ５３Ｂの出力結果Ｎ２として、Ｎ２＝０.５ｎ・ｆｍａｘ／ｆ２の値が取り出される。なお、ｆｍａｘはターゲット回路６に電源電圧ＶＭＡＸを供給した場合において、ターゲット回路６に入力可能な最大動作周波数である。比較回路５４は、Ｎ１＞Ｎ２、すなわちｆ２／ｆ１＞ｆｍａｘ／ｆ２の場合、制御信号ＭＡＸとして"１"、それ以外は"０"を出力する。

以上のような回路動作を実現するため、選択回路５には、要求周波数を切り替える前の要求周波数ｆＰＲＥのクロック信号と、切り替えた後の要求周波数ｆＣＬＫのクロック信号と、最大動作周波数ｆｍａｘのクロック信号と、が入力される。なお、要求周波数が切り替わった直後はｆＰＲＥ＝ｆ１、ｆＣＬＫ＝ｆ２である。そして、速度モニタ回路４からＨＯＬＤ信号が出力された後（電源制御が完了した後）に、ｆＰＲＥ＝ｆ２となる。

電圧変化１ステップあたりの動作周波数の変化割合が一定となるような電源電圧制御を行う場合、電圧制御に必要なステップ数Ｎは次のように表される。つまり、電源電圧を単調増加させる場合は、Ｎ＝ｌｏｇ_ａ（ｆ２／ｆ１）で表される。一方、電源電圧をまず最大電圧ＶＭＡＸに上昇させた後に最適電圧まで降下させる場合は、Ｎ＝ｌｏｇ_ａ（ｆｍａｘ／ｆ２）＋Ａで表される。なお、Ａは電源電圧を一度ＶＭＡＸに上げるために必要な時間に相当するステップ数である。ここで、電源電圧を所定のターゲット電圧（最大電圧ＶＭＡＸ）まで上昇させるために要する時間は、速度モニタ回路４の比較結果に基づいて電源電圧を制御する場合と比較して非常に短い。つまり、ｌｏｇ_ａ（ｆｍａｘ／ｆ２）＞＞Ａと表すことができる。したがって、ｆｍａｘ／ｆ２＞ｆ２／ｆ１の場合には、電源電圧を単調増加させる制御を行う。一方、ｆｍａｘ／ｆ２＜ｆ２／ｆ１の場合には、電源電圧をまず最大電圧ＶＭＡＸまで上昇させた後に最適電圧まで単調減少させる制御を行う。それにより、電源制御にかかるステップ数を少なくすることができる。本実施例では選択回路５から出力される制御信号ＭＡＸに基づいて、両制御方式のうち、いずれの制御方式を用いるかを選択している。

以上のように、本発明の実施の形態１にかかる電源電圧制御回路を用いることにより、要求周波数の変化に応じて最適な電源電圧制御方式を選択することが可能である。それにより、電源制御にかかる時間を最小限に抑えることができる。また、消費電力の増大を抑制することができる。具体的には、例えば、要求動作周波数ｆ２に対応する電圧Ｖ２が、所定の電圧値よりも大きい場合には、図１６に示すように、電源電圧ＶＤＤを最大電圧ＶＭＡＸに上昇させた後に電圧Ｖ２まで単調減少させる。一方、電圧Ｖ２が所定の電圧値よりも小さい場合には、図１７に示すように、電源電圧ＶＤＤを単調増加させる。

なお、本実施例では、ＭＡＸ＝"１"が入力された場合において、制御回路３に設けられたスイッチ制御回路３５は、電源供給回路２に設けられたリファレンス電圧生成回路２１に対してＶＲＥＦ＝ＶＭＡＸを示すように制御信号を送った場合を例に説明したが、これに限られない。例えば、ＶＲＥＦ＞ＶＭＡＸを示すような所定のターゲット電圧を示すように制御信号を送る回路構成にも適宜変更可能である。これにより、電源電圧ＶＤＤが最大電圧ＶＭＡＸまで到達する時間を短縮することができる。

また、本実施例では、リファレンス電圧生成回路２１として抵抗分圧によって生成した電位のうち、いずれか１つを出力電圧ＶＲＥＦとして出力する回路構成を例に説明したが、これに限られない。入力される制御信号に応じて出力電圧を制御できる回路構成であれば適宜変更可能である。例えば、図９に示すように、制御信号に応じて電流ＩＲＥＦが制御される定電流源２４と、定電流源２４に直列に接続され、固定抵抗値Ｒを有する抵抗素子２５と、を有する回路構成にも適宜変更可能である。この場合、定電流源２４と抵抗素子２５とを接続するノードがリファレンス電圧生成回路の出力信号ＶＲＥＦとなる。

また、本実施例では１ステップあたりの電圧変化量を制御するために図４に示す制御回路３を用いているが、これに限られない。１ステップあたりの電圧変化量がターゲット回路６の動作可能周波数に比例するように制御できる回路構成であれば、適宜変更可能である。つまり、例えば、図１０に示すような制御回路を用いてもよい。この制御回路は比較器３４と、スイッチ制御回路３５と、遅延比モニタ３７と、により構成されている。遅延比モニタ３７の出力信号は、スイッチ制御回路３５に入力される。スイッチ制御回路３５には、さらに比較器３４の出力信号と、選択回路５の切替制御信号ＭＡＸと、速度モニタ回路４の出力信号と、がさらに入力される。なお、比較器３４には、電源電圧ＶＤＤと最大電圧ＶＭＡＸとが入力される。

遅延比モニタ３７の回路構成を図１１に示す。遅延比モニタ３７は、ＦＦ３８−０〜３８−Ｎ（Ｎは自然数）と、遅延素子３７−１〜３７−Ｎと、を備える。遅延素子３７−１〜３７−Ｎは、ＦＦ３８−０とＦＦ３８−Ｎとの間に直列に接続される。ＦＦ３８−１〜ＦＦ３８−Ｎの入力端子は、ＦＦ３８−０及び遅延素子３７−１〜３７−Ｎの各接続ノード（ＦＦ３８−Ｎは遅延素子３７−Ｎの出力端子側）に接続される。

遅延素子３７−１〜３７−Ｎには、ターゲット回路６と等しい電源電圧が供給されている。また、それぞれの遅延素子による遅延時間は等しい。ＦＦ３８−０〜３８−Ｎのクロック入力端子には、ターゲット回路６に要求される最高動作周波数ｆｍａｘと同じ周波数のクロック信号が入力される。そして、各ＦＦは、このクロック信号に同期して動作する。

遅延比モニタ３７において、クロック信号のあるエッジに同期してＦＦ３８−０からパルス信号が出力される。そして、そのクロック信号の次のエッジに同期して３８−１〜３８−Ｎから各ノードの電位が出力される。つまり、遅延比モニタ３７は、ＦＦ３７−０の出力信号が１クロック周期内で到達した各ノードの数Ｋを出力する。ここで、スイッチ制御回路３５は、遅延比モニタ３７の出力結果と、１ステップあたりの電圧変化量と、が比例するように制御を行う。このような回路構成を用いることにより、電流源やＡ／Ｄコンバータなどが不要である。したがって、より小さい面積で本発明の効果が得られる。

実施の形態２
次に、本発明の実施の形態２にかかる電源電圧制御回路について説明する。本発明の実施の形態２にかかる電源電圧制御回路は、図１に示す回路と比較して、制御回路３及び選択回路５の回路構成が異なる。その他の回路構成については図１の場合と同様であるため、説明を省略する。

本発明の実施の形態２にかかる電源電圧制御回路は、図１に示す選択回路５の代わりに、図１３に示す選択回路５ｂを備える。また、図１に示す制御回路３の代わりに、制御回路３ｂを備える。具体的には、選択回路５ｂを用いて、変化前の要求周波数ｆ１と変化後の要求周波数ｆ２との差と、要求周波数ｆ２とターゲット回路６の動作周波数ｆｍａｘとの差と、を比較する。

ｆ２−ｆ１よりｆｍａｘ−ｆ２が大きい場合には、ターゲット回路６の動作周波数ｆｏｐが要求周波数ｆ２と同等またはわずかに大きくなるまで電源電圧を単調増加させる制御方式を選択する。なお、ターゲット回路６の動作周波数ｆｏｐは、速度モニタ回路４から検知される。一方、ｆ２−ｆ１よりｆｍａｘ−ｆ２が小さい場合には、電源電圧をまず最大電圧ＶＭＡＸに上昇させた後に最適電圧まで降下させる制御方式を選択する。なお、最適電圧は、ターゲット回路６の動作周波数ｆｏｐが要求周波数ｆ２と同等またはわずかに大きい値を示すように制御される。

図１２に、本実施例における制御回路３ｂの回路構成を示す。制御回路３ｂは、最大電圧ＶＭＡＸと電源電圧ＶＤＤとの大小関係を比較する比較器３４と、スイッチ制御回路３５と、を備える。スイッチ制御回路３５は、速度モニタ回路４からの比較結果（ＵＰ／ＤＯＷＮ／ＨＯＬＤ信号）と、選択回路５ｂからの切替制御信号（ＭＡＸ信号）と、比較器３４からの出力信号と、に基づいて電源電圧を制御するための制御信号を電源供給回路２に対して出力する。

比較器３４は、電源電圧ＶＤＤと最大電圧ＶＭＡＸとを比較し、比較結果を出力する。ここで、比較器３４は、電源電圧ＶＤＤが最大電圧ＶＭＡＸに達した時点でＭＡＸ信号を解除するようにスイッチ制御回路３５に対して信号を出力する。つまり、スイッチ制御回路３５は、ＭＡＸ信号が活性化されている間は、電源電圧ＶＤＤを最大電圧ＶＭＡＸにするように制御信号（第２の制御信号）を出力する。一方、ＭＡＸ信号が解除される（活性化されなくなる）とＵＰ／ＤＯＷＮ／ＨＯＬＤ信号にしたがって電源電圧ＶＤＤを制御するように制御信号を出力する。つまり、ＵＰ信号の場合には、スイッチ制御回路３５は、電源電圧ＶＤＤを最適電圧値まで単調増加させるように制御信号（第１の制御信号）を出力する。ＤＯＷＮ信号の場合には、スイッチ制御回路３５は、電源電圧ＶＤＤを最適電圧まで単調減少させるように制御信号（第３の制御信号）を出力する。ＨＯＬＤ信号の場合には、スイッチ制御回路３５は、電源電圧ＶＤＤを維持するように制御信号（第４の制御信号）を出力する。なお、このときの１ステップあたりの電圧変化量は常に一定値ΔＶである。

ここで、要求周波数がｆ１からｆ２に変わった場合（ｆ２＞ｆ１）の、最大の動作周波数をｆｍａｘとする。また、ターゲット回路６がｆ１、ｆ２、ｆｍａｘで動作可能な最小電圧をそれぞれＶ１、Ｖ２、ＶＭＡＸとする。動作周波数ｆは近似的にf＝ｋ（ＶＤＤ−ＶＴＨ）で表すことができる。したがって、ｆ２−ｆ１およびｆｍａｘ−ｆ２は、それぞれＶ２−Ｖ１およびＶＭＡＸ−Ｖ２に比例する。

１ステップあたりの電圧変化量を常に一定値ΔＶとして電源電圧ＶＤＤを制御した場合、以下のことが成り立つ。つまり、電源電圧ＶＤＤの単調増加に必要な制御ステップ数と、電源電圧ＶＤＤを最大電圧ＶＭＡＸに上昇させた後に最適電圧まで単調減少させるために必要な制御ステップ数と、の比較は、ｆ２−ｆ１とｆｍａｘ−ｆ２との比較と同等である。したがって、本実施例における選択回路５ｂは、ｆ２−ｆ１とｆｍａｘ−ｆ２とを比較した結果に基づいて制御信号ＭＡＸを出力する。

図１３に本実施例における選択回路５ｂの回路構成を示す。選択回路５ｂは、カウンタ５２Ｃ、５２Ｄ、５２Ｅと、ＦＦ５３Ｃ、５３Ｄ、５３Ｅと、減算回路５５Ａ、５５Ｂと、比較回路５４と、を備える。カウンタ５２Ｃ、５２Ｄ、５２Ｅには、それぞれ周波数ｆｍａｘ、ｆ２、ｆ１のクロック信号が入力される。また、カウンタ回路５２Ｃ、５２Ｄ、５２Ｅには、リセット信号が入力される。

カウンタ回路５２Ｃの出力信号は、ＦＦ５３Ｃの入力端子に入力される。ＦＦ５３Ｃの出力信号は、減算回路５５Ａの一方の入力端子に入力される。カウンタ回路５２Ｄの出力信号は、ＦＦ５３Ｄの入力端子に入力される。ＦＦ５３Ｄの出力信号は、減算回路５５Ａの他方の入力端子と、減算回路５５Ｂの一方の入力端子と、に入力される。カウンタ回路５２Ｅの出力信号は、ＦＦ５３Ｅの入力端子に入力される。ＦＦ５３Ｅの出力信号は、減算回路５５Ｂの他方の入力端子に入力される。また、各ＦＦのクロック入力端子には、クロック信号が入力される。なお、図１３に示す選択回路５ｂは、図８に示す選択回路５の場合と同様に、各ＦＦに入力されるクロック信号と、対応するカウンタのリセット信号と、は互いに共通の信号であってもよい。

カウンタ５２Ｃは、例えばリセット信号が"０"に変化した後に周波数ｆｍａｘのクロック信号のカウントを開始する。そして、ＦＦ５３Ｃは、クロック信号に同期してカウンタ５２Ｃのカウント数Ｎ０を取り込む。カウンタ５２Ｄは、例えばリセット信号が"０"に変化した後に周波数ｆ２のクロック信号のカウントを開始する。そして、ＦＦ５３Ｄは、クロック信号に同期してカウンタ５２Ｄのカウント数Ｎ２を取り込む。カウンタ５２Ｅは、例えばリセット信号が"０"に変化した後に周波数ｆ１のクロック信号のカウントを開始する。そして、ＦＦ５３Ｅは、クロック信号に同期してカウンタ５２Ｅのカウント数Ｎ１を取り込む。

減算回路５５Ａでは、Ｎ０−Ｎ２の計算結果が出力される。また、減算回路５５Ｂでは、Ｎ２−Ｎ１の計算結果が出力される。各減算回路の計算結果は、比較回路５４によって大小関係が比較される。ここで、Ｎ０−Ｎ２＞Ｎ２−Ｎ１、すなわちｆ２−ｆ１＞ｆｍａｘ−ｆ２であれば制御信号ＭＡＸとして"１"、それ以外は"０"を出力する。

以上のように、本発明の実施の形態２にかかる電源電圧制御回路を用いることにより、要求周波数の変化に応じて最適な電源電圧制御方式を選択することが可能である。それにより、電源制御にかかる時間を最小限に抑えることができる。また、消費電力の増大を抑制することができる。さらに、本実施例では制御回路にしきい電圧生成回路、差電圧生成回路、Ａ／Ｄコンバータなどを必要としないため、より小さい面積で回路を実装することが可能である。

実施の形態３
次に、本発明の実施の形態３にかかる電源電圧制御回路について説明する。本発明の実施の形態３にかかる電源電圧制御回路は、図１に示す回路と比較して、制御回路３の回路構成が異なる。その他の回路構成については図１の場合と同様であるため、説明を省略する。

本発明の実施の形態３にかかる電源電圧制御回路は、図１に示す制御回路３の代わりに、図１４に示す制御回路３ｃを備える。制御回路３ｃは、ターゲット回路６のクリティカルパスのしきい電圧ＶＴＨを生成するしきい電圧生成回路３１と、ターゲット回路６の電源電圧ＶＤＤとしきい値電圧ＶＴＨとの差を出力する差電圧生成回路３２と、差電圧生成回路３２の出力をデジタル値に変換するＡ／Ｄコンバータ３３と、ターゲット回路６に供給可能な最大電圧ＶＭＡＸと電源電圧ＶＤＤとの大小関係を比較する比較器３４と、スイッチ制御回路３５と、比較器３６と、により構成される。なお、しきい電圧生成回路３１と、差電圧生成回路３２と、Ａ／Ｄコンバータ３３と、比較器３４と、の回路構成および動作は図１の場合と同様であるため、説明を省略する。

本実施例におけるスイッチ制御回路３５は、速度モニタ回路４からの比較結果（ＵＰ／ＤＯＷＮ／ＨＯＬＤ信号）と、選択回路５からの切替制御信号（ＭＡＸ信号）と、比較器３４からの出力信号と、Ａ／Ｄコンバータ３３からの出力信号と、に基づいて電源電圧を制御するための制御信号を電源供給回路２に対して出力する。

ここで、Ａ／Ｄコンバータ３３の出力に基づいて決定される１ステップあたりの電圧変化量をＶＳＴＥＰとする。速度モニタ回路４からＵＰ信号が出力されている場合、スイッチ制御回路３５は、リファレンス電圧ＶＲＥＦの電圧変化量をＶＳＴＥＰ＋ΔＶとして上昇させるように制御信号を出力する。その後、比較器３６は、電源電圧ＶＤＤがＶＲＥＦ−ΔＶに達したことを検出する。このとき、スイッチ制御回路３５は、リファレンス電圧ＶＲＥＦの電圧変化量をΔＶだけ下げて制御するように制御信号を出力する（つまり、電圧変化量をＶＳＴＥＰにする）。なお、ΔＶは任意の正の電圧値である。

一方、速度モニタ回路４からＤＯＷＮ信号が出力されている場合、スイッチ制御回路３５は、リファレンス電圧ＶＲＥＦの電圧変化量をＶＳＴＥＰ＋ΔＶとして降下させるように制御信号を出力する。その後、比較器３６は、電源電圧ＶＤＤがＶＲＥＦ＋ΔＶに達したことを検出する。このとき、スイッチ制御回路３５は、リファレンス電圧ＶＲＥＦの電圧変化量をΔＶだけ上げて制御するように制御信号を出力する（つまり、電圧変化量をＶＳＴＥＰにする）。

一般的に、基準電圧に応じて出力電圧を制御する電源電圧制御回路において、基準電圧を変化させた場合、基準電圧の変化量が大きいほど出力電圧の変化速度も大きくなる。したがって、本実施例のように一時的に基準電圧の変化量を大きくすることにより、電源電圧ＶＤＤの収束時間を短縮することが可能である。また、速度モニタ回路４での検出間隔を短縮することができる。

以上のように、本発明の実施の形態３にかかる電源電圧制御回路を用いることにより、要求周波数の変化に応じて最適な電源電圧制御方式を選択することが可能である。それにより、電源制御にかかる時間を最小限に抑えることができる。また、消費電力の増大を抑制することができる。さらに、本実施例では速度モニタ回路４での検出間隔を短縮することができる。つまり、電圧制御１ステップあたりに要する時間を短縮できる。それにより、速度モニタ回路４の電源制御全体に要する時間をさらに短縮することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施例ではΔＶを任意の正の定数としているが、これを常にＶＳＴＥＰに比例するように変更してもよい。そのように制御することにより、ＶＳＴＥＰが小さい場合に出力電圧ＶＤＤにリンギングが生じることを抑制することができる。

また、ＶＳＴＥＰが小さい場合にはΔＶを０にするように制御する回路構成にも適宜変更可能である。つまり、スイッチ制御回路３５にＵＰ信号が入力されている場合には、リファレンス電圧ＶＲＥＦをＶＳＴＥＰだけ上げるように制御信号を出力する。一方、スイッチ制御回路３５にＤＯＷＮ信号が入力されている場合には、ＶＳＴＥＰだけ下げるように制御信号を出力する。つまり、比較器３６の機能を無効にするようにしてもよい。このように制御することにより、比較器３６の入力オフセット電圧による誤動作などを防ぐことができる。あるいは、本実施例における制御回路として図１０に示す制御回路と同じ回路を用いた回路構成にも適宜変更可能である。

なお、特許文献２に開示されたチャージポンプ回路の電圧制御は、目標電圧が一定である場合に、必要最小限の電圧と電圧変動の最大値との差をできるだけ小さく抑えることを特徴とする。それに対し、上記発明の実施の形態にかかる電源電圧制御回路は、目標電圧値そのものが変わった場合に、電圧をできるだけ速く変更後の目標電圧値に収束させることを特徴とする。したがって、本発明の実施の形態にかかる電源電圧制御回路は、特許文献２の場合と比較して、目的及び効果が異なる。

また、本発明の実施の形態にかかる電源電圧制御回路は、単に電源電圧を目標電圧に収束させるだけでなく、電源電圧を目標電圧以上に高速に上昇させる制御を行う制御方式を有する。つまり、この制御方式の場合、電源電圧は、ターゲット回路が正常動作可能な電圧まで高速に上昇する。このように、電源電圧の制御方式においても、特許文献２に開示された内容と異なる。

１ 半導体集積回路装置
２ 電源供給回路
３ 制御回路
３ｂ 制御回路
３ｃ 制御回路
４ 速度モニタ回路
５ 選択回路
５ｂ 選択回路
６ ターゲット回路
２１ リファレンス電圧生成回路
２１−１〜２１−Ｓ 抵抗素子
２２ オペアンプ
２３ ＮチャネルＭＯＳトランジスタ
２４ 定電流源
２５ 抵抗素子
３１ しきい電圧生成回路
３２ 差電圧生成回路
３３ Ａ／Ｄコンバータ
３４ 比較器
３６ 比較器
３５ スイッチ制御回路
３７ 遅延比モニタ
３７−１〜３７−Ｎ 遅延素子
３８−０〜３８−Ｎ フリップフロップ
４１ クリティカルパスレプリカ
４２ 遅延素子
４３ フリップフロップ
４４−１ フリップフロップ
４４−２ フリップフロップ
５１Ａ 分周器
５１Ｂ 分周器
５２Ａ、５２Ｂ、５２Ｃ、５２Ｄ、５２Ｅ カウンタ
５３Ａ、５３Ｂ、５３Ｃ、５３Ｄ、５３Ｅ フリップフロップ
５４ 比較回路
５５Ａ 減算回路
５５Ｂ 減算回路
３１１、３２１、３２２ ＮチャネルＭＯＳトランジスタ
３１２ 電流源

Claims (22)

1. 所定の信号処理を行うターゲット回路に対して供給する電源電圧を制御する電源電圧制御回路であって、
   前記ターゲット回路に対して供給する電源電圧を第１の電源電圧から第２の電源電圧に上昇させる場合に、当該電源電圧を前記第２の電源電圧の電圧レベルに向けて上昇させる第１の制御信号と、前記第２の電源電圧よりも高い電圧レベルまで上昇させた後に当該第２の電源電圧まで降下させる第２の制御信号と、を選択的に生成する制御信号生成回路と、
   前記第１又は前記第２の制御信号に基づいて前記電源電圧を生成し、前記ターゲット回路に供給する電源供給回路と、を備えた電源電圧制御回路。
2. 前記電源電圧制御回路は、さらに、前記ターゲット回路における信号処理の遅延時間を検出する遅延時間検出回路を備え
   前記制御信号生成回路は、前記遅延時間検出回路により検出された遅延時間に基づいて前記第２の電源電圧の電圧レベルを決定することを特徴とする請求項１に記載の電源電圧制御回路。
3. 前記ターゲット回路に供給されている第１のクロック信号と、前記第１のクロック信号に代えて前記ターゲット回路に供給される第２のクロック信号と、に基づいて前記第１及び前記第２の制御信号のいずれかを選択するための切替制御信号を生成し、前記制御信号生成回路に対して出力する選択回路をさらに備えたことを特徴とする請求項１又は２に記載の電源電圧制御回路。
4. 前記制御信号生成回路は、
   前記第２のクロック信号の動作周波数が、前記第１のクロック信号の動作周波数と前記第２のクロック信号の動作周波数とに基づいて決定される基準周波数よりも小さい場合には、前記第１の制御信号を生成し、
   前記第２のクロック信号の動作周波数が、当該基準周波数よりも大きい場合には、前記第２の制御信号を生成することを特徴とする請求項３に記載の電源電圧制御回路。
5. 前記選択回路は、
   前記第１及び前記第２のクロック信号に加え、所定の動作周波数と、に基づいて前記切替制御信号を生成することを特徴とする請求項３又は４に記載の電源電圧制御回路。
6. 前記所定の動作周波数は、前記ターゲット回路に供給可能な最大電圧レベルに対応した動作周波数であることを特徴とする請求項５に記載の電源電圧制御回路。
7. 前記制御信号生成回路は、
   前記第２のクロック信号の動作周波数が、前記第１のクロック信号の動作周波数と前記所定の動作周波数とに基づいて決定される基準周波数よりも小さい場合には、前記第１の制御信号を生成し、
   前記第２のクロック信号の動作周波数が、当該基準周波数よりも大きい場合には、前記第２の制御信号を生成することを特徴とする請求項６に記載の電源電圧制御回路。
8. 前記第２の制御信号に基づいて制御される前記電源電圧は、
   前記ターゲット回路に供給可能な最大電圧レベルまで上昇させた後に前記第２の電源電圧まで降下させることを特徴とする請求項１〜７のいずれか一項に記載の電源電圧制御回路。
9. 前記第２の制御信号に基づいて制御される前記電源電圧は、
   前記第２の電源電圧よりも高い電圧レベルから前記第２の電源電圧まで単調に降下することを特徴とする請求項１〜８のいずれか一項に記載の電源電圧制御回路。
10. 前記第１の制御信号に応じて生成される前記電源電圧は、単調に上昇することを特徴とする請求項１〜９のいずれか一項に記載の電源電圧制御回路。
11. 前記遅延時間検出回路は、
    前記ターゲット回路のクリティカルパスと同程度の遅延時間を有するレプリカ回路を備えた請求項２〜１０のいずれか一項に記載の電源電圧制御回路。
12. 前記レプリカ回路は、
    前記ターゲット回路と同一の回路構成であることを特徴とする請求項１１に記載の電源電圧制御回路。
13. 前記制御信号生成回路は、前記電源電圧を前記第１の電源電圧から前記第２の電源電圧に降下させる場合に、当該電源電圧を前記第２の電源電圧に向けて降下させる第３の制御信号を生成し、
    前記電源供給回路は、当該第３の制御信号に基づいて前記電源電圧を生成することを特徴とする請求項１〜１２のいずれか一項に記載の電源電圧制御回路。
14. 前記制御信号生成回路は、前記第１の電源電圧と前記第２の電源電圧とが同じである場合に、前記電源電圧を維持する第４の制御信号を生成し、
    前記電源供給回路は、当該第４の制御信号に基づいて前記電源電圧を生成することを特徴とする請求項１〜１３のいずれか一項に記載の電源電圧制御回路。
15. 前記電圧制御回路は、前記遅延時間検出回路から得られる遅延情報に基づいて、前記第１又は前記第２の制御信号と、前記第３の制御信号と、前記第４の制御信号と、を選択的に生成することを特徴とする請求項１４に記載の電源電圧制御回路。
16. 前記制御信号生成回路は、
    基準電圧を設定する基準電圧設定回路をさらに有し、
    前記電源電圧を前記基準電圧に向けて変化させることを特徴とする請求項１〜１５のいずれか一項に記載の電源電圧制御回路。
17. 前記基準電圧設定回路は、
    前記電源電圧を前記第１の電源電圧から前記第２の電源電圧に変化させる場合には、前記基準電圧を所定の制御用電圧に設定した後に、前記第２の電源電圧に設定することを特徴とする請求項１６に記載の電源電圧制御回路。
18. 前記第２の電源電圧が前記第１の電源電圧よりも高い場合には、前記制御用電圧は前記第２の電源電圧よりも高く、
    前記第２の電源電圧が前記第１の電源電圧よりも低い場合には、前記制御用電圧は前記第２の電源電圧よりも低いことを特徴とする請求項１７に記載の電源電圧制御回路。
19. 前記基準電圧設定回路は、
    前記電源電圧と前記第２の電源電圧との差が所定の電圧値以下の場合には、前記制御用電圧に設定されていた前記基準電圧を前記第２の電源電圧に設定することを特徴とする請求項１７または１８に記載の電源電圧制御回路。
20. 前記基準電圧設定回路は、
    前記電源電圧と前記第２の電源電圧との比が一定値以下の場合には、前記制御用電圧に設定されていた前記基準電圧を前記第２の電源電圧に設定することを特徴とする請求項１７または１８に記載の電源電圧制御回路。
21. 前記基準電圧設定回路は、
    前記第１の電源電圧と前記第２の電源電圧との差が大きいほど前記第２の電圧と前記制御用電圧との差が大きくなる前記制御用電圧に前記基準電圧を設定することを特徴とする請求項１７〜２０のいずれか一項に記載の電源電圧制御回路。
22. 前記第１の電源電圧と前記第２の電源電圧との差が小さい場合には、前記基準電圧を前記第２の電源電圧に設定することを特徴とする請求項１７〜２１のいずれか一項に記載の電源電圧制御回路。

Images