JPH0620480A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0620480A JPH0620480A JP4196394A JP19639492A JPH0620480A JP H0620480 A JPH0620480 A JP H0620480A JP 4196394 A JP4196394 A JP 4196394A JP 19639492 A JP19639492 A JP 19639492A JP H0620480 A JPH0620480 A JP H0620480A
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Abstract
(57)【要約】
【目的】 本発明の目的は半導体メモリ装置中のリード
ライト共通データ線の信号伝達時間を短縮することであ
る。 【構成】 インバータ回路群Ｉ１，Ｉ２とトランスファ
ーゲートＱ１，Ｑ２で構成された増幅回路７がリードラ
イト共通データ線ＲＷＢに接続されている。この増幅回
路７はリードライト共通データ線ＲＷＢを読み出しまた
は書き込みデータに応じ、プルアップまたはプルダウン
し、信号の伝達時間を短縮する。
ライト共通データ線の信号伝達時間を短縮することであ
る。 【構成】 インバータ回路群Ｉ１，Ｉ２とトランスファ
ーゲートＱ１，Ｑ２で構成された増幅回路７がリードラ
イト共通データ線ＲＷＢに接続されている。この増幅回
路７はリードライト共通データ線ＲＷＢを読み出しまた
は書き込みデータに応じ、プルアップまたはプルダウン
し、信号の伝達時間を短縮する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にリードライト共通データ線上のデータ伝達時間
の改善に関する。
し、特にリードライト共通データ線上のデータ伝達時間
の改善に関する。
【０００２】
【従来の技術】まず、従来の半導体メモリ装置について
図面を用いて説明する。図３は従来の半導体メモリ装置
を表すブロック図である。
図面を用いて説明する。図３は従来の半導体メモリ装置
を表すブロック図である。
【０００３】図３において、１はメモリセルアレイ、２
はロウデコーダ、３はカラムスイッチ、４はカラムデコ
ーダ、５はセンスアンプ回路、６は入力データドライバ
ー回路、８は出力データバッファ回路、９は入力データ
バッファ回路である。
はロウデコーダ、３はカラムスイッチ、４はカラムデコ
ーダ、５はセンスアンプ回路、６は入力データドライバ
ー回路、８は出力データバッファ回路、９は入力データ
バッファ回路である。
【０００４】次にＷＬはワード線、ＢＬ，ＢＬ＊（＊は
相補信号を表しており、オーバーバーに相当する。）は
ビット線、ＤＢ，ＤＢ＊はデータバス線、Ｙｊはカラム
スイッチ選択信号線、ＲＷＢはリードライト共通データ
線、ＤＯＵＴは出力データ端子、ＤＩＮは入力データ端
子である。
相補信号を表しており、オーバーバーに相当する。）は
ビット線、ＤＢ，ＤＢ＊はデータバス線、Ｙｊはカラム
スイッチ選択信号線、ＲＷＢはリードライト共通データ
線、ＤＯＵＴは出力データ端子、ＤＩＮは入力データ端
子である。
【０００５】図３の読み出し動作について説明する。ま
ず、メモリセルアレイ１が選択されたとすると、ロウデ
コーダ２で選択された１本のワード線ＷＬがハイレベル
になり、そのワード線ＷＬに接続されたメモリセルの情
報がビット線ＢＬ，ＢＬ＊に現れる。
ず、メモリセルアレイ１が選択されたとすると、ロウデ
コーダ２で選択された１本のワード線ＷＬがハイレベル
になり、そのワード線ＷＬに接続されたメモリセルの情
報がビット線ＢＬ，ＢＬ＊に現れる。
【０００６】次にカラムデコーダ４で選択された１本の
カラムスイッチ選択信号Ｙｊがカラムスイッチ３を介し
て１組のビット線上の情報をデータバス線ＤＢ，ＤＢ＊
に伝達する。データバス線ＤＢ，ＤＢ＊の情報はセンス
アンプ回路５で増幅されて、リードライト共通データ線
ＲＷＢに伝えられる。
カラムスイッチ選択信号Ｙｊがカラムスイッチ３を介し
て１組のビット線上の情報をデータバス線ＤＢ，ＤＢ＊
に伝達する。データバス線ＤＢ，ＤＢ＊の情報はセンス
アンプ回路５で増幅されて、リードライト共通データ線
ＲＷＢに伝えられる。
【０００７】最後にリードライト共通データ線ＲＷＢの
情報は出力データバッファ回路８でさらに増幅され、メ
モリセルの読み出し情報が出力データ端子ＤＯＵＴに出
力される。
情報は出力データバッファ回路８でさらに増幅され、メ
モリセルの読み出し情報が出力データ端子ＤＯＵＴに出
力される。
【０００８】次に従来例の書き込み動作について説明す
る。まず、外部より入力データ端子ＤＩＮに与えられた
書き込みデータ信号は、入力データバッファ回路９で増
幅され、リードライト共通データ線ＲＷＢに伝えられ
る。リードライト共通データ線ＲＷＢの情報は入力デー
タドライバー回路６でさらに増幅され、データバス線Ｄ
Ｂ，ＤＢ＊に伝えられる。
る。まず、外部より入力データ端子ＤＩＮに与えられた
書き込みデータ信号は、入力データバッファ回路９で増
幅され、リードライト共通データ線ＲＷＢに伝えられ
る。リードライト共通データ線ＲＷＢの情報は入力デー
タドライバー回路６でさらに増幅され、データバス線Ｄ
Ｂ，ＤＢ＊に伝えられる。
【０００９】ところで、ロウデコーダ２はワード線ＷＬ
を１本選択しており、カラムデコーダ４およびカラムス
イッチ３が１組のビット線ＢＬ，ＢＬ＊を選択している
から、データバス線ＤＢ，ＤＢ＊上の情報、すなわち入
力データ端子に与えられた書き込みデータ信号がメモリ
セルに書き込まれる。
を１本選択しており、カラムデコーダ４およびカラムス
イッチ３が１組のビット線ＢＬ，ＢＬ＊を選択している
から、データバス線ＤＢ，ＤＢ＊上の情報、すなわち入
力データ端子に与えられた書き込みデータ信号がメモリ
セルに書き込まれる。
【００１０】以上説明したように、従来の半導体メモリ
装置の読み出しおよび書き込み動作においては、必ずリ
ードライト共通データ線ＲＷＢを介して、データが伝達
される。このリードライト共通データ線ＲＷＢは半導体
メモリ装置内の長い配線であり、例えばチップの長辺が
１０ｍｍなら４〜６ｍｍにもなる。その結果配線の寄生
容量や寄生抵抗が大きく、信号遅延が発生しやすい。
装置の読み出しおよび書き込み動作においては、必ずリ
ードライト共通データ線ＲＷＢを介して、データが伝達
される。このリードライト共通データ線ＲＷＢは半導体
メモリ装置内の長い配線であり、例えばチップの長辺が
１０ｍｍなら４〜６ｍｍにもなる。その結果配線の寄生
容量や寄生抵抗が大きく、信号遅延が発生しやすい。
【００１１】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置では、リードライト共通データ線ＲＷＢの配線の
寄生容量および寄生抵抗が大きいので、伝達信号の遅延
が大きくなり、データの読み出しおよび書き込みに要す
るアクセス時間が長いという問題点があった。
リ装置では、リードライト共通データ線ＲＷＢの配線の
寄生容量および寄生抵抗が大きいので、伝達信号の遅延
が大きくなり、データの読み出しおよび書き込みに要す
るアクセス時間が長いという問題点があった。
【００１２】
【課題を解決するための手段】本発明の要旨は、メモリ
セルアレイと、該メモリセルアレイに接続されたセンス
アンプと、メモリセルアレイに接続された書き込み回路
と、センスアンプと書き込み回路をデータ入出力手段に
接続するリードライト共通データ線とを備えた半導体メ
モリ装置において、制御クロック信号に応答して上記リ
ードライト共通データ線上のデータを増幅し、該増幅さ
れたデータをリードライト共通データ線に戻す増幅回路
を設けたことである。
セルアレイと、該メモリセルアレイに接続されたセンス
アンプと、メモリセルアレイに接続された書き込み回路
と、センスアンプと書き込み回路をデータ入出力手段に
接続するリードライト共通データ線とを備えた半導体メ
モリ装置において、制御クロック信号に応答して上記リ
ードライト共通データ線上のデータを増幅し、該増幅さ
れたデータをリードライト共通データ線に戻す増幅回路
を設けたことである。
【００１３】
【発明の作用】センスアンプまたはデータ入出力手段か
らリードライト共通データ線上にデータが供給される
と、制御クロック信号が増幅回路を活性化し、リードラ
イト共通データ線をプルアップまたはプルダウンする。
らリードライト共通データ線上にデータが供給される
と、制御クロック信号が増幅回路を活性化し、リードラ
イト共通データ線をプルアップまたはプルダウンする。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１実施例の半導体メモリ
装置を示すブロック図である。
装置を示すブロック図である。
【００１６】図１において、従来例と同一部分は同一符
号を付してその説明は省略する。
号を付してその説明は省略する。
【００１７】第１実施例と従来例との相違点は、リード
ライト共通データ線ＲＷＢに入力および出力を接続され
た増幅回路７を挿入した点である。増幅回路７におい
て、Ｉ１〜Ｉ３はインバータ回路、Ｑ１はＮチャンネル
型ＭＯＳＦＥＴ、Ｑ２はＰチャンネル型ＭＯＳＦＥＴ、
φは増幅回路７の制御クロック信号である。
ライト共通データ線ＲＷＢに入力および出力を接続され
た増幅回路７を挿入した点である。増幅回路７におい
て、Ｉ１〜Ｉ３はインバータ回路、Ｑ１はＮチャンネル
型ＭＯＳＦＥＴ、Ｑ２はＰチャンネル型ＭＯＳＦＥＴ、
φは増幅回路７の制御クロック信号である。
【００１８】次に第１実施例の動作について説明する。
読み出し動作および書き込み動作は、基本的に従来例に
関する説明と同様なので、相違点のみ説明する。
読み出し動作および書き込み動作は、基本的に従来例に
関する説明と同様なので、相違点のみ説明する。
【００１９】まず、読み出し動作時、センスアンプ回路
５の出力がリードライト共通データ線ＲＷＢに伝達され
た時、制御クロック信号φがロウレベルからハイレベル
になるようにタイミング設定すると、リードライト共通
データ線ＲＷＢを入力とするインバータＩ１，Ｉ２は該
リードライト共通データ線ＲＷＢ上のデータを増幅し、
ＦＥＴＱ１，Ｑ２を介してリードライト共通データ線Ｒ
ＷＢをプルアップまたはプルダウンする。その結果、セ
ンスアンプ回路５からデータ出力バッファ回路８への伝
達時間を大幅に短縮できる。
５の出力がリードライト共通データ線ＲＷＢに伝達され
た時、制御クロック信号φがロウレベルからハイレベル
になるようにタイミング設定すると、リードライト共通
データ線ＲＷＢを入力とするインバータＩ１，Ｉ２は該
リードライト共通データ線ＲＷＢ上のデータを増幅し、
ＦＥＴＱ１，Ｑ２を介してリードライト共通データ線Ｒ
ＷＢをプルアップまたはプルダウンする。その結果、セ
ンスアンプ回路５からデータ出力バッファ回路８への伝
達時間を大幅に短縮できる。
【００２０】次に書き込み動作時には、入力データバッ
ファ回路９の出力がリードライト共通データ線ＲＷＢに
伝達したときに、制御クロック信号φがロウレベルから
ハイレベルになるようにタイミング設定すると、リード
ライト共通データ線ＲＷＢを入力とするインバータＩ
１，Ｉ２はそのデータを増幅し、ＦＥＴＱ１，Ｑ２を介
してリードライト共通データ線ＲＷＢをプルアップまた
はプルダウンし、データ入力バッファ回路９からデータ
入力ドライバー回路６への伝達時間を大幅に短縮する。
ファ回路９の出力がリードライト共通データ線ＲＷＢに
伝達したときに、制御クロック信号φがロウレベルから
ハイレベルになるようにタイミング設定すると、リード
ライト共通データ線ＲＷＢを入力とするインバータＩ
１，Ｉ２はそのデータを増幅し、ＦＥＴＱ１，Ｑ２を介
してリードライト共通データ線ＲＷＢをプルアップまた
はプルダウンし、データ入力バッファ回路９からデータ
入力ドライバー回路６への伝達時間を大幅に短縮する。
【００２１】読み出し時および書き込み時共にリードラ
イト共通データ線ＲＷＢの伝達時間は、従来例の場合に
は５ｎｓ〜１０ｎｓ程度であるが、本実施例によると、
これを約２ｎｓ〜５ｎｓ短縮することが可能である。
イト共通データ線ＲＷＢの伝達時間は、従来例の場合に
は５ｎｓ〜１０ｎｓ程度であるが、本実施例によると、
これを約２ｎｓ〜５ｎｓ短縮することが可能である。
【００２２】次に本発明の第２実施例について説明す
る。図２は本発明の第２実施例を示すブロック図であ
る。第２実施例と第１実施例の相違点は、増幅回路群７
中のインバータ数を２段から４段に増した点である。
る。図２は本発明の第２実施例を示すブロック図であ
る。第２実施例と第１実施例の相違点は、増幅回路群７
中のインバータ数を２段から４段に増した点である。
【００２３】本実施例では、インバータが４段に増えた
ので、リードライト共通データ線ＲＷＢの波形の立ち上
がり、立ち下がりが遅い場合でも波形整形が良好にでき
る利点がある。
ので、リードライト共通データ線ＲＷＢの波形の立ち上
がり、立ち下がりが遅い場合でも波形整形が良好にでき
る利点がある。
【００２４】
【発明の効果】以上説明したように本発明は、リードラ
イト共通データ線ＲＷＢに増幅回路を接続することによ
り、読み出し及び書き込み動作時にリードライト共通デ
ータ線ＲＷＢの伝達時間を大幅に短縮できるという効果
を有する。
イト共通データ線ＲＷＢに増幅回路を接続することによ
り、読み出し及び書き込み動作時にリードライト共通デ
ータ線ＲＷＢの伝達時間を大幅に短縮できるという効果
を有する。
【図１】本発明は第１実施例を示すブロック図である。
【図２】本発明の第２実施例を示すブロック図である。
【図３】従来例を示すブロック図である。
１ メモリセルアレイ ２ ロウデコーダ ３ カラムスイッチ ４ カラムデコーダ ５ センスアンプ回路 ６ ＤＩＮドライバー回路 ７ 増幅回路 ８ ＤＯＵＴバッファ回路 ９ ＤＩＮバッファ回路 ＷＬ ワード線 ＢＬ，ＢＬ＊ ビット線 Ｙｊ カラムスイッチ選択信号 ＤＢ，ＤＢ＊ データバス線 ＲＷＢ リードライト共通データ線 φ クロック信号 ＤＯＵＴ データアウト端子 ＤＩＮ データイン端子 Ｉ１〜Ｉ５ インバータ Ｑ１，Ｑ２ ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 メモリセルアレイと、該メモリセルアレ
イに接続されたセンスアンプと、メモリセルアレイに接
続された書き込み回路と、センスアンプと書き込み回路
をデータ入出力手段に接続するリードライト共通データ
線とを備えた半導体メモリ装置において、制御クロック
信号に応答して上記リードライト共通データ線上のデー
タを増幅し、該増幅されたデータをリードライト共通デ
ータ線に戻す増幅回路を設けたことを特徴とする半導体
メモリ装置。 - 【請求項２】 上記増幅回路はリードライト共通データ
線に入力ノードを接続されたインバータ回路群と、上記
制御クロック信号に応答して上記インバータ回路群の出
力ノードを上記リードライト共通データ線に接続するト
ランスファーゲートとを有する請求項１記載の半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196394A JPH0620480A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196394A JPH0620480A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620480A true JPH0620480A (ja) | 1994-01-28 |
Family
ID=16357142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196394A Pending JPH0620480A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974001A (en) * | 1988-12-08 | 1990-11-27 | Nikon Corporation | Diaphragm device |
-
1992
- 1992-06-30 JP JP4196394A patent/JPH0620480A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974001A (en) * | 1988-12-08 | 1990-11-27 | Nikon Corporation | Diaphragm device |
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