CN105378849A - 非易失性半导体存储装置及其改写方法 - Google Patents

非易失性半导体存储装置及其改写方法 Download PDF

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Abstract

在能够实现以比特为单位的双向改写的非易失性半导体存储装置中，使存储单元的耐久特性以及数据保持特性提高，同时高速地实施改写动作。设置与写入状态的变化的数量相应的逻辑电路(203、204)，并行地实施改写开始时的存储器读出数据(RO)和被给予的写入数据(DIN)的比较，使表示数据改写的要否的改写比特信息的生成高速化。此外，在存储器电改写实施后，基于保持在内部存储电路(205、206)中的改写比特信息来实施改写判定，由此防止针对改写完成的存储单元的无用的追加写入。

Description

非易失性半导体存储装置及其改写方法
技术领域
本发明涉及实现非易失性半导体存储装置的耐久特性以及数据保持特性的提高和改写的高速化的技术。
背景技术
伴随近年来微型计算机的处理的高速化、非易失性半导体存储装置的大容量化，强烈要求非易失性半导体存储装置的改写高速化。
作为闪存的改写方法，使用如下方法：在改写开始时暂时实施读出，在对存储单元(cell)的写入状态进行了判定之后，进行擦除或写入。通过使用该方法，来削减闪存的擦除次数、程序运行次数，使耐久特性提高。此外，对于在改写开始时已经写入了期待值的存储单元，不进行改写电压的施加，因此带来数据保持特性的提高。
例如，在专利文献1中，在闪存的改写时，在不需要数据写入前的预写动作(pre-writing)、擦除动作的情况下省略这些动作，由此延迟到达数据改写次数的限制值，抑制可靠性的劣化，而且缩短平均的数据改写时间。
在先技术文献
专利文献
专利文献1：JP特开平8-221994号公报
发明内容
近年来，ReRAM(resistancerandomaccessmemory，电阻式随机存取存储器)、MRAM(magnetoresistiverandomaccessmemory，磁阻式随机存取存储器)等、不需要固定块单位的擦除，能够实现以比特为单位的双向改写的非易失性半导体存储装置的开发不断进展。在这些非易失性半导体存储装置的改写中，为了使存储单元的耐久特性以及数据保持特性提高，也期望对存储单元的写入状态进行判定来进行改写控制。
本发明的目的在于，在能够实现以比特为单位的双向改写的非易失性半导体存储装置中，使存储单元的耐久特性以及数据保持特性提高，同时高速地实施改写动作。
本发明所涉及的非易失性半导体存储装置具备：非易失性存储器阵列，其具有各自具有多个写入状态的多个存储单元；解码电路，其选择非易失性存储器阵列中的至少1个存储单元；和读出电路，其从所选择的存储单元得到读出数据。还具备：改写比特信息生成电路，其基于读出数据和被给予的写入数据，生成表示数据改写的要否的改写比特信息；和数据改写电路，其基于所生成的改写比特信息，进行所选择的存储单元的数据改写。改写比特信息生成电路按照多个存储单元各自的每个写入状态的变化样式，具有由内部存储电路、选择电路、和逻辑电路构成的组件。内部存储电路保持所生成的改写比特信息，选择电路选择并输出写入数据和保持在内部存储电路中的改写比特信息中的任意一者。逻辑电路基于读出数据和选择电路的输出来决定改写比特信息。逻辑电路在选择电路选择并输出写入数据的回读模式下，在读出数据与写入数据的组合，符合分配给逻辑电路的写入状态的变化样式的情况下，决定改写比特信息使得进行数据改写。在读出数据与写入数据的组合，不符合分配给逻辑电路的写入状态的变化样式的情况下，决定改写比特信息使得不进行数据改写。在选择电路选择并输出保持在内部存储电路中的改写比特信息的校验模式下，在保持在内部存储电路中的改写比特信息表示刚刚进行了数据改写，并且，来自所选择的存储单元的再次的读出数据与分配给逻辑电路的写入状态的变化样式变化后的期待值数据不一致的情况下，决定改写比特信息使得进行再次的数据改写。在符合如下两种情况的至少一种的情况下，决定改写比特信息使得不进行再次的数据改写：保持在内部存储电路中的改写比特信息不表示刚刚进行了数据改写的情况、以及来自所选择的存储单元的再次的读出数据与分配给逻辑电路的写入状态的变化样式变化后的期待值数据一致的情况。
本发明所涉及的非易失性半导体存储装置的改写方法，是具备非易失性存储器阵列的非易失性半导体存储装置的改写方法，所述非易失性存储器阵列具有各自具有多个写入状态的多个存储单元。具备：从非易失性存储器阵列中的被选择的至少1个存储单元得到读出数据的步骤；和基于读出数据和被给予的写入数据，按照多个存储单元各自的每个写入状态的变化样式，并行生成表示数据改写的要否的改写比特信息的步骤。还具备：基于所生成的改写比特信息，反复执行所选择的存储单元的第1变化样式的数据改写，直到能够确认第1变化样式的数据改写的完成为止的步骤；和基于所生成的改写比特信息，反复执行所选择的存储单元的第2变化样式的数据改写，直到能够确认第2变化样式的数据改写的完成为止的步骤。
根据本发明，在非易失性半导体存储装置的数据改写时，能够在1次读出数据判定中决定以比特为单位的写入控制，能够兼顾存储单元的耐久特性以及数据保持特性的提高和改写高速化。此外，通过设置基于内部保持的改写比特信息和存储器读出数据来实施改写判定的校验模式，能够防止针对改写完成的存储单元的无用的追加写入。
附图说明
图1是本发明的第1实施方式所涉及的非易失性半导体存储装置的框图。
图2是表示图1中的第1逻辑电路的真值表的图。
图3是表示图1中的第2逻辑电路的真值表的图。
图4是表示图1的非易失性半导体存储装置的改写动作的流程图。
图5是本发明的第2实施方式所涉及的非易失性半导体存储装置的框图。
具体实施方式
以下，基于附图对本发明的实施方式进行详细说明。
(第1实施方式)
图1是表示本发明的第1实施方式所涉及的非易失性半导体存储装置的构成的图。在图1中，ReRAM、MRAM等能够实现以比特为单位的双向改写的非易失性半导体存储装置，具有由各自保持2值数据的多个存储单元构成的非易失性存储器阵列(ARY)100。还具有对非易失性存储器阵列100中的至少1个存储单元进行选择的行解码电路(XDEC)101X以及列解码电路(YDEC)101Y、和从存储单元得到读出数据的读出电路即读出放大器(SA)102。还具有对存储单元的写入状态进行电改写的数据改写电路(WD)103、和基于被给予的写入数据DIN、来自非易失性存储器阵列100的读出数据RO和模式控制信号MODE来生成改写比特信息的改写比特信息生成电路200。写入数据DIN、读出数据RO以及改写比特信息例如为1个地址的量是8比特结构。
图1所示的改写比特信息生成电路200假定了写入状态从“0”状态向“1”状态变化的情况、和写入状态从“1”状态向“0”状态变化的情况这2个情况。于是由第1选择电路201以及第2选择电路202、第1逻辑电路(LOG1)203以及第2逻辑电路(LOG2)204、和第1内部存储电路(BUF1)205以及第2内部存储电路(BUF2)206构成。第1选择电路201、第1逻辑电路203以及第1内部存储电路205构成一组电路组件(unit)。第2选择电路202、第2逻辑电路204以及第2内部存储电路206构成另一组电路组件。
第1选择电路201将写入数据DIN和第1内部存储电路205的输出数据作为输入，在模式控制信号MODE为“0”的情况下选择并输出写入数据DIN，在模式控制信号MODE为“1”的情况下选择并输出第1内部存储电路205的输出数据。
第1逻辑电路203将第1选择电路201的输出DIN1和读出数据RO作为输入，根据模式控制信号MODE的值，如后述那样改变动作，输出表示应执行从“0”状态向“1”状态的改写的比特的第1改写比特信息DO1。
图2是被分配给从“0”状态向“1”状态的改写的第1逻辑电路203的真值表的一例。在模式控制信号MODE为“0”、即为回读模式的情况下，第1逻辑电路203仅针对读出数据RO为“0”状态的比特且写入数据DIN为“1”的比特，输出设定了“0”的改写比特信息DO1。此外，在模式控制信号MODE为“1”、即为校验模式的情况下，第1逻辑电路203仅针对读出数据RO为“0”状态的比特且保持在第1内部存储电路205中的上次改写动作所使用的改写比特信息DIN1被设定“0”的比特，输出设定了“0”的改写比特信息DO1。
第2选择电路202将写入数据DIN和第2内部存储电路206的输出数据作为输入，在模式控制信号MODE为“0”的情况下选择并输出写入数据DIN，在模式控制信号MODE为“1”的情况下选择并输出第2内部存储电路206的输出数据。
第2逻辑电路204将第2选择电路202的输出DIN2和读出数据RO作为输入，根据模式控制信号MODE的值，如后述那样改变动作，输出表示应执行从“1”状态向“0”状态的改写的比特的第2改写比特信息DO2。
图3是被分配给从“1”状态向“0”状态的改写的第2逻辑电路204的真值表的一例。在模式控制信号MODE为“0”、即为回读模式的情况下，第2逻辑电路204仅针对读出数据RO为“1”状态的比特且写入数据DIN为“0”的比特，输出设定了“0”的改写比特信息DO2。此外，在模式控制信号MODE为“1”、即为校验模式的情况下，第2逻辑电路204仅针对读出数据RO为“1”状态的比特且保持在第2内部存储电路206中的上次改写动作所使用的改写比特信息DIN2被设定“0”的比特，输出设定了“0”的改写比特信息DO2。
第1内部存储电路205将第1逻辑电路203的输出DO1作为输入，且具有至少能够保持1个地址的量的改写比特信息的结构，在第1写入使能信号BUF1_EN被设为有效(asserted)的情况下，取入第1逻辑电路203的输出DO1。第2内部存储电路206将第2逻辑电路204的输出DO2作为输入，且具有至少能够保持1个地址的量的改写比特信息的结构，在第2写入使能信号BUF2_EN被设为有效的情况下取入第2逻辑电路204的输出DO2。
图4是表示图1的非易失性半导体存储装置的改写动作的流程图。若开始改写，则首先，写入地址通过行解码电路101X以及列解码电路101Y而被解码，写入对象的存储单元被选择。然后，通过读出放大器102，实施在写入地址所指定的存储单元中写入的数据的读出动作、即回读动作(步骤S1)。此时，第1选择电路201以及第2选择电路202均输出写入数据DIN。
第1逻辑电路203结合图2的真值表基于写入数据DIN和读出数据RO，针对应执行从“0”状态向“1”状态的改写的比特，输出设定了“0”的改写比特信息、针对不需要从“0”状态向“1”状态的改写的比特，输出设定了“1”的改写比特信息。第2逻辑电路204结合图3的真值表基于写入数据DIN和读出数据RO，针对应执行从“1”状态向“0”状态的改写的比特，输出设定了“0”的改写比特信息、针对不需要从“1”状态向“0”状态的改写的比特，输出设定了“1”的改写比特信息。第1写入使能信号BUF1_EN以及第2写入使能信号BUF2_EN被设为有效，第1逻辑电路203的输出DO1以及第2逻辑电路204的输出DO2分别被缓存(buffered)至第1内部存储电路205以及第2内部存储电路206(步骤S2)。
第1逻辑电路203以及第2逻辑电路204中的数据判定、和向第1内部存储电路205以及第2内部存储电路206的数据存储分别能够同时实施，因此能够实现从“0”状态向“1”状态的改写比特信息、和从“1”状态向“0”状态的改写比特信息的同时生成以及同时存储。
在改写比特信息生成后，在从“0”状态向“1”状态的改写比特信息为“0”的情况下，通过数据改写电路103，来实施从该存储单元的“0”状态向“1”状态的电改写(以下，称作“1”写入动作)(步骤S3)。
在“1”写入动作实施后，进行存储单元是否如期被改写的判定动作(以下，称作“1”校验动作)(步骤S4)。此时，由于模式控制信号MODE被设定为“1”，因此第1选择电路201选择第1内部存储电路205的输出。
第1逻辑电路203结合图2的真值表基于第1内部存储电路205所输出的上次的改写比特信息和读出数据RO，针对应再次执行从“0”状态向“1”状态的改写的比特，输出设定了“0”的改写比特信息。然后，第1写入使能信号BUF1_EN被设为有效，第1逻辑电路203的输出DO1被缓存至第1内部存储电路205(步骤S5)。由于第2写入使能信号BUF2_EN为无效状态(negatestate)，因此第2内部存储电路206的保持数据不被更新。
在“1”校验动作后，在存在需要从“0”状态向“1”状态的再次的改写动作的比特的情况下，结合从“0”状态向“1”状态的改写比特信息，返回步骤S3来实施“1”写入动作。“1”写入动作和“1”校验动作被反复实施，在没有了需要从“0”状态向“1”状态的改写的比特的时间点、即在构成保存在第1内部存储电路205中的改写比特信息的所有比特已变为“1”的时间点，“1”写入完成(步骤S6)。
在“1”写入完成后，结合从“1”状态向“0”状态的改写比特信息，通过数据改写电路103，来实施从该存储单元的“1”状态向“0”状态的电改写(以下，称作“0”写入动作)(步骤S7)。
在“0”写入动作实施后，进行存储单元是否如期被改写的判定动作(以下，称作“0”校验动作)(步骤S8)。此时，由于模式控制信号MODE被设定为“1”，因此第2选择电路202选择第2内部存储电路206的输出。
第2逻辑电路204结合图3的真值表基于第2内部存储电路206所输出的上次的改写比特信息和读出数据RO，针对应再次执行从“1”状态向“0”状态的改写的比特，输出设定了“0”的改写比特信息。第2写入使能信号BUF2_EN被设为有效，第2逻辑电路204的输出被缓存至第2内部存储电路206(步骤S9)。由于第1写入使能信号BUF1_EN为无效状态，因此第1内部存储电路205的保持数据不被更新。
在“0”校验动作后，存在需要从“1”状态向“0”状态的再次的改写动作的比特的情况下，结合从“1”状态向“0”状态的改写比特信息，返回步骤S7来实施“0”写入动作。“0”写入动作和“0”校验动作被反复实施，在没有了需要从“1”状态向“0”状态的改写的比特的时间点、即在构成保持在第2内部存储电路206中的改写比特信息的所有比特已变为“1”的时间点，“0”写入完成(步骤S10)。
如上，在“1”写入以及“0”写入完成的时间点，非易失性半导体存储装置的改写动作完成。另外，虽然进行了假定在“1”写入后进行“0”写入的流程的说明，但也可以在“0”写入后进行“1”写入。
(第2实施方式)
图5是表示本发明的第2实施方式所涉及的非易失性半导体存储装置的构成的图。图5中的改写比特信息生成电路200，除了图1中的构成之外，还具备逻辑输出选择电路300和内部存储选择电路301。
逻辑输出选择电路300根据第1选择控制信号SELA，选择第1逻辑电路203的输出DO1或第2逻辑电路204的输出DO2中的任意一方，并将其与第2内部存储电路206的输入连接。内部存储选择电路301根据第2选择控制信号SELB，选择第1内部存储电路205的输出或第2内部存储电路206的输出中的任意一方，并将其与第1选择电路201的一方的输入以及第2选择电路202的一方的输入连接。
在第2实施方式中，在通常改写时，将逻辑输出选择电路300和内部存储选择电路301控制为能够实施与第1实施方式同样的动作的连接，高速地实现从“0”状态向“1”状态的改写比特信息生成以及从“1”状态向“0”状态的改写比特信息生成。关于通常改写的情况下的其他电路动作，由于在第1实施方式中进行了说明，因此省略说明。
作为第2实施方式中的改写的流程，以下针对如下情况进行说明：在要写入的存储器区域的写入状态一样的情况、写入数据DIN一样的情况下等，存在从“0”状态向“1”状态的改写，或者从“1”状态向“0”状态的改写之中未实施的改写的情况。以下的说明，是在图5所示的第2实施方式中，仅实施从“0”状态向“1”状态的改写的情况下的动作例。
若开始改写，则首先，通过读出放大器102，实施在写入地址所指定的存储单元中写入的数据的读出动作。此时，第1选择电路201输出写入数据DIN。
第1逻辑电路203结合图2的真值表基于写入数据DIN和读出数据RO，针对应执行从“0”状态向“1”状态的改写的比特，输出设定了“0”的改写比特信息、针对不需要从“0”状态向“1”状态的改写的比特，输出设定了“1”的改写比特信息。第1写入使能信号BUF1_EN被设为有效，第1逻辑电路203的输出DO1被缓存至第1内部存储电路205。
接着，通过读出放大器102，实施在与之前的写入地址不同的作为写入对象的地址的存储单元中写入的数据的读出动作。此时，第2选择电路202输出写入数据DIN。
第1逻辑电路203结合图2的真值表基于写入数据DIN和读出数据RO，针对应执行从“0”状态向“1”状态的改写的比特，输出设定了“0”的改写比特信息、针对不需要从“0”状态向“1”状态的改写的比特，输出设定了“1”的改写比特信息。逻辑输出选择电路300选择第1逻辑电路203的输出DO1，与第2内部存储电路206连接。第2写入使能信号BUF2_EN被设为有效，第1逻辑电路203的输出DO1被缓存至第2内部存储电路206。
通过逻辑输出选择电路300，能够将第1逻辑电路203的输出DO1保持在第1内部存储电路205以及第2内部存储电路206中，能够扩展写入缓存器大小，因此带来改写高速化。
在改写比特信息生成后，在从“0”状态向“1”状态的改写比特信息为“0”的情况下，通过数据改写电路103来实施“1”写入动作。此时，使用保存在第1内部存储电路205中的改写比特信息实施了“1”写入动作之后，使用保持在第2内部存储电路206中的改写比特信息来实施“1”写入动作。
在“1”写入动作实施后，进行确认存储单元是否如期被改写的“1”校验动作。因此，首先在内部存储选择电路301中，选择并输出第1内部存储电路205的输出。此时，第1选择电路201选择内部存储选择电路301的输出。
第1逻辑电路203结合图2的真值表基于第1内部存储电路205所输出的上次的改写比特信息和读出数据RO，针对应再次执行从“0”状态向“1”状态的改写的比特，输出设定了“0”的改写比特信息。然后，第1写入使能信号BUF1_EN被设为有效，第1逻辑电路203的输出DO1被缓存至第1内部存储电路205。由于第2写入使能信号BUF2_EN为无效状态，因此第2内部存储电路206的保持数据不被更新。
在针对第1内部存储电路205的“1”校验动作后，实施针对第2内部存储电路206的“1”校验动作。因此，首先在内部存储选择电路301中，选择并输出第2内部存储电路206的输出。此时，第1选择电路201选择内部存储选择电路301的输出。
第1逻辑电路203结合图2的真值表基于第1内部存储电路205所输出的上次的改写比特信息和读出数据RO，针对应执行从“0”状态向“1”状态的改写的比特，输出设定了“0”的改写比特信息。逻辑输出选择电路300选择第1逻辑电路203的输出DO1，与第2内部存储电路206连接。然后，第2写入使能信号BUF2_EN被设为有效，第1逻辑电路203的输出DO1被缓存至第2内部存储电路206。由于第1写入使能信号BUF1_EN为无效状态，因此第1内部存储电路205的保持数据不被更新。
反复实施“1”写入动作和“1”校验动作，在没有了需要从“0”状态向“1”状态的改写的比特的时间点，“1”写入完成。然后，在“1”写入完成的时间点，非易失性半导体存储装置的改写动作完成。
另外，在仅实施从“1”状态向“0”状态的改写的情况下，只要不在第2内部存储电路206的输入侧而在第1内部存储电路205的输入侧设置逻辑输出选择电路300即可。
如上，根据第2实施方式，在写入状态一样的情况、写入后的数据期待值一样的情况等，数据改写为一方向的情况下，能够有效利用改写比特信息生成电路200内的资源，实现改写高速化。
另外，在上述第1以及第2实施方式中，为了说明的简化而使用2值存储器的例子进行了说明，但也可以为多值存储器。
此外，对第1选择电路201以及第2选择电路202、和第1逻辑电路203以及第2逻辑电路204提供了公共的模式控制信号MODE，但不限定于此。
此外，关于输出某写入状态变化的改写比特信息的逻辑电路以及选择电路的结构以及连接，也可以采用如下结构：具有回读模式用和校验模式用的合计2个逻辑电路，对于回读模式用，将写入数据DIN和读出数据RO作为输入，对于校验模式用，将内部存储电路输出和读出数据RO作为输入，由选择电路来选择2个逻辑电路的输出。在此情况下，选择电路的输出连接于内部存储电路205、206的输入或逻辑输出选择电路300的输入。
工业实用性
如以上所说明的那样，本发明所涉及的非易失性半导体存储装置，能够兼顾能实现以比特为单位的双向改写的非易失性半导体存储装置中的存储单元的耐久特性以及数据保持特性的提高和改写高速化，作为ReRAM、MRAM等非易失性半导体存储装置很有用。
符号说明
100非易失性存储器阵列
101X行解码电路
101Y列解码电路
102读出放大器(读出电路)
103数据改写电路
200改写比特信息生成电路
201、202选择电路
203、204逻辑电路
205、206内部存储电路
300逻辑输出选择电路
301内部存储选择电路

Claims (4)

1.一种非易失性半导体存储装置，具备：
非易失性存储器阵列，其具有各自具有多个写入状态的多个存储单元；
解码电路，其选择所述非易失性存储器阵列中的至少1个存储单元；
读出电路，其从所选择的所述存储单元得到读出数据；
改写比特信息生成电路，其基于所述读出数据和被给予的写入数据，生成表示数据改写的要否的改写比特信息；和
数据改写电路，其基于所生成的所述改写比特信息，进行所选择的所述存储单元的数据改写，
所述改写比特信息生成电路，按照所述多个存储单元各自的每个写入状态的变化样式，具有由内部存储电路、选择电路、和逻辑电路构成的组件，
所述内部存储电路保持所生成的所述改写比特信息，
所述选择电路选择并输出所述写入数据和保持在所述内部存储电路中的改写比特信息中的任意一者，
所述逻辑电路基于所述读出数据和所述选择电路的输出来决定所述改写比特信息，
所述逻辑电路，
在所述选择电路选择并输出所述写入数据的回读模式下，
在所述读出数据与所述写入数据的组合，符合分配给所述逻辑电路的写入状态的变化样式的情况下，决定所述改写比特信息使得进行数据改写，
在所述读出数据与所述写入数据的组合，不符合分配给所述逻辑电路的写入状态的变化样式的情况下，决定所述改写比特信息使得不进行数据改写，
在所述选择电路选择并输出保持在所述内部存储电路中的改写比特信息的校验模式下，
在保持在所述内部存储电路中的改写比特信息表示刚刚进行了数据改写、并且来自所选择的所述存储单元的再次的读出数据与分配给所述逻辑电路的写入状态的变化样式变化后的期待值数据不一致的情况下，决定所述改写比特信息使得进行再次的数据改写，
在符合如下两种情况的至少一种的情况下，决定所述改写比特信息使得不进行再次的数据改写：保持在所述内部存储电路中的改写比特信息不表示刚刚进行了数据改写的情况；以及来自所选择的所述存储单元的再次的读出数据与分配给所述逻辑电路的写入状态的变化样式变化后的期待值数据一致的情况。
2.根据权利要求1所述的非易失性半导体存储装置，其中，
所述改写比特信息生成电路还具有逻辑输出选择电路，所述逻辑输出选择电路选择所述多个逻辑电路各自的输出中的任意一者并输入到所述多个内部存储电路中的特定的一个。
3.根据权利要求2所述的非易失性半导体存储装置，其中，
所述改写比特信息生成电路还具有内部存储选择电路，所述内部存储选择电路选择所述多个内部存储电路各自的输出中的任意一者并输入到所述多个选择电路的每一个。
4.一种非易失性半导体存储装置的改写方法，所述非易失性半导体存储装置具备非易失性存储器阵列，所述非易失性存储器阵列具有各自具有多个写入状态的多个存储单元，所述非易失性半导体存储装置的改写方法具备如下步骤：
从所述非易失性存储器阵列中的被选择的至少1个存储单元得到读出数据的步骤；
基于所述读出数据和被给予的写入数据，按照所述多个存储单元各自的每个写入状态的变化样式，并行生成表示数据改写的要否的改写比特信息的步骤；
基于所生成的所述改写比特信息，反复执行所选择的所述存储单元的第1变化样式的数据改写，直到能够确认所述第1变化样式的数据改写的完成为止的步骤；和
基于所生成的所述改写比特信息，反复执行所选择的所述存储单元的第2变化样式的数据改写，直到能够确认所述第2变化样式的数据改写的完成为止的步骤。
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