JP6299760B2 - スイッチング素子のプログラム方法 - Google Patents
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Description
本発明は、多層配線層の内部に不揮発な抵抗変化素子を有するスイッチング素子のプログラム方法に関する。
半導体デバイス、特に、シリコンデバイスは、Ｍｏｏｒｅの法則と呼ばれるスケーリング則に沿った微細化により、３年間で４倍という速度で集積化や低電力化が進められてきた。しかしながら、近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰、すなわち、リソグラフィ装置価格とマスクセット価格の高騰が著しい。さらに、デバイス寸法の物理的な限界、すなわち、動作限界やばらつき限界により、これまでの速度でのスケーリングが不可能となってきた。そこで、スケーリング則とは異なる別のアプローチでのデバイス性能の改善が求められている。
近年、ゲートアレイとスタンダードセルとの中間的な位置づけとしてＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とする。すなわち、ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。
抵抗変化素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに使用される抵抗変化素子が挙げられる。
これらの中でＲｅＲＡＭに使用される抵抗変化素子は、２つの電極と、これらに挟まれた金属酸化物からなる抵抗変化膜とを有し、２つの電極間に電界を印加することで抵抗値が変化する性質を利用する。すなわち、２つの電極間に電界を印加することによって、抵抗変化膜の内部にフィラメントが生成されることで、２つの電極間には導電性パスが形成されて低抵抗化する。この状態をＯＮ状態とする。他方、前記の逆方向の電界を印加することで、フィラメントが消失することで、２つの電極間に形成されていた導電性パスが消失して高抵抗化する。この状態をＯＦＦ状態とする。印加する電界の方向を反転させることで、２つの電極間の抵抗値が大きく変化し、ＯＮ状態とＯＦＦ状態との間のスイッチングがなされる。
ＲｅＲＡＭでは、前記ＯＮ状態とＯＦＦ状態との抵抗値の違いに応じて、抵抗変化素子を流れる電流が変化することを利用して、データを記憶する。データ書き込み時は、記憶したいデータに従って、ＯＦＦ状態からＯＮ状態への遷移、あるいは、ＯＮ状態からＯＦＦ状態への遷移を生じさせる電圧値と電流値とパルス幅を選択し、フィラメントの生成と消失、すなわち、導電性パスの形成と消失を行う。
ＲｅＲＡＭに使用される抵抗変化素子の一種は、イオン伝導体中における金属イオン移動と、電気化学反応による、金属イオンの還元による金属の析出と、金属の酸化による金属イオンの生成とを利用する。これにより、抵抗変化膜を挟む電極間の抵抗値を可逆的に変化させる不揮発性スイッチング素子が、非特許文献１に開示されている。この不揮発性スイッチング素子を用いたＲＡＭはＣＢＲＡＭと呼ばれている。
非特許文献１に開示される不揮発性スイッチング素子は、イオン伝導体からなる固体電解質と、この固体電解質の２つの面のそれぞれに接して設けられた第１電極および第２電極とで構成される。第１電極を構成する第１の金属と、第２電極を構成する第２の金属とは、金属が酸化されて金属イオンを生成する過程の標準生成ギブズエネルギーΔＧが異なる。非特許文献１の第１電極を構成する第１の金属と、第２電極を構成する第２の金属とは、それぞれ、下記のように選択される。
まず、ＯＦＦ状態からＯＮ状態へ遷移させる電圧を第１電極と第２電極との間に印加した場合、第１電極と固体電解質との界面で、印加された電圧で誘起される電気化学反応によって、第１電極を構成する第１の金属が酸化されて金属イオンを生成する。このとき、固体電解質内に金属イオンとして供給されることのできる金属が、第１電極として選択される。
一方、ＯＮ状態からＯＦＦ状態へ遷移させる電圧を第１電極と第２電極との間に印加した場合、第２電極の表面に第１の金属が析出している場合に、第１の金属は、印加された電圧で誘起される電気化学反応によって、酸化されて金属イオンを生成する。このとき、第１の金属は、固体電解質内に金属イオンとして溶解する。一方で、第２電極を構成する第２の金属は、印加された電圧によっては、酸化されて金属イオンを生成することのない金属が、第２電極として選択される。
以下に、上記の第１電極を構成する第１の金属が第２電極に析出することで第１電極と第２電極とを架橋する金属架橋構造の形成と、この金属架橋構造の溶解とによって、ＯＮ状態とＯＦＦ状態を形成する金属架橋型の抵抗変化素子のスイッチング動作を説明する。
ＯＦＦ状態からＯＮ状態への遷移過程（セット過程と呼ぶ）では、第２電極を接地して第１電極に正電圧を印加すると、第１電極と固体電解質の界面では、第１電極の金属が酸化され金属イオンになって固体電解質に溶解する。一方、第２電極側では、第２電極から供給される電子により、固体電解質中の金属イオンが金属になって析出する。析出した金属により、固体電解質中に金属架橋構造が形成されることで、第１電極と第２電極とが電気的に接続され、スイッチはＯＮ状態になる。
一方、ＯＮ状態からＯＦＦ状態への遷移過程（リセット過程と呼ぶ）では、第２電極を接地して第１電極に負電圧を印加すると、金属架橋を構成している金属が金属イオンになって固体電解質に溶解する。溶解が進行すると、金属架橋の一部が切れることで、第１電極と第２電極との電気的接続が切れ、スイッチはＯＦＦ状態になる。
なお、金属架橋の溶解が進行している途中では、架橋が細くなることによって、電極間の抵抗が増大する変化が生じる。また、固体電解質中に含まれる金属イオン濃度が変化することで固体電解質の比誘電率が変化し、電極間の容量が変化する。これらの中間的な変化を経て、最終的には電気的接続が切断される。
また、ＯＦＦ状態へと遷移させた金属架橋型抵抗変化素子に、再び、第２電極を接地して第１電極に正電圧を印加すると、ＯＦＦ状態からＯＮ状態への遷移過程（セット過程）が進行する。すなわち、金属架橋型抵抗変化素子では、ＯＦＦ状態からＯＮ状態への遷移過程（セット過程）と、ＯＮ状態からＯＦＦ状態への遷移過程（リセット過程）とを、可逆的に行うことが可能である。
Ｍ．Ｔａｄａ，Ｋ．Ｏｋａｍｏｔｏ，Ｔ．Ｓａｋａｍｏｔｏ，Ｍ．Ｍｉｙａｍｕｒａ，Ｎ．Ｂａｎｎｏ，ａｎｄ Ｈ．Ｈａｄａ，"Ｐｏｌｙｍｅｒ Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ （ＰＳＥ） Ｓｗｉｔｃｈ Ｅｍｂｅｄｄｅｄ ｏｎ ＣＭＯＳ ｆｏｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｃｒｏｓｓｂａｒ Ｓｗｉｔｃｈ"，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．５８，Ｎｏ．１２，ｐｐ．４３９８−４４０５，（２０１１）．
前述の金属架橋型抵抗変化素子を半導体装置内に形成したスイッチング素子をプログラムする場合、各素子の電極にパルス電圧を印加することで、素子の抵抗状態を低抵抗から高抵抗へ、あるいは高抵抗から抵抵抗へ変化させる。この際、大規模に集積化された素子を一度にプログラムすると、プログラムに失敗する素子が生じる場合がある。このプログラムに失敗した素子を検出するために、前記パルス電圧の印加後に素子が所望の抵抗状態になっているかを検証するベリファイが用いられる。
ベリファイによって検出された書き込みに失敗した素子に対しては、書き込みプログラムを再度実施することが有効であると一般的には考えられている。しかしながら、金属架橋型抵抗変化を用いたスイッチング素子のプログラム方法においては、ベリファイとそれに伴う再プログラムの好適な方法がないという問題を有していた。
本発明は、上記の問題に鑑みてなされたものである。その目的は、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際のベリファイとそれに基づく再プログラムの方法を提供することで、スイッチング素子の高信頼化と高密度化を実現することである。
本発明のスイッチング素子のプログラム方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値Ｒが増減する抵抗変化膜と、を有するスイッチング素子のプログラム方法において、第１のパルス電圧を前記第１電極あるいは前記第２電極に与えることで前記抵抗変化膜の抵抗値Ｒを増減させるプログラムをし、前記抵抗値Ｒを測定し、前記測定された前記抵抗値Ｒが所望の値であるか否かを判定するベリファイをし、前記抵抗値Ｒが所望の値でない場合に、前記抵抗値Ｒに基づいて前記第１のパルス電圧と同じ極性の第２のパルス電圧を、前記第１のパルス電圧と同じ電極に与える再プログラムをする。
本発明によれば、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際のベリファイとそれに基づく再プログラムの方法が提供され、スイッチング素子の高信頼化と高密度化を実現することが可能となる。
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態のプログラムを行うスイッチング素子の構成を示す。本実施形態のスイッチング素子は、第１電極１０１と、第２電極１０２と、前記第１電極１０１と前記第２電極１０２との間に設けられ、前記第１電極１０１と前記第２電極１０２との間の電位差に応じて抵抗値Ｒが増減する抵抗変化膜１０３とを有する。このスイッチング素子のプログラム方法は、第１のパルス電圧を前記第１電極１０１あるいは前記第２電極１０２に与えることで前記抵抗変化膜１０３の抵抗値Ｒを増減させるプログラムをする。さらに、前記抵抗値Ｒを測定し、前記測定された前記抵抗値Ｒが所望の値であるか否かを判定するベリファイをする。さらに、前記抵抗値Ｒが所望の値でない場合に、前記抵抗値Ｒに基づいて前記第１のパルス電圧と同じ極性の第２のパルス電圧を、前記第１のパルス電圧と同じ電極に与える再プログラムをする。
（第１の実施形態）
図１は、本発明の第１の実施形態のプログラムを行うスイッチング素子の構成を示す。本実施形態のスイッチング素子は、第１電極１０１と、第２電極１０２と、前記第１電極１０１と前記第２電極１０２との間に設けられ、前記第１電極１０１と前記第２電極１０２との間の電位差に応じて抵抗値Ｒが増減する抵抗変化膜１０３とを有する。このスイッチング素子のプログラム方法は、第１のパルス電圧を前記第１電極１０１あるいは前記第２電極１０２に与えることで前記抵抗変化膜１０３の抵抗値Ｒを増減させるプログラムをする。さらに、前記抵抗値Ｒを測定し、前記測定された前記抵抗値Ｒが所望の値であるか否かを判定するベリファイをする。さらに、前記抵抗値Ｒが所望の値でない場合に、前記抵抗値Ｒに基づいて前記第１のパルス電圧と同じ極性の第２のパルス電圧を、前記第１のパルス電圧と同じ電極に与える再プログラムをする。
本実施形態によれば、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際のベリファイとそれに基づく再プログラムの方法が提供され、スイッチング素子の高信頼化と高密度化を実現することが可能となる。
（第２の実施形態）
図１を用いて、第１の実施形態をより具体的にした本発明の第２の実施形態を説明する。本実施形態のスイッチング素子は、金属架橋型の抵抗変化膜１０３と、第１電極１０１と、第２電極１０２とを備える。第１電極１０１は活性電極であって、たとえば銅を有する。また、第２電極１０２は不活性電極であって、たとえばルテニウムを有する。
（第２の実施形態）
図１を用いて、第１の実施形態をより具体的にした本発明の第２の実施形態を説明する。本実施形態のスイッチング素子は、金属架橋型の抵抗変化膜１０３と、第１電極１０１と、第２電極１０２とを備える。第１電極１０１は活性電極であって、たとえば銅を有する。また、第２電極１０２は不活性電極であって、たとえばルテニウムを有する。
抵抗変化膜１０３は固体電解質材料であって、酸化物や硫化物や有機物などを用いることができる。あるいは酸化欠損タイプの抵抗変化素子でも良い。例えば、Ａｌ、Ｔｉ、Ｔａ、Ｓｉ、Ｈｆ、Ｚｒなどを含む酸化物や、Ｇｅ、Ａｓ、ＴｅＳなどを含むカルコゲナイド化合物や、炭素と酸素とシリコンを含む有機ポリマー膜などを用いることができる。あるいはそれらの積層構造であっても良い。
第１電極１０１は銅を主成分とし、Ｔｉ、Ａｌ、Ｍｎ、Ｗ、Ｍｇなどを添加物として含んでいても良い。第２電極１０２はＲｕ、あるいはＰｔを主成分とし、Ｔａ、Ｔｉ、Ｗなどを含んでいても良い。
本実施形態のスイッチング素子は、抵抗変化膜１０３である固体電解質層と、固体電解質層に一側とその反対側の各面に当接して対向配置された第１電極１０１及び第２電極１０２とを有する。このうち、第１電極１０１は、固体電解質層に金属イオンを供給する役割を果たしている。第２電極１０２からは、金属イオンは供給されない。第１電極１０１を活性電極、第２電極１０２を不活性電極と呼ぶ。
以下では、このスイッチング素子の動作について説明する。
第１電極１０１を接地して第２電極１０２に負電圧を印加すると、第１電極の金属が金属イオンになって固体電解質層に溶解する。そして、固体電解質層中の金属イオンが固体電解質層中に金属となって析出する。固体電解質層中に析出した金属により、第１電極１０１と第２電極１０２とを接続する金属架橋が形成される。金属架橋により第１電極１０１と第２電極１０２とが電気的に接続することで、スイッチング素子はＯＮ状態になる。
上記のスイッチング素子がＯＮ状態になる動作は、第２電極１０２を接地して第１電極１０１に正電圧を印加することによっても可能である。第１電極と第２電極との電位差は、第１電極１０１を接地して第２電極１０２に負電圧を印加する場合と、第２電極１０２を接地して第１電極１０１に正電圧を印加する場合とで、同じためである。
一方、上記ＯＮ状態で、第１電極１０１を接地して第２電極１０２に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極１０１と第２電極１０２との電気的接続が切れ、スイッチング素子はＯＦＦ状態になる。なお、電気的接続が完全に切れる前の段階から、第１電極１０１及び第２電極１０２の間の抵抗が大きくなったり、電極間容量が変化したりするなど、電気特性が変化し、最終的に電気的接続が切れる。
上記のスイッチング素子をＯＦＦ状態とする動作は、第２電極１０２を接地して第１電極１０１に負電圧を印加することによっても可能である。第１電極と第２電極との電位差は、第１電極１０１を接地して第２電極１０２に正電圧を印加する場合と、第２電極１０２を接地して第１電極１０１に負電圧を印加する場合とで、同じなためである。
また、上記ＯＦＦ状態からＯＮ状態にするには、再び、第１電極１０１を接地して第２電極１０２に負電圧を印加する、あるいは、第２電極１０２を接地して第１電極１０１に正電圧を印加すればよい。
図２は、本実施形態のスイッチング素子の構成を示す。本実施形態のスイッチング素子は、金属架橋型の抵抗変化膜１０３と、第１電極１０１と、第２電極１０２と、第１電極１０１に接続した第１端子２０１と、第２電極に接続した第２端子２０２を有する。高抵抗状態から低抵抗状態にプログラム（書き込み）する際には、第２電極１０２を接地し、第１電極１０１に正電圧を印加する。一方、低抵抗状態から高抵抗状態にプログラム（消去）する際には、第１電極１０１を接地し、第２電極１０２に正電圧を印加する。
発明者らが鋭意検討を行った結果、スイッチング素子の抵抗値は、電圧パルスの幅ｔと、プログラム電流Ｉの関数で示されることがわかった。これは固体電解質中へ電気分解した銅の供給量（伝導物質量）Jが、ファラデーの第一法則に近いモデルで説明できることを意味する。
Ｊ＝Ｋ・Ｉ・ｔ＝Ｋ・Ｑ 式（１）
ここで、Ｊは供給量（伝導物質量）、Ｋは定数、Ｉはプログラム電流、ｔは電圧パルス幅、Ｑは電荷量である。銅の供給量（伝導物質量）ＪとＯＮ状態での抵抗ＲＯＮとは相関があり、
１／Ｊ∝ＲＯＮ 式（２）
しかしながら、固体電界質は電解質イオンを含まないかわりに、薄膜の絶縁体（厚さ５ｎｍ程度）である固体電解質を介した電子伝導が生じる。そのため、通常の電気分解とは異なり、全ての電荷の移動が銅イオンの輸送によるものではないため、電流Ｉとパルス幅ｔに、それぞれ感度指数ｍとｎを導入したところ、ｔ＜１ｍｓｅｃ．の範囲において実験値を良く説明できることがわかった。
ＲＯＮ＝Ａ・Ｉｍ・ｔｎ 式（３）
ＲＯＮ＝ｅｘｐ（−３．４）・Ｉ−１．３・ｔ−０．０５∝Ｊ−１ 式（４）
Ｊは固体電解質中に供給される伝導物質量であり、本実施形態では主に銅であり、Ｊが大きいほど抵抗値は低くなる。ｍ値、ｎ値はプロセスおよび材料に依存し、予めプログラム電流と電圧パルス幅の異なる条件でテストすることにより抽出することができる。所望の抵抗値を得るためには、式（４）を元にＩ値、ｔ値を設定してプログラムを行うことが可能である。
Ｊ＝Ｋ・Ｉ・ｔ＝Ｋ・Ｑ 式（１）
ここで、Ｊは供給量（伝導物質量）、Ｋは定数、Ｉはプログラム電流、ｔは電圧パルス幅、Ｑは電荷量である。銅の供給量（伝導物質量）ＪとＯＮ状態での抵抗ＲＯＮとは相関があり、
１／Ｊ∝ＲＯＮ 式（２）
しかしながら、固体電界質は電解質イオンを含まないかわりに、薄膜の絶縁体（厚さ５ｎｍ程度）である固体電解質を介した電子伝導が生じる。そのため、通常の電気分解とは異なり、全ての電荷の移動が銅イオンの輸送によるものではないため、電流Ｉとパルス幅ｔに、それぞれ感度指数ｍとｎを導入したところ、ｔ＜１ｍｓｅｃ．の範囲において実験値を良く説明できることがわかった。
ＲＯＮ＝Ａ・Ｉｍ・ｔｎ 式（３）
ＲＯＮ＝ｅｘｐ（−３．４）・Ｉ−１．３・ｔ−０．０５∝Ｊ−１ 式（４）
Ｊは固体電解質中に供給される伝導物質量であり、本実施形態では主に銅であり、Ｊが大きいほど抵抗値は低くなる。ｍ値、ｎ値はプロセスおよび材料に依存し、予めプログラム電流と電圧パルス幅の異なる条件でテストすることにより抽出することができる。所望の抵抗値を得るためには、式（４）を元にＩ値、ｔ値を設定してプログラムを行うことが可能である。
例えば、本実施形態で抽出された上記式（４）のＡ値、ｍ値、ｎ値は、ＡｌとＴｉを添加物として含む銅電極上に、ＴｉＡｌの複合酸化物を１ｎｍ、その上にＳｉＯを３０％含む低密度有機ポリマー膜を４ｎｍ、不活性電極としてＲｕＴａ合金を用いた場合の例である。
ここで抵抗状態を高抵抗から低抵抗にプログラム（書き込み）した場合の、書き込み不良、すなわち、ＯＮ抵抗が所望の値よりも高い不良が発生する場合がある。発明者は、この時、不良の原因は、Ａ値が素子によってばらつくため、偶発的に高い値を有する素子が存在するためであることを明らかにした。すなわち、Ａ値が高いと銅の供給量Ｊが小さいため、ＯＮ抵抗が大きくなってしまうことがわかった。これを解決するためには、再プログラムにより、不足分の銅イオンを固体電解質内へ供給すればよい。そのため、例えば同じプログラム条件、すなわち同じ電流値であっても、追加のパルス電圧を印加することで高抵抗の不良を解消することができる。
あるいは、式（３）に基づいて、所望の抵抗値を得るために不足している銅の量を自動的に算出するシーケンスを設定し、電流一定のままパルス電圧の印加時間のみを変更したＳｅｔ ｐｕｌｓｅを印加することで、ベリファイに基づいた再プログラムを行うこともできる。
例えば、所望のＲＯＮが２ｋΩであって、不良ｂｉｔの抵抗値が４ｋΩである場合に、式（３）によれば２倍の銅供給量が必要であることが分かる。そのため、パルス電圧印加時間による銅供給量を２倍にすることで不足分の銅を固体電解質内に供給することによって、所望の抵抗値が得られるようになる。
読み出した当該スイッチング素子の抵抗値に基づいて、予め設定した固体電解質内の銅の量を算出して不足分の銅の供給を実施するアルゴリズムは、次の通りである。すなわち、式（３）に基づいて、予めｍ値とｎ値とを算出しておき、書き込みされたｂｉｔのＡ値に基づいて再プログラムの電圧パルス幅や電流値を設定する作業を行う。
本実施形態では、高抵抗状態から低抵抗状態にプログラム（書き込み）する場合に着目する。低抵抗状態は１０ｋΩより小さく、好ましくは２ｋΩ以下とする。高抵抗状態とは、１０ｋΩ以上と規定し、プログラムには電圧パルスを用いる場合について説明する。
図３Ａは、高抵抗状態から低抵抗状態にプログラム（書き込み）する場合のベリファイを含むシーケンスを示す。まずＳｅｔ ｐｕｌｓｅとして、高抵抗状態のスイッチング素子に第１の電圧パルスを印加する（Ｓ３０１）。このときの電圧パルスの振幅と幅は、例えば３．３Ｖで１μｓとする。続いて、スイッチング素子の抵抗値の読み出しを行うＲｅａｄを行う（Ｓ３０２）。抵抗値の読み出しは、プログラムの際の電圧パルスと同じ極性の電圧で測定を行うことができる。次に、抵抗値の判定を行う（Ｓ３０３）。スイッチング素子の抵抗値が２ｋΩ未満の場合は、シーケンスを終了する。
一方、スイッチング素子の抵抗値が２ｋΩ以上の場合は、抵抗値に基づいて第２の電圧パルスを印加する（Ｓ３０１）。第２の電圧パルスは、再プログラム用のパルスである。ここで、第２の電圧パルスの振幅と幅は、第１の電圧パルスと同一とすることもできる。また、式（３）に基づいて決めることもできる。その後、再び抵抗値の読み出しを行い（Ｓ３０２）、スイッチング素子の抵抗値が２ｋΩ未満の場合は、シーケンスを終了する。一方、２ｋΩ以上の場合には、再々度、Ｓｅｔ ｐｕｌｓｅ（Ｓ３０１）に戻る。
図３Ｂは、図３Ａに示す本実施形態のシーケンスの実施前後でのスイッチング素子アレイの抵抗値分布を示す。図３Ａのベリファイを含むシーケンスを実施する前、すなわち、初回書き込み後の場合には、抵抗値のばらつきが大きく、２ｋΩ以上の抵抗変化素子が複数存在する。これに対して、図３Ａのシーケンスを実施した後には、抵抗値の分布のばらつきが減少し、全て２ｋΩ未満となっていることがわかる。
これは初回のＳｅｔ ｐｕｌｓｅによってやや高抵抗（図３Ｂから２〜３ｋΩ程度）となりプログラムを失敗した素子に対して、例えば、初回と同一のパルス電圧を再度、あるいは再々度と印加する。これにより、不足分の銅が供給され所望の抵抗値となる。図３Ａは、ベリファイに伴う再プログラムが可能であることを示している。
以下、一度書き込みを行った素子に対して、図３Ａによるベリファイに伴う再プログラムが可能である別の実験結果について説明する。
スイッチング素子を高抵抗状態から低抵抗状態へ遷移させる場合、式（３）に基づいて、プログラム電流によって低抵抗状態の抵抗値が制御できる。例えば、図４では、第１の電極１０１は銅を主成分とする。さらに、スイッチング素子１０３は固体電解質材料であって、炭素と酸素とシリコンを含む有機ポリマー膜とする。さらに、第２の電極１０２はＲｕを主成分とし、Ｔａ、あるいはＴｉを含んでいる。図４は、以上の場合のプログラム電流を変えたときの低抵抗状態の抵抗値を示す図である。プログラム電流のパルス幅は１００μｓｅｃで一定とした。プログラム電流を下げると低抵抗状態の抵抗値が大きくなることがわかる。
ここで発明者らは、図３における初回書き込み時の高抵抗な不良を、意図的にプログラム電流を下げることによって作製し、それらにベリファイとこれに伴う再プログラムを行うことで、低抵抗化が可能であるかの確認実験を行った。図５にその結果を示す。初回のプログラム電流は４００μＡ、１μｓとした。この実験では、抵抗値は１．５ｋΩ前後に分布していることがわかる。これらの低抵抗状態の素子に、初回よりも高いプログラム電流７００μＡ、１μｓを追加した。このプログラム電流の追加によって、全ての素子は１．２ｋΩ前後の抵抗値に遷移し、２ｋΩ以上の抵抗値の素子はなくなった。このことから、抵抗値が高い不良素子に、不足分の伝導物質を供給する再プログラム処理を行うことで、正常なプログラムが可能であることがわかる。
本実施形態のスイッチング素子のプログラム方法によれば、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際の、好適なベリファイとそれに基づく再プログラムの方法が提供される。これにより、スイッチング素子のＯＮ状態とＯＦＦ状態の切り替えが高信頼化される。さらに、一つ一つのスイッチング素子の切り替えが高信頼化されることによって、より多くのスイッチング素子を扱うことが可能となる。すなわち、スイッチング素子の高密度化が可能となる。
以上のように本実施形態によれば、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際のベリファイとそれに基づく再プログラムの方法が提供され、スイッチング素子の高信頼化と高密度化を実現することが可能となる。
（第３の実施形態）
図１を用いて、第１の実施形態をより具体的にした本発明の第３の実施形態を説明する。本実施形態のスイッチング素子は、金属架橋型の抵抗変化膜１０３と、第１電極１０１と、第２電極１０２とを備える。第１電極１０１は活性電極であって、たとえば銅を有する。また、第２電極１０２は不活性電極であって、たとえばルテニウムを有する。本実施形態のスイッチング素子を構成する材料は、第２の実施形態と同様であるので、詳細な説明は省略する。
（第３の実施形態）
図１を用いて、第１の実施形態をより具体的にした本発明の第３の実施形態を説明する。本実施形態のスイッチング素子は、金属架橋型の抵抗変化膜１０３と、第１電極１０１と、第２電極１０２とを備える。第１電極１０１は活性電極であって、たとえば銅を有する。また、第２電極１０２は不活性電極であって、たとえばルテニウムを有する。本実施形態のスイッチング素子を構成する材料は、第２の実施形態と同様であるので、詳細な説明は省略する。
図２は、第２の実施形態と同様の本実施形態のスイッチング素子の構成を示す。本実施形態のスイッチング素子は、金属架橋型の抵抗変化膜１０３と、第１電極１０１と、第２電極１０２と、第１電極１０１に接続した第１端子２０１と、第２電極に接続した第２端子２０２とを有する。低抵抗状態から高抵抗状態にプログラム（消去）する際には、第１電極１０１を接地し、第２電極１０２に正電圧を印加する。
発明者らが鋭意検討を行った結果、高抵抗状態でのスイッチング素子の抵抗値のばらつきは、抵抗変化膜である固体電解質内に残留した伝導物質の残留物に影響されていることがわかった。これは書き込み時に固体電解質内に析出した銅が、消去の際に完全に回収されずに残留したためである。
本実施形態の場合、固体電界質は電解質イオンを含まないかわりに、固体電解質を６ｎｍ以下の薄い膜厚としている。これにより電極間には高い電位差が生じ、第２の実施形態と同じく、消去時間を長くすることで銅の回収を促進することができることを見出した。
本実施形態は、低抵抗状態から高抵抗状態にプログラム（消去）する場合を対象とする。低抵抗状態は１０ｋΩより小さく、好ましくは２ｋΩ以下とする。高抵抗状態とは、１０ｋΩ以上と規定し、プログラムにはパルス電圧を用いる場合について説明する。
図６Ａは、低抵抗状態から高抵抗状態にプログラム（消去）する場合の、ベリファイを含むシーケンスを示す。まず、Ｒｅｓｅｔ ｐｕｌｓｅとして、低抵抗状態のスイッチング素子に第１の電圧パルスを印加する（Ｓ６０１）。例えば２．５Ｖで１０μｓの電圧パルスを印加する。続いて、スイッチング素子の抵抗値の読出しを行うＲｅａｄを実施し（Ｓ６０２）、抵抗値の判定を行う（Ｓ６０３）。抵抗値の読み出しは、プログラムの際の電圧パルスと同じ極性の電圧で測定を行うことができる。素子の抵抗値が４ＭΩ以上の場合は、シーケンスを終了する。ここで４ＭΩとは、高抵抗状態を１０ｋΩ以上と規定した場合の一例である。
一方、素子の抵抗値が４ＭΩ未満の場合は、Ｓ６０１に戻って第２の電圧パルスを印加する（Ｓ６０１）。第２の電圧パルスは、ベリファイに伴う再プログラム用のパルスである。ここで、第２の電圧パルスの振幅と幅は、第１の電圧パルスと同一とすることもできる。また、第２の実施形態と同様に式（３）に基づいて決めることもできる。
次に、再び抵抗値の読み出しを行う（Ｓ６０２）。スイッチング素子の抵抗値が４ＭΩ以上の場合は、シーケンスを終了する。一方、４ＭΩ未満の場合には、再々度、Ｓ６０１に戻る。
図６Ｂは、本実施形態のシーケンスの実施前後でのスイッチング素子の抵抗値分布を示す図である。図６Ａのベリファイを含むシーケンスを実施する前、すなわち、初回書き込み後の場合には、抵抗値のばらつきが大きく、４ＭΩ未満の抵抗変化素子が複数存在する。これに対して、図６Ａのシーケンスを実施した後には、抵抗値の分布のばらつきが減少し、全て４ＭΩ以上となっていることがわかる。
この結果は、初回のＲｅｓｅｔ ｐｕｌｓｅによるプログラムで所望の抵抗値よりも低抵抗となりプログラムを失敗した素子に対して、パルス電圧を再度、あるいは再々度と印加することで、ベリファイとそれに伴う再プログラムが可能であることを示している。
また、高抵抗状態に遷移させる場合には、電圧印加時に流れる電流が低いため、多数の素子に対して同時にパルス電圧を印加するベリファイプログラムとすることも可能である。
本実施形態のスイッチング素子のプログラム方法によれば、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際の、好適なベリファイとそれに基づく再プログラムの方法が提供される。これにより、スイッチング素子のＯＮ状態とＯＦＦ状態の切り替えが高信頼化される。さらに、一つ一つのスイッチング素子の切り替えが高信頼化されることによって、より多くのスイッチング素子を扱うことが可能となる。すなわち、スイッチング素子の高密度化が可能となる。
以上のように本実施形態によれば、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際のベリファイとそれに基づく再プログラムの方法が提供され、スイッチング素子の高信頼化と高密度化を実現することが可能となる。
（第４の実施形態）
本発明の第４の実施形態として、図７に示す、半導体基板上にＭＯＳＦＥＴを形成し、さらに、銅配線の内部にスイッチング素子を形成した半導体装置について説明する。
（第４の実施形態）
本発明の第４の実施形態として、図７に示す、半導体基板上にＭＯＳＦＥＴを形成し、さらに、銅配線の内部にスイッチング素子を形成した半導体装置について説明する。
図７に示す半導体装置は、まず、シリコン基板７０１に形成されたＭＯＳＦＥＴ７０２、シリコン酸化膜からなる層間絶縁膜７０３、ＴｉＮ膜からなるバリアメタル層７０４とタングステンビア７０５によるタングステンプラグを有する。さらに、ＳｉＣＮ膜からなるバリア絶縁膜７０６、比誘電率３以下のＳｉＯＣＨ膜による層間絶縁膜７０７、Ｔａ膜とＴａＮ膜の積層膜によるバリアメタル層７０８と銅層７０９とからなる銅配線を有する。
ＳｉＮ膜からなるバリア絶縁膜７１０は、銅配線の銅層７０９上で開口する。開口部には、第１イオン伝導層７１１と第２イオン伝導層７１２を有する抵抗変化層、第１上部電極７１３、第２上部電極７１４が積層される。銅層７０９は抵抗変化層の一方の電極を兼ねている。
抵抗変化層は固体電解質であり、第１イオン伝導層７１１は、酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムとの積層構成を有する。第２イオン伝導層７１２は、シリコンと酸素と炭素とを有する比誘電率が２．１以上３．０以下のポリマー膜を有する。第１上部電極７１３は、Ｒｕ、ＲｕＴａ、あるいはＲｕＴｉ合金膜を有する。第２上部電極７１４は、Ｔａ膜、Ｔｉ膜、あるいはそれらの窒化膜を有する。バリア絶縁膜７１５はＳｉＮ膜を有する。
さらに、ＳｉＯＣＨ膜による層間絶縁膜７１６内に形成されたＴａ膜とＴａＮ膜の積層膜によるバリアメタル層７１７と銅層７１８とからなる銅配線７１９は、第２上部電極７１４に接続する。銅配線７１９の上には、ＳｉＣＮ膜などによるバリア絶縁膜７２０を介して、さらに上層の配線層などが形成される。
以上の構造とすることで、最先端のＵＬＳＩ（Ｕｌｔｒａ−Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）ロジックなどの半導体装置の内部に、抵抗変化層を有するスイッチング素子を搭載することができるようになる。このような積層構造は、ＦＰＧＡ用のスイッチング素子としてだけでなく、大規模なメモリ量を実現するメモリ素子構造としても、有効である。
図８は、図７のスイッチング素子を内蔵した不揮発性記憶装置８００の構成を示すブロック図である。
図８に示すように、不揮発性記憶装置８００は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体基板上に、メモリ本体部８０１を備える。メモリ本体部８０１は、メモリセルアレイ８０２、行選択回路８０８、ワード線ドライバＷＬＤとプレート線ドライバＰＬＤとを有する行ドライバ８０９、列選択回路８０３、データの書き込みを行うための書き込み回路８０６を備える。さらに、端子Ｄｉｎを介して入力データの入力処理を行うデータ入力回路８１５、端子Ｄｏｕｔを介して出力データの出力処理を行うデータ出力回路８０５、を備える。
さらに、書き込み用電源８１１として、低抵抗（ＬＲ）化用電源（ＯＦＦ化電源８１２）と、高抵抗（ＨＲ）化用電源（ＯＮ化電源８１３）とを備える。ＯＦＦ化電源８１２の出力、およびＯＮ化電源８１３の出力は、書き込み回路８０６に供給される。
さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路８１６と、外部から入力されるコントロール信号に基づいて、メモリ本体部８０１の動作及び書き込み用電源８１１の動作を制御する制御回路８１０とを備えている。
メモリセルアレイ８０２は、半導体基板の上に形成され、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・を有する。さらに、これらの交点に設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）を有する。さらに、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「抵抗変化素子Ｍ１１、Ｍ１２、・・・」と表す）を有する。
図８に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続する。トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続する。トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続する。トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続する。
また、抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４・・・はビット線ＢＬ０に接続する。抵抗変化素子Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４・・・はビット線ＢＬ１に接続する。抵抗変化素子Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４・・・はビット線ＢＬ２に接続する。
アドレス入力回路８１６は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて、行アドレス信号を行選択回路８０８へ出力し、列アドレス信号を列選択回路８０３へ出力する（図示せず）。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。
制御回路８１０は、データの書き込みサイクルでは、後述する選択部で選択されたメモリセルの有する抵抗変化素子に対してデータが書き込まれるように書き込み用電源８１１と書き込み回路８０６とを制御する。ここでは、書き込み時のパルス電圧の電圧レベルを指示する電圧設定信号を書き込み用電源８１１へ出力し、データ入力回路８１５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路８０６へ出力する。他方、データの読み出しサイクルでは、制御回路８１０は、読み出し動作を指示する読み出し信号を出力する。
行選択回路８０８は、アドレス入力回路８１６から出力された行アドレス信号を受け取る。この行アドレス信号に応じて、行ドライバ８０９より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路８０３は、アドレス入力回路８１６から出力された列アドレス信号を受け取る。この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、その選択されたビット線に対して書き込み用電圧または読み出し用電圧を、非選択ビット線に対しては非選択電圧を印加する。
なお、行選択回路８０８及び列選択回路８０３によって、メモリセルアレイ８０２の中から少なくとも１つメモリセルを選択する選択部が構成されている。
書き込み回路８０６は、制御回路８１０の制御の下で、選択部で選択されたメモリセルに含まれる抵抗変化素子に対して、書き込み用電源８１１から供給される電源に基づく電圧パルスが印加されるように制御する回路である。ここでは、制御回路８１０から出力された書き込み信号を受け取った場合、列選択回路８０３による選択されたビット線に対して、書き込み用電圧の印加を指示する信号を受けて、書き込みモードによって設定された電圧に従った書き込みパルスを出力する。
図示していないが、抵抗変化素子の抵抗値のＯＦＦ／ＯＮ比が低い場合には、センスアンプを設けることができる。これにより、データの読み出しサイクルで、読み出し対象となる選択ビット線に流れる電流量を複数の検知レベルから目的に合わせた１つの検知レベルに従って検出する。そして、ビット線に流れる電流量が検知レベル以上か以下かを、データ「０（低抵抗状態）」か「１（高抵抗状態）」の論理結果として出力し、記憶されているデータの状態を判定する。その結果得られた出力データＤｏｕｔは、データ出力回路８０５を介して、回路外部へ出力される。
書き込み用電源８１１は、低抵抗（ＬＭ）化書き込み（単に書き込みともいう）時のパルス電圧を発生するための電源を供給するＯＦＦ化電源８１２を有する。さらに、高抵抗（ＨＭ）化書き込み（単に消去ともいう）時のパルス電圧を発生するための電源を供給するＯＮ化電源８１３を有する。ＯＦＦ化電源８１２とＯＮ化電源８１３は、ともに書き込み回路８０６へ入力されている。
抵抗変化素子の第１電極は、ＢＬ側に接続されており、第２電極はＰＬ側に接続されている。例えば、抵抗状態を高抵抗から低抵抗に変化させる（セット動作する）場合は、ＰＬを接地し、ＢＬに電圧を印加することで、プログラムを行う。プログラム電流はトランジスタの飽和電流によって制御することができる。一方、抵抗状態を低抵抗から高抵抗へ変化させる（リセット動作する）場合には、ＢＬを接地し、ＰＬに消去電圧を印加する。このような回路構成において第２および第３の実施形態に基づいて、書き込み回路にベリファイとそれに基づく再プログラムの機能を備えることで、誤書き込みを防ぐことが可能となる。
本実施形態のスイッチング素子のプログラム方法によれば、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際の、好適なベリファイとそれに基づく再プログラムの方法が提供される。これにより、スイッチング素子のＯＮ状態とＯＦＦ状態の切り替えが高信頼化される。さらに、一つ一つのスイッチング素子の切り替えが高信頼化されることによって、より多くのスイッチング素子を扱うことが可能となる。すなわち、スイッチング素子の高密度化が可能となる。
以上のように本実施形態によれば、金属架橋型抵抗変化を用いたスイッチング素子をプログラムする際のベリファイとそれに基づく再プログラムの方法が提供され、スイッチング素子の高信頼化と高密度化を実現することが可能となる。
以上の本発明の実施形態では、ＣＭＯＳ回路を有する半導体装置に関し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する例について説明した。本発明はこれに限定されるものではなく、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはそれらを同時に搭載したボードやパッケージの銅配線上へも適用することができる。
また、本発明は半導体装置に、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）などを接合する際にも適用することができる。また、本発明ではスイッチ機能の例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子にも用いることができる。
本発明は上記の実施形態に限定されることなく、請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
この出願は、２０１３年６月２４日に出願された日本出願特願２０１３−１３１２６３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、半導体装置であるＦＰＧＡなどのスイッチング素子やメモリ素子への利用が可能である。
１０１ 第１電極
１０２ 第２電極
１０３ 抵抗変化膜
２０１ 第１端子
２０２ 第２端子
７０１ シリコン基板
７０２ ＭＯＳＦＥＴ
７０３ 層間絶縁膜
７０４ バリアメタル層
７０５ タングステンビア
７０６ バリア絶縁膜
７０７ 層間絶縁膜
７０８ バリアメタル層
７０９ 銅層
７１０ バリア絶縁膜
７１１ 第１イオン伝導層
７１２ 第２イオン伝導層
７１３ 第１上部電極
７１４ 第２上部電極
７１５ バリア絶縁膜
７１６ 層間絶縁膜
７１７ バリアメタル層
７１８ 銅層
７１９ 銅配線
７２０ バリア絶縁膜
８００ 不揮発性記憶装置
８０１ メモリ本体部
８０２ メモリセルアレイ
８０３ 列選択回路
８０５ データ出力回路
８０６ 書き込み回路
８０８ 行選択回路
８０９ 行ドライバ
８１０ 制御回路
８１１ 書き込み用電源
８１２ ＯＦＦ化電源
８１３ ＯＮ化電源
８１５ データ入力回路
８１６ アドレス入力回路
１０２ 第２電極
１０３ 抵抗変化膜
２０１ 第１端子
２０２ 第２端子
７０１ シリコン基板
７０２ ＭＯＳＦＥＴ
７０３ 層間絶縁膜
７０４ バリアメタル層
７０５ タングステンビア
７０６ バリア絶縁膜
７０７ 層間絶縁膜
７０８ バリアメタル層
７０９ 銅層
７１０ バリア絶縁膜
７１１ 第１イオン伝導層
７１２ 第２イオン伝導層
７１３ 第１上部電極
７１４ 第２上部電極
７１５ バリア絶縁膜
７１６ 層間絶縁膜
７１７ バリアメタル層
７１８ 銅層
７１９ 銅配線
７２０ バリア絶縁膜
８００ 不揮発性記憶装置
８０１ メモリ本体部
８０２ メモリセルアレイ
８０３ 列選択回路
８０５ データ出力回路
８０６ 書き込み回路
８０８ 行選択回路
８０９ 行ドライバ
８１０ 制御回路
８１１ 書き込み用電源
８１２ ＯＦＦ化電源
８１３ ＯＮ化電源
８１５ データ入力回路
８１６ アドレス入力回路
Claims (9)
- 第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値Ｒが増減する抵抗変化膜と、を有するスイッチング素子のプログラム方法において、
第１のパルス電圧を前記第１電極あるいは前記第２電極に与えることで前記抵抗変化膜の抵抗値Ｒを増減させるプログラムをし、
前記抵抗値Ｒを測定し、前記測定された前記抵抗値Ｒが所望の値であるか否かを判定するベリファイをし、
前記抵抗値Ｒが所望の値でない場合に、前記抵抗値Ｒに基づいて前記第１のパルス電圧と同じ極性の第２のパルス電圧を、前記第１のパルス電圧と同じ電極に与える再プログラムをし、
前記再プログラムは、前記第２のパルス電圧のパルス幅と、前記第２のパルス電圧を与えたときの電流とを、予め得られたＡ、ｍ、ｎから、抵抗値Ｒ＝Ａ・Ｉ ｍ ・ｔ ｎ （Ｉは電流、ｔはパルス幅）の式に基づいて決定する、
スイッチング素子のプログラム方法。 - 前記抵抗変化膜は金属架橋型抵抗変化膜である、請求項１記載のスイッチング素子のプログラム方法。
- 前記抵抗値Ｒは前記抵抗変化膜内の伝導物質の量に対応し、前記Ｒ＝Ａ・Ｉ ｍ ・ｔ ｎ の式に基づいて決定される前記第２のパルス電圧は、前記抵抗変化膜内の、前記伝導物質の不足分を供給する、あるいは前記伝導物質の残留分を回収する、請求項１または２記載のスイッチング素子のプログラム方法。
- 前記第２のパルス電圧は前記第１のパルス電圧と同じである、請求項１または２記載のスイッチング素子のプログラム方法。
- 前記再プログラムの後に、再度、前記ベリファイを行う、請求項１から４の内の１項記載のスイッチング素子のプログラム方法。
- 前記ベリファイは、前記第１のパルス電圧と同じ極性の電圧で前記抵抗値Ｒを測定する、請求項１から５の内の１項記載のスイッチング素子のプログラム方法。
- 前記抵抗変化膜は固体電解質を有する、請求項１から６の内の１項記載のスイッチング素子のプログラム方法。
- 前記第１電極は銅を有する、請求項１から７の内の１項記載のスイッチング素子のプログラム方法。
- 前記第２電極はルテニウムを有する、請求項１から８の内の１項記載のスイッチング素子のプログラム方法。
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