KR20100044556A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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오기준
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한지혜
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Abstract

본 발명은 셀 영역의 절연막 손실을 방지하여 반도체 소자의 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역의 경계에 가드링 게이트를 형성하는 단계와, 상기 반도체 기판 상에 상기 게이트 및 가드링 게이트를 덮도록 절연막을 형성하는 단계와, 상기 절연막 상에 상기 가드링 게이트 상부 영역을 포함하여 상기 셀 영역을 가리는 제1 마스크 패턴을 형성하는 단계와, 상기 제1 마스크 패턴에 의해 노출된 상기 가드링 게이트 상부의 절연막이 제거되도록 1차 식각하는 단계와, 상기 제1 마스크 패턴을 제거하는 단계와, 상기 셀 영역의 절연막 및 가드링 게이트 상에 제2 마스크 패턴을 형성하는 단계와, 상기 제2 마스크 패턴에 의해 노출된 상기 주변 영역의 절연막 부분을 2차 식각하는 단계 및 상기 제2 마스크 패턴을 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 셀 영역의 절연막 손실을 방지하여 반도체 소자의 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서 랜딩 플러그는 트랜지스터의 접합 영역과 비트라인 및 캐패시터를 전기적으로 연결시켜 주는 콘택용 플러그의 일종이다.
그러나, 반도체 소자의 크기가 감소하고 고집적화됨에 따라 콘택 면적이 감소하여 콘택 저항의 증가 및 동작전류의 감소 현상이 나타나고 있다. 이로 인해, 반도체 소자의 tWR(Write Recovery Time) 및 리프레쉬 특성이 불량해지는 등 소자 특성의 열화가 유발된다.
그래서, 소자의 콘택 저항을 낮추고 동작 전류를 향상시키기 위해 기판 접합 영역에 도핑되는 불순물의 농도를 높이거나, 또는, 콘택 물질인 폴리실리콘막 내에 도핑되는 불순물의 농도를 높이는 방법이 사용되어 왔다.
하지만, 폴리실리콘은 그 물질 자체가 가지고 있는 저항이 매우 높을 뿐만 아니라, 장비에 웨이퍼를 로딩할 때 미세한 산화막을 형성시켜 소자의 콘택 저항을 증가시키므로, 향후 차세대 반도체 소자에서는 콘택 물질로서 사용하기 어려운 실정이다. 이에, 실리콘 에피층을 이용한 랜딩 플러그 형성에 대한 연구가 활발히 진행되고 있다.
이러한 실리콘 에피층은 실리콘 재질의 반도체 기판 상에 게이트를 형성한 후, 상기 게이트를 포함한 반도체 기판 상에 산화막 재질의 절연막을 형성한 다음, 상기 게이트들 사이의 콘택 영역 부분이 노출되도록 상기 절연막을 제거하여 성장시킨다.
한편, 반도체 소자의 고집적화됨에 따라 상기 실리콘 에피층을 셀 영역 및 주변 영역에 모두 적용하게 되었으며, 상기 절연막의 제거시 상기 셀 영역 및 주변 영역의 게이트들을 보호하기 위해 상기 셀 영역 및 주변 영역의 절연막을 따로 제거하게 되었다.
그런데, 상기 주변 영역의 절연막 제거시 습식 식각 속도가 빠른 BOE 용액을 이용하기 때문에, 상기 BOE 용액이 마스크에 가려진 셀 영역 부분에 쉽게 침투하여 상기 셀 영역 부분의 절연막의 원하지 않는 손실이 발생하게 된다. 그래서, 신뢰성 및 제조 수율이 저하하게 된다.
본 발명은 셀 영역의 절연막 손실을 방지하여 반도체 소자의 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역의 경계에 가드링 게이트를 형성하는 단계와, 상기 반도체 기판 상에 상기 게이트 및 가드링 게이트를 덮도록 절연막을 형성하는 단계와, 상기 절연막 상에 상기 가드링 게이트 상부 영역을 포함하여 상기 셀 영역을 가리는 제1 마스크 패턴을 형성하는 단계와, 상기 제1 마스크 패턴에 의해 노출된 상기 가드링 게이트 상부의 절연막이 제거되도록 1차 식각하는 단계와, 상기 제1 마스크 패턴을 제거하는 단계와, 상기 셀 영역의 절연막 및 가드링 게이트 상에 제2 마스크 패턴을 형성하는 단계와, 상기 제2 마스크 패턴에 의해 노출된 상기 주변 영역의 절연막 부분을 2차 식각하는 단계 및 상기 제2 마스크 패턴을 제거하는 단계를 포함한다.
상기 절연막은 산화막을 포함한다.
상기 절연막의 1차 및 2차 식각은 습식 딥 아웃 공정으로 수행한다.
상기 습식 딥 아웃 공정은 BOE 용액 및 HF 용액을 사용하여 수행한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역의 경계에 가드링 게이트를 형성하는 단계와, 상기 반도체 기판 상에 상기 게이트 및 가드링 게이트를 덮도록 절연막을 형성하는 단계와, 상기 절연막을 상기 게이트 및 가드링 게이트가 노출될 때까지 CMP하는 단계와, 상기 CMP된 절연막과 상기 노출된 게이트 및 가드링 게이트 상에 상기 가드링 게이트 상부 영역을 포함하여 상기 셀 영역을 가리는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴에 의해 노출된 주변 영역의 절연막을 제거하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
상기 절연막은 산화막을 포함한다.
상기 절연막의 제거는 습식 딥 아웃 공정으로 수행한다.
상기 습식 딥 아웃 공정은 BOE 용액 및 HF 용액을 사용하여 수행한다.
본 발명은 실리콘 에피층을 성장시키기 위해 주변 영역의 절연막을 제거하는 습식 딥 아웃 공정시, 셀 영역과 주변 영역의 경계에 형성된 가드링 게이트 상에 마스크 패턴을 형성함으로써, 상기 주변 영역의 절연막 제거시 사용되는 BOE 용액이 상기 마스크 패턴 및 가드링 게이트에 의해 상기 셀 영역으로 침투되는 것을 억제할 수 있으며, 이를 통해, 상기 셀 영역의 절연막의 원하지 않는 손실을 방지할 수 있다.
따라서, 본 발명은 상기 셀 영역의 절연막 손실을 방지하여 반도체 소자의 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
일 견지에서, 도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체 기판(100)의 각 영역 상에 게이트(102a)를 형성함과 동시에 상기 셀 영역(C)과 주변 영역(P)의 경계에 가드링 게이트(Guard ring gate, 102b)를 형성한다. 상기 게이트(102a) 및 가드링 게이트(102b)는 게이트 절연막, 게이트 도전막 및 하드마스크막이 적층된 구조를 포함한다. 여기서, 상기 가드링 게이트(102b)는 셀 영역 및 주변 영역의 경계에 배치되어 상기 셀 영역과 주변 영역의 절연막을 제거하는 후속 공정시 각 영역을 보호하는 역할을 할 뿐 소자 특성에는 관여하지 않는다.
이어서, 상기 반도체 기판(100) 상에 상기 게이트(102a) 및 가드링 게이트(102b)를 덮도록 산화막으로 이루어진 절연막(104)을 형성한다.
도 1b를 참조하면, 상기 절연막(104) 상에 상기 가드링 게이트(102b) 상부 영역을 포함하여 상기 셀 영역(C)을 가리는 제1 마스크 패턴(106)을 형성한다. 상기 제1 마스크 패턴(106)은 포토 레지스트(Photo resist)를 포함한다.
도 1c를 참조하면, 상기 제1 마스크 패턴(106)으로부터 노출된 상기 주변 영역(P)의 절연막(104) 부분 및 상기 가드링 게이트(102b) 상에 형성된 절연막(104) 부분을 1차 식각한다. 이때, 상기 절연막(104)의 1차 식각은 상기 주변 영역(P)의 절연막(104)이 모두 제거될 때까지 수행하지 않아도 무방하며, 상기 가드링 게이트(102b) 상에 형성된 절연막(104) 부분이 제거될 때까지 수행함이 바람직하다.
상기 1차 식각은 습식 딥 아웃(Wet Dip out) 공정으로 수행하며, 상기 습식 딥 아웃 공정은, 예컨대, 산화막의 식각률이 상대적으로 빠른 BOE(Buffered Oxide Etchant) 용액 및 HF 용액을 사용하여 수행한다.
도 1d를 참조하면, 상기 제1 마스크 패턴(106)을 제거한다.
도 1e를 참조하면, 상기 셀 영역(C)에 잔류된 절연막(104) 및 가드링 게이트(102b) 상에 제2 마스크 패턴(108)을 형성한다. 상기 제2 마스크 패턴(108)은 포토 레지스트를 포함한다.
도 1f를 참조하면, 상기 제2 마스크 패턴(108)으로부터 노출된 상기 주변 영역(P)의 상기 1차 제거후 잔류된 상기 절연막(104)을 2차 식각한다. 상기 2차 제거는 습식 딥 아웃 공정으로 수행하며, 상기 습식 딥 아웃 공정은, 예컨대, 산화막의 식각률이 상대적으로 빠른 BOE 용액 및 HF 용액을 사용하여 수행한다.
여기서, 본 발명의 일 실시예에서는 주변 영역의 절연막을 선택적으로 제거하기 위한 습식 딥 아웃 공정시, 주변 영역의 절연막 부분만 노출될 뿐 상기 셀 영역의 절연막 부분 및 가드링 게이트를 가리는 마스크 패턴을 형성함으로써, 상기 셀 영역의 절연막으로 BOE 용액 및 HF 용액과 같은 습식 식각 용액이 침투되는 것을 방지할 수 있다. 이를 통해, 상기 셀 영역의 절연막의 원하지 않는 손실을 방지할 수 있다.
도 1g를 참조하면, 상기 제2 마스크 패턴(108)을 제거한다.
다른 견지에서, 도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체 기판(200)의 각 영역 상에 게이트(202a)를 형성함과 아울러, 상기 셀 영역(C)과 주변 영역(P)의 경계에 가드링 게이트(202b)를 형성한다. 상기 게이트(202a) 및 가드링 게이 트(202b)는 게이트 절연막, 게이트 도전막 및 하드마스크막이 적층된 구조를 포함한다. 여기서, 상기 가드링 게이트(202b)는 셀 영역 및 주변 영역의 경계에 배치되어 상기 셀 영역과 주변 영역의 절연막을 제거하는 후속 공정시 각 영역을 보호하는 역할을 할 뿐 소자 특성에는 관여하지 않는다.
이어서, 상기 반도체 기판(200) 상에 상기 게이트(202a) 및 가드링 게이트(202b)를 덮도록 산화막으로 이루어진 절연막(204)을 형성한다.
도 2b를 참조하면, 상기 절연막(204)을 상기 게이트(202a) 및 가드링 게이트(202b)가 노출될 때까지 CMP(Chemical mechanical polishing) 공정을 수행하여 평탄화한다. 이 결과, 상기 게이트(202a) 및 가드링 게이트(202b)들 사이를 채우는 절연막(204)이 형성된다.
도 2c를 참조하면, 상기 CMP된 절연막(204)과 상기 노출된 게이트(202a) 및 가드링 게이트(202b) 상에 상기 가드링 게이트(202b) 상부 영역을 포함하여 상기 셀 영역(C)을 가리는 마스크 패턴(206)을 형성한다. 상기 마스크 패턴(206)은 포토 레지스트를 포함한다.
도 2d를 참조하면, 상기 마스크 패턴(206)에 의해 노출된 상기 주변 영역(P)의 절연막(204)을 제거한다. 상기 노출된 주변 영역(P)의 절연막(204)의 제거는 습식 딥 아웃 공정으로 수행하며, 상기 습식 딥 아웃 공정은, 예컨대, 산화막의 식각률이 상대적으로 빠른 BOE 용액 및 HF 용액을 사용하여 수행한다.
도 2e를 참조하면, 상기 마스크 패턴을 제거한다.
여기서, 본 발명의 다른 실시예에서는 주변 영역의 절연막을 선택적으로 제 거하기 위한 습식 딥 아웃 공정을 수행하기 전에 셀 영역 및 주변 영역의 절연막을 평탄화 시킨 후, 주변 영역의 절연막 부분만 노출될 뿐 상기 셀 영역의 절연막 부분 및 가드링 게이트를 가리는 마스크 패턴을 형성함으로써, 상기 셀 영역의 절연막으로 BOE 용액 및 HF 용액과 같은 습식 식각 용액이 침투되는 것을 방지할 수 있다. 이를 통해, 상기 셀 영역의 절연막의 원하지 않는 손실을 방지할 수 있다.
도 1g를 참조하면, 상기 제2 마스크 패턴(108)을 제거한다.
이후, 도시하지 않았지만 후속 SEG 공정을 통해 랜딩 플러그를 형성하기 위한 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 완성한다.
전술한 바와 같이, 본 발명은 실리콘 에피층을 성장시키기 위해 주변 영역의 절연막을 제거하는 습식 딥 아웃 공정시, 상기 주변 영역의 절연막 부분만 노출시키고 상기 셀 영역의 절연막 부분 및 가드링 게이트를 가리는 마스크 패턴을 형성하거나, 또는, CMP 공정을 이용하여 상기 절연막을 평탄화시킨 다음 주변 영역의 절연막 부분만 노출하고 상기 셀 영역의 절연막 부분 및 가드링 게이트를 가리는 마스크 패턴을 형성함으로써, 상기 주변 영역의 절연막 제거시 사용되는 BOE 용액이 상기 마스크 패턴 및 가드링 게이트에 의해 상기 셀 영역으로 침투되는 것을 억제할 수 있으며, 이를 통해, 상기 셀 영역의 절연막의 원하지 않는 손실을 방지할 수 있다.
따라서, 본 발명은 상기 셀 영역의 원하지 않는 절연막 손실을 방지하여 반도체 소자의 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a 내지 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
C : 셀 영역 P : 주변 영역
100, 200 : 반도체 기판 102a, 202a : 게이트
102b, 202b : 가드링 게이트 104, 204 : 절연막
106, 108, 206 : 마스크 패턴

Claims (8)

  1. 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역의 경계에 가드링 게이트를 형성하는 단계;
    상기 반도체 기판 상에 상기 게이트 및 가드링 게이트를 덮도록 절연막을 형성하는 단계;
    상기 절연막 상에 상기 가드링 게이트 상부 영역을 포함하여 상기 셀 영역을 가리는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴에 의해 노출된 상기 가드링 게이트 상부의 절연막이 제거되도록 1차 식각하는 단계;
    상기 제1 마스크 패턴을 제거하는 단계;
    상기 셀 영역의 절연막 및 가드링 게이트 상에 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴에 의해 노출된 상기 주변 영역의 절연막 부분을 2차 식각하는 단계; 및
    상기 제2 마스크 패턴을 제거하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방 법.
  3. 제 1 항에 있어서,
    상기 절연막의 1차 및 2차 식각은 습식 딥 아웃 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 습식 딥 아웃 공정은 BOE 용액 및 HF 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역의 경계에 가드링 게이트를 형성하는 단계;
    상기 반도체 기판 상에 상기 게이트 및 가드링 게이트를 덮도록 절연막을 형성하는 단계;
    상기 절연막을 상기 게이트 및 가드링 게이트가 노출될 때까지 CMP하는 단계;
    상기 CMP된 절연막과 상기 노출된 게이트 및 가드링 게이트 상에 상기 가드링 게이트 상부 영역을 포함하여 상기 셀 영역을 가리는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 주변 영역의 절연막을 제거하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 절연막의 제거는 습식 딥 아웃 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 습식 딥 아웃 공정은 BOE 용액 및 HF 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR1020080103742A KR20100044556A (ko) 2008-10-22 2008-10-22 반도체 소자의 제조방법

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