JPH05145046A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05145046A JPH05145046A JP3305185A JP30518591A JPH05145046A JP H05145046 A JPH05145046 A JP H05145046A JP 3305185 A JP3305185 A JP 3305185A JP 30518591 A JP30518591 A JP 30518591A JP H05145046 A JPH05145046 A JP H05145046A
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- semiconductor layer
- diffusion layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 この発明は、メモリセルの面積を縮小しやす
く、よりいっそうの高集積化が可能なＥＥＰＲＯＭを提
供しようとするものである。 【構成】 Ｐ型シリコン基板と、この基板内に形成され
たワ−ド線としてＮ型拡散層(12)、セルトランジスタの
ソ−スとしてのＮ型拡散層(17)およびセルトランジスタ
のドレインとしてのＮ型拡散層(28)と、拡散層(12)上か
ら拡散層(17)〜拡散層(28)相互間上にかけて形成された
浮遊ゲ−ト(16)と、拡散層(28)に接続されるビット線(3
2)と、から成るメモリセル(C )を具備する。このような
セル(C )を行列状に配置して、ビット線(32)を基板の上
方に設けられる導電膜で構成するとともに列方向に隣接
するセルで共通とし、ワ−ド線としての拡散層(12)を行
方向に隣接するセルで共通とし、セルトランジスタのソ
−スとしての拡散層(17)を行方向に隣接するセルで共通
としたことを特徴としている。
く、よりいっそうの高集積化が可能なＥＥＰＲＯＭを提
供しようとするものである。 【構成】 Ｐ型シリコン基板と、この基板内に形成され
たワ−ド線としてＮ型拡散層(12)、セルトランジスタの
ソ−スとしてのＮ型拡散層(17)およびセルトランジスタ
のドレインとしてのＮ型拡散層(28)と、拡散層(12)上か
ら拡散層(17)〜拡散層(28)相互間上にかけて形成された
浮遊ゲ−ト(16)と、拡散層(28)に接続されるビット線(3
2)と、から成るメモリセル(C )を具備する。このような
セル(C )を行列状に配置して、ビット線(32)を基板の上
方に設けられる導電膜で構成するとともに列方向に隣接
するセルで共通とし、ワ−ド線としての拡散層(12)を行
方向に隣接するセルで共通とし、セルトランジスタのソ
−スとしての拡散層(17)を行方向に隣接するセルで共通
としたことを特徴としている。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に係わり、特にワ−ド線を基板内に拡散層により形
成した所謂“１層ポリシリコン構造”のセルを具備した
電気的にデ−タを消去および書き込み可能な不揮発性半
導体記憶装置に関する。
装置に係わり、特にワ−ド線を基板内に拡散層により形
成した所謂“１層ポリシリコン構造”のセルを具備した
電気的にデ−タを消去および書き込み可能な不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】図３は、従来の“１層ポリシリコン構
造”のセルを具備した電気的にデ−タを消去および書き
込み可能な不揮発性半導体記憶装置（以下ＥＥＰＲＯＭ
と称す）のパタ−ン平面図である。図４は、図３中の４
−４線に沿う断面図である。
造”のセルを具備した電気的にデ−タを消去および書き
込み可能な不揮発性半導体記憶装置（以下ＥＥＰＲＯＭ
と称す）のパタ−ン平面図である。図４は、図３中の４
−４線に沿う断面図である。
【０００３】図３および図４に示すように、Ｐ型のシリ
コン基板１０内にはワ−ド線ＷＬとしてのＮ型の拡散層
１２が形成されている。拡散層１２の上にはゲ−ト酸化
膜１４が形成され、このゲ−ト酸化膜１４の上には、ポ
リシリコンで成る浮遊ゲ−ト１６が形成されている。こ
の浮遊ゲ−ト１６は、拡散層１２の上方からセルトラン
ジスタのソ−スとなるＮ型の拡散層１８と、そのドレイ
ンとなるＮ型の拡散層２０との間のチャネル２２の上方
にかけて形成されている。拡散層１８はアルミニウム合
金でなる接地線２４に電気的に接続されており、接地
（ＧＮＤ）されている。情報は、浮遊ゲ−トの帯電状態
により記憶され、浮遊ゲ−トの電位の状態により、チャ
ネル２２に反転層が形成されるか否かで決定される。例
えばチャネル２２に反転層が形成された場合には、拡散
層１８と拡散層２０とが電気的に接続され、拡散層２０
の電位が接地レベルとなる。この時、選択ゲ−ト（Ｓ
Ｇ）２６が“Ｈ”レベルとなると、拡散層２０とＮ型の
拡散層２８との間のチャネル３０に反転層が形成され、
拡散層２８も接地レベルとなる。この拡散層２８はアル
ミニウム合金でなるビット線（ＢＬ）３２に電気的に接
続されているので、結果、ビット線３２の電位が接地レ
ベルとなる。また、チャネル２２に反転層が形成されな
ければビット線３２の電位は変わらない。
コン基板１０内にはワ−ド線ＷＬとしてのＮ型の拡散層
１２が形成されている。拡散層１２の上にはゲ−ト酸化
膜１４が形成され、このゲ−ト酸化膜１４の上には、ポ
リシリコンで成る浮遊ゲ−ト１６が形成されている。こ
の浮遊ゲ−ト１６は、拡散層１２の上方からセルトラン
ジスタのソ−スとなるＮ型の拡散層１８と、そのドレイ
ンとなるＮ型の拡散層２０との間のチャネル２２の上方
にかけて形成されている。拡散層１８はアルミニウム合
金でなる接地線２４に電気的に接続されており、接地
（ＧＮＤ）されている。情報は、浮遊ゲ−トの帯電状態
により記憶され、浮遊ゲ−トの電位の状態により、チャ
ネル２２に反転層が形成されるか否かで決定される。例
えばチャネル２２に反転層が形成された場合には、拡散
層１８と拡散層２０とが電気的に接続され、拡散層２０
の電位が接地レベルとなる。この時、選択ゲ−ト（Ｓ
Ｇ）２６が“Ｈ”レベルとなると、拡散層２０とＮ型の
拡散層２８との間のチャネル３０に反転層が形成され、
拡散層２８も接地レベルとなる。この拡散層２８はアル
ミニウム合金でなるビット線（ＢＬ）３２に電気的に接
続されているので、結果、ビット線３２の電位が接地レ
ベルとなる。また、チャネル２２に反転層が形成されな
ければビット線３２の電位は変わらない。
【０００４】なお、参照符号３４は、ワ−ド線としての
拡散層１２とセルトランジスタ領域とを分離するフィ−
ルド酸化膜であり、参照符号３６は、浮遊ゲ−ト１６お
よび選択ゲ−ト２６等のポリシリコン層と、接地線２４
およびビット線３２等のアルミニウム合金層とを互いに
絶縁する層間絶縁膜である。また、参照符号３８は、拡
散層２０から浮遊ゲ−ト１６へ電子を注入するためのト
ンネル酸化膜である。接地線２４およびビット線３２の
上には、パッシベ−ション膜としてＰＳＧ膜４０、シリ
コン窒化膜４２が順次形成されている。
拡散層１２とセルトランジスタ領域とを分離するフィ−
ルド酸化膜であり、参照符号３６は、浮遊ゲ−ト１６お
よび選択ゲ−ト２６等のポリシリコン層と、接地線２４
およびビット線３２等のアルミニウム合金層とを互いに
絶縁する層間絶縁膜である。また、参照符号３８は、拡
散層２０から浮遊ゲ−ト１６へ電子を注入するためのト
ンネル酸化膜である。接地線２４およびビット線３２の
上には、パッシベ−ション膜としてＰＳＧ膜４０、シリ
コン窒化膜４２が順次形成されている。
【０００５】このような１層ポリシリコン構造のＥＥＰ
ＲＯＭにおいては、特に図３に示されるように、一つの
メモリセル領域Ｃの上に、列（カラム）方向に延びる接
地線２４、およびビット線３２の２本のアルミニウム合
金配線が形成される。このため、行（ロウ）方向におい
て、メモリセルを縮小しにくくなっており、その集積度
の向上が妨げられている。
ＲＯＭにおいては、特に図３に示されるように、一つの
メモリセル領域Ｃの上に、列（カラム）方向に延びる接
地線２４、およびビット線３２の２本のアルミニウム合
金配線が形成される。このため、行（ロウ）方向におい
て、メモリセルを縮小しにくくなっており、その集積度
の向上が妨げられている。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置は、メモリセルの上に接地線２
４、およびビット線３２の２本のアルミニウム合金配線
を形成するため、メモリセルの面積を縮小しにくく、そ
の高集積化が妨げられている。
不揮発性半導体記憶装置は、メモリセルの上に接地線２
４、およびビット線３２の２本のアルミニウム合金配線
を形成するため、メモリセルの面積を縮小しにくく、そ
の高集積化が妨げられている。
【０００７】この発明は上記のような点に鑑みてなされ
たもので、その目的は、メモリセルの面積を縮小しやす
く、よりいっそうの高集積化が可能な不揮発性半導体記
憶装置を提供することにある。
たもので、その目的は、メモリセルの面積を縮小しやす
く、よりいっそうの高集積化が可能な不揮発性半導体記
憶装置を提供することにある。
【０００８】
【課題を解決するための手段】この発明に係わる不揮発
性半導体記憶装置は、第１導電型の半導体基板と、この
基板内に形成されたワ−ド線としての第２導電型の第１
の半導体層と、前記基板内に形成されたセルトランジス
タの電流通路の一端としての第２導電型の第２の半導体
層と、前記基板内に形成されたセルトランジスタの電流
通路の他端としての第２導電型の第３の半導体層と、前
記基板と絶縁されるとともに前記第１の半導体層上から
前記第２、第３の半導体層相互間上にかけて形成され、
前記第１の半導体層の電位を容量結合により、前記第
２、第３の半導体層相互間における前記基板に伝える浮
遊ゲ−トと、前記セルトランジスタの電流通路の他端と
しての第３の半導体層に電気的に接続されるビット線
と、から成るメモリセルを具備する。このようなメモリ
セルを行列状に配置して、前記ビット線を前記基板の上
方に設けられる導電膜で構成するとともに列方向に隣接
する前記メモリセルで共通とし、前記ワ−ド線としての
第１の半導体層を行方向に隣接する前記メモリセルで共
通とし、前記セルトランジスタの電流通路の一端として
の第２の半導体層を行方向に隣接する前記メモリセルで
共通としたことを特徴としている。
性半導体記憶装置は、第１導電型の半導体基板と、この
基板内に形成されたワ−ド線としての第２導電型の第１
の半導体層と、前記基板内に形成されたセルトランジス
タの電流通路の一端としての第２導電型の第２の半導体
層と、前記基板内に形成されたセルトランジスタの電流
通路の他端としての第２導電型の第３の半導体層と、前
記基板と絶縁されるとともに前記第１の半導体層上から
前記第２、第３の半導体層相互間上にかけて形成され、
前記第１の半導体層の電位を容量結合により、前記第
２、第３の半導体層相互間における前記基板に伝える浮
遊ゲ−トと、前記セルトランジスタの電流通路の他端と
しての第３の半導体層に電気的に接続されるビット線
と、から成るメモリセルを具備する。このようなメモリ
セルを行列状に配置して、前記ビット線を前記基板の上
方に設けられる導電膜で構成するとともに列方向に隣接
する前記メモリセルで共通とし、前記ワ−ド線としての
第１の半導体層を行方向に隣接する前記メモリセルで共
通とし、前記セルトランジスタの電流通路の一端として
の第２の半導体層を行方向に隣接する前記メモリセルで
共通としたことを特徴としている。
【０００９】
【作用】上記のような不揮発性半導体記憶装置にあって
は、特にセルトランジスタの電流通路の一端としての第
２の半導体層を行方向に隣接する前記メモリセルで共通
としたことにより、メモリセルの上から、従来、基板情
報に設けられる導電膜で構成されていた接地線を除くこ
とが可能となる。よって、メモリセルの上には、ビット
線のみが形成されるようになり、メモリセルの面積を縮
小し易くなる。そして、特に行方向において、その集積
度が高められるようになる。
は、特にセルトランジスタの電流通路の一端としての第
２の半導体層を行方向に隣接する前記メモリセルで共通
としたことにより、メモリセルの上から、従来、基板情
報に設けられる導電膜で構成されていた接地線を除くこ
とが可能となる。よって、メモリセルの上には、ビット
線のみが形成されるようになり、メモリセルの面積を縮
小し易くなる。そして、特に行方向において、その集積
度が高められるようになる。
【００１０】また、第２の半導体層と所定の電位とのコ
ンタクトを、メモリセルが形成される領域外に設けれ
ば、メモリセルが形成される領域において、コンタクト
数を減少でき、メモリセルを微細化し易くなる。
ンタクトを、メモリセルが形成される領域外に設けれ
ば、メモリセルが形成される領域において、コンタクト
数を減少でき、メモリセルを微細化し易くなる。
【００１１】また、前記所定の電位はメモリセルが形成
される領域外に設けた導電膜でなる配線に供給するよう
にして、この配線と前記第２の半導体層とのコンタクト
をメモリセルが形成される領域外に設けることが、実際
上好ましい。この時、配線とビット線とをともに列方向
に直線状に配設すれば、１層の導電膜で配線とビット線
とを得ることができ、その製造が簡単になる。
される領域外に設けた導電膜でなる配線に供給するよう
にして、この配線と前記第２の半導体層とのコンタクト
をメモリセルが形成される領域外に設けることが、実際
上好ましい。この時、配線とビット線とをともに列方向
に直線状に配設すれば、１層の導電膜で配線とビット線
とを得ることができ、その製造が簡単になる。
【００１２】また、第２の半導体層は、素子分離領域下
に形成された第２導電型の第４の半導体層により行方向
に隣接する前記メモリセルを接続して共通としても、上
述した作用と同様にメモリセルの上から接地線を除くこ
とができ、メモリセルの面積を縮小し易くなる。
に形成された第２導電型の第４の半導体層により行方向
に隣接する前記メモリセルを接続して共通としても、上
述した作用と同様にメモリセルの上から接地線を除くこ
とができ、メモリセルの面積を縮小し易くなる。
【００１３】
【実施例】以下、図面を参照して、この発明を一実施例
により説明する。
により説明する。
【００１４】図１は、この発明の一実施例に係わる“１
層ポリシリコン構造”のセルを具備したＥＥＰＲＯＭの
パタ−ン平面図である。図２は、図１中の２−２線に沿
う断面図である。
層ポリシリコン構造”のセルを具備したＥＥＰＲＯＭの
パタ−ン平面図である。図２は、図１中の２−２線に沿
う断面図である。
【００１５】図１および図２に示すように、Ｐ型のシリ
コン基板１０内にはワ−ド線ＷＬとしてのＮ型の拡散層
１２が形成されている。拡散層１２の上にはゲ−ト酸化
膜１４が形成され、このゲ−ト酸化膜１４の上には、ポ
リシリコンで成る浮遊ゲ−ト１６が形成されている。こ
の浮遊ゲ−ト１６は、拡散層１２の上方からセルトラン
ジスタのソ−スとなるＮ型の拡散層１７と、そのドレイ
ンとなるＮ型の拡散層２０との間のチャネル２２の上方
にかけて形成されている。拡散層１７は、図１中の矢印
Ａに示されるメモリセルアレイ内において、行（ロウ）
方向に隣接するセルＣでそれぞれ共通とされている。拡
散層１７は、メモリセルアレイ外で、アルミニウム合金
でなる接地線２３に、例えばコンタクト孔２５を介して
電気的にコンタクトされており、接地（ＧＮＤ）されて
いる。情報は、浮遊ゲ−トの帯電状態により記憶され、
浮遊ゲ−トの電位の状態により、チャネル２２に反転層
が形成されるか否かで決定される。例えばチャネル２２
に反転層が形成された場合には、拡散層１７と拡散層２
０とが電気的に接続され、拡散層２０の電位が接地レベ
ルとなる。この時、選択ゲ−ト（ＳＧ）２６が“Ｈ”レ
ベルとなると、拡散層２０とＮ型の拡散層２８との間の
チャネル３０に反転層が形成され、拡散層２８も接地レ
ベルとなる。この拡散層２８はアルミニウム合金でなる
ビット線（ＢＬ）３２に電気的に接続されているので、
結果、ビット線３２の電位が接地レベルとなる。また、
チャネル２２に反転層が形成されなければビット線３２
の電位は変わらない。
コン基板１０内にはワ−ド線ＷＬとしてのＮ型の拡散層
１２が形成されている。拡散層１２の上にはゲ−ト酸化
膜１４が形成され、このゲ−ト酸化膜１４の上には、ポ
リシリコンで成る浮遊ゲ−ト１６が形成されている。こ
の浮遊ゲ−ト１６は、拡散層１２の上方からセルトラン
ジスタのソ−スとなるＮ型の拡散層１７と、そのドレイ
ンとなるＮ型の拡散層２０との間のチャネル２２の上方
にかけて形成されている。拡散層１７は、図１中の矢印
Ａに示されるメモリセルアレイ内において、行（ロウ）
方向に隣接するセルＣでそれぞれ共通とされている。拡
散層１７は、メモリセルアレイ外で、アルミニウム合金
でなる接地線２３に、例えばコンタクト孔２５を介して
電気的にコンタクトされており、接地（ＧＮＤ）されて
いる。情報は、浮遊ゲ−トの帯電状態により記憶され、
浮遊ゲ−トの電位の状態により、チャネル２２に反転層
が形成されるか否かで決定される。例えばチャネル２２
に反転層が形成された場合には、拡散層１７と拡散層２
０とが電気的に接続され、拡散層２０の電位が接地レベ
ルとなる。この時、選択ゲ−ト（ＳＧ）２６が“Ｈ”レ
ベルとなると、拡散層２０とＮ型の拡散層２８との間の
チャネル３０に反転層が形成され、拡散層２８も接地レ
ベルとなる。この拡散層２８はアルミニウム合金でなる
ビット線（ＢＬ）３２に電気的に接続されているので、
結果、ビット線３２の電位が接地レベルとなる。また、
チャネル２２に反転層が形成されなければビット線３２
の電位は変わらない。
【００１６】なお、参照符号３４は、ワ−ド線としての
拡散層１２とセルトランジスタ（素子）領域とを分離す
るフィ−ルド酸化膜であり、参照符号３６は、浮遊ゲ−
ト１６および選択ゲ−ト２６等のポリシリコン層と、接
地線２３およびビット線３２等のアルミニウム合金層と
を互いに絶縁する層間絶縁膜である。また、参照符号３
８は、拡散層２０から浮遊ゲ−ト１６へ電子を注入する
ためのトンネル酸化膜である。接地線２３およびビット
線３２の上には、パッシベ−ション膜としてＰＳＧ膜４
０、シリコン窒化膜４２が順次形成されている。
拡散層１２とセルトランジスタ（素子）領域とを分離す
るフィ−ルド酸化膜であり、参照符号３６は、浮遊ゲ−
ト１６および選択ゲ−ト２６等のポリシリコン層と、接
地線２３およびビット線３２等のアルミニウム合金層と
を互いに絶縁する層間絶縁膜である。また、参照符号３
８は、拡散層２０から浮遊ゲ−ト１６へ電子を注入する
ためのトンネル酸化膜である。接地線２３およびビット
線３２の上には、パッシベ−ション膜としてＰＳＧ膜４
０、シリコン窒化膜４２が順次形成されている。
【００１７】上記構成のＥＥＰＲＯＭであると、特に図
１に示されるように、セルトランジスタのソ−スとなる
拡散層１７を行（ロウ）方向に隣接するセルで共通とし
たことにより、一つのメモリセルＣの上にはビット線３
２が列（カラム）方向に１本のみ形成されるだけで済む
ようになる。よって、従来、ビット線、接地線の２本の
配線で制約されていたセルの面積が、ビット線１本のみ
の制約で済み、セルの面積を縮小し易くなる。図１およ
び図２に示すＥＥＰＲＯＭでは、列（カラム）方向に延
びる配線の数が減少するので、行（ロウ）方向のセル間
隔をつめることができ、結果、特に行（ロウ）方向にお
いて、セルの集積度を高めることができる。
１に示されるように、セルトランジスタのソ−スとなる
拡散層１７を行（ロウ）方向に隣接するセルで共通とし
たことにより、一つのメモリセルＣの上にはビット線３
２が列（カラム）方向に１本のみ形成されるだけで済む
ようになる。よって、従来、ビット線、接地線の２本の
配線で制約されていたセルの面積が、ビット線１本のみ
の制約で済み、セルの面積を縮小し易くなる。図１およ
び図２に示すＥＥＰＲＯＭでは、列（カラム）方向に延
びる配線の数が減少するので、行（ロウ）方向のセル間
隔をつめることができ、結果、特に行（ロウ）方向にお
いて、セルの集積度を高めることができる。
【００１８】さらに、上記ＥＥＰＲＯＭでは、セルアレ
イ内に接地線を形成する必要もないので、セルアレイ内
でビット線３２を直線状に加工することも可能であり、
従来、接地線配置の関係でビット線が屈曲していた点を
も改善できる。この点からも、セルの集積度が向上す
る。
イ内に接地線を形成する必要もないので、セルアレイ内
でビット線３２を直線状に加工することも可能であり、
従来、接地線配置の関係でビット線が屈曲していた点を
も改善できる。この点からも、セルの集積度が向上す
る。
【００１９】また、拡散層１７に電気的に接続される接
地線２３をセルアレイ外に形成することにより、セルア
レイ内に形成する配線をビット線３２だけとすることも
できる。そして、拡散層１７に所定の電位を与えるコン
タクト２５を、セルアレイ外に設ければ、セルアレイ内
でのコンタクト数を減らすこともできるので、セルの微
細化を行い易い。さらに、接地線２３をビット線３２と
平行するように形成すれば、１層だけのアルミニウム合
金配線で、接地線２３とビット線３２とを得ることもで
きる。
地線２３をセルアレイ外に形成することにより、セルア
レイ内に形成する配線をビット線３２だけとすることも
できる。そして、拡散層１７に所定の電位を与えるコン
タクト２５を、セルアレイ外に設ければ、セルアレイ内
でのコンタクト数を減らすこともできるので、セルの微
細化を行い易い。さらに、接地線２３をビット線３２と
平行するように形成すれば、１層だけのアルミニウム合
金配線で、接地線２３とビット線３２とを得ることもで
きる。
【００２０】以上、この発明を一実施例により説明した
が、この発明は、上記構成の他、その主旨を逸脱しない
範囲で種々の変形が可能である。例えば、上記一実施例
では拡散層１７をフィ−ルド酸化膜３４で画定される素
子領域により設けている。これを、ソ−ス領域を各セル
毎にフィ−ルド酸化膜３４で画定し、フィ−ルド酸化膜
３４の下にＮ型の拡散層を形成して行（ロウ）方向に隣
接するセルの拡散層１７を互いに接続するようにしても
良い。また、上記一実施例では、選択ゲ−トを設けてい
るが、この選択ゲ−トは必ずしも設ける必要はない。そ
の他、種々の変形が可能であることはもちろんである。
が、この発明は、上記構成の他、その主旨を逸脱しない
範囲で種々の変形が可能である。例えば、上記一実施例
では拡散層１７をフィ−ルド酸化膜３４で画定される素
子領域により設けている。これを、ソ−ス領域を各セル
毎にフィ−ルド酸化膜３４で画定し、フィ−ルド酸化膜
３４の下にＮ型の拡散層を形成して行（ロウ）方向に隣
接するセルの拡散層１７を互いに接続するようにしても
良い。また、上記一実施例では、選択ゲ−トを設けてい
るが、この選択ゲ−トは必ずしも設ける必要はない。そ
の他、種々の変形が可能であることはもちろんである。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルの面積を縮小しやすく、よりいっそうの
高集積化が可能な不揮発性半導体記憶装置を提供でき
る。
ば、メモリセルの面積を縮小しやすく、よりいっそうの
高集積化が可能な不揮発性半導体記憶装置を提供でき
る。
【図１】図１はこの発明の一実施例に係わる不揮発性半
導体記憶装置のパタ−ン平面図である。
導体記憶装置のパタ−ン平面図である。
【図２】図２は図１中の２−２線に沿う断面図である。
【図３】図３は従来の不揮発性半導体記憶装置のパタ−
ン平面図である。
ン平面図である。
【図４】図４は図３中の４−４線に沿う断面図である。
１０…Ｐ型シリコン基板、１２…Ｎ型拡散層（ワ−ド
線）、１４…ゲ−ト酸化膜、１６…浮遊ゲ−ト、１７，
１８…Ｎ型拡散層（ソ−ス）、２０…Ｎ型拡散層、２２
…チャネル、２３，２４…接地線、２５…コンタクト
孔、２６…選択ゲ−ト、２８…Ｎ型拡散層、３０…チャ
ネル、３２…ビット線、３４…フィ−ルド酸化膜。
線）、１４…ゲ−ト酸化膜、１６…浮遊ゲ−ト、１７，
１８…Ｎ型拡散層（ソ−ス）、２０…Ｎ型拡散層、２２
…チャネル、２３，２４…接地線、２５…コンタクト
孔、２６…選択ゲ−ト、２８…Ｎ型拡散層、３０…チャ
ネル、３２…ビット線、３４…フィ−ルド酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、この基板内
に形成されたワ−ド線としての第２導電型の第１の半導
体層と、前記基板内に形成されたセルトランジスタの電
流通路の一端としての第２導電型の第２の半導体層と、
前記基板内に形成されたセルトランジスタの電流通路の
他端としての第２導電型の第３の半導体層と、前記基板
と絶縁されるとともに前記第１の半導体層上から前記第
２、第３の半導体層相互間上にかけて形成され、前記第
１の半導体層の電位を容量結合により、前記第２、第３
の半導体層相互間における前記基板に伝える浮遊ゲ−ト
と、前記セルトランジスタの電流通路の他端としての第
３の半導体層に電気的に接続されるビット線と、から成
るメモリセルを具備し、 前記メモリセルを行列状に配置し、前記ビット線を前記
基板の上方に設けられる導電膜で構成するとともに列方
向に隣接するメモリセルで共通とし、前記ワ−ド線とし
ての第１の半導体層を行方向に隣接する前記メモリセル
で共通とし、前記セルトランジスタの電流通路の一端と
して第２の半導体層を行方向に隣接する前記メモリセル
で共通としたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 前記第２の半導体層と所定の電位とのコ
ンタクトが前記メモリセルが形成される領域外に設けら
れていることを特徴とする請求項１に記載の不揮発性半
導体記憶装置。 - 【請求項３】 前記所定の電位は、前記メモリセルが形
成される領域外に設けられた導電膜でなる配線に供給さ
れ、この配線と前記第２の半導体層とのコンタクトが前
記メモリセルが形成される領域外に設けられていること
を特徴とする請求項２に記載の不揮発性半導体記憶装
置。 - 【請求項４】 前記ビット線および前記配線はともに列
方向に直線状に配設されていることを特徴とする請求項
３に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第２の半導体層は、素子分離領域下
に形成された第２導電型の第４の半導体層により行方向
に隣接する前記メモリセルを接続して共通としたことを
特徴とする請求項１に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305185A JPH05145046A (ja) | 1991-11-21 | 1991-11-21 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305185A JPH05145046A (ja) | 1991-11-21 | 1991-11-21 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145046A true JPH05145046A (ja) | 1993-06-11 |
Family
ID=17942080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305185A Pending JPH05145046A (ja) | 1991-11-21 | 1991-11-21 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001492A1 (de) * | 1999-06-28 | 2001-01-04 | Infineon Technologies Ag | Halbleiter-speicherzellenpaar |
| JP2007335718A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| US7696577B2 (en) | 2007-04-12 | 2010-04-13 | Hynix Semiconductor Inc. | Memory cell array in a semiconductor memory device with select lines formed in a U-like shape |
-
1991
- 1991-11-21 JP JP3305185A patent/JPH05145046A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001492A1 (de) * | 1999-06-28 | 2001-01-04 | Infineon Technologies Ag | Halbleiter-speicherzellenpaar |
| JP2007335718A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| US7696577B2 (en) | 2007-04-12 | 2010-04-13 | Hynix Semiconductor Inc. | Memory cell array in a semiconductor memory device with select lines formed in a U-like shape |
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