WO2001001492A1

WO2001001492A1 - Halbleiter-speicherzellenpaar

Info

Publication number: WO2001001492A1
Application number: PCT/DE2000/001760
Authority: WO
Inventors: Peter Wawer; Oliver Springmann; Konrad Wolf; Olaf Heitzsch; Kai Huckels; Reinhold Rennekamp; Mayk Röhrich; Elard Stein Von Kamienski; Christoph Kutter; Christoph Ludwig
Original assignee: Infineon Technologies Ag
Priority date: 1999-06-28
Filing date: 2000-05-30
Publication date: 2001-01-04
Also published as: DE19929619C2; DE19929619A1

Abstract

Die Erfindung betrifft ein Halbleiter-Speicherzellenpaar mit verringertem Flächenbedarf, wobei jedes Halbleiter-Speicherzellenpaar eine gemeinsame Auswahltransistor-Wortleitung (WLAT) und eine erste und zweite Wortleitung (WL1, WL2) aufweist. Bitleitungen (BL1, BL2) sind mit einem aktiven Bereich (AA) verbunden, der an sich mit den Wortleitungen überlappenden Bereichen Auswahltransistorbereiche (AT1, AT2), Zelltransistorbereiche (ZT1, ZT2) und Tunnelfensterbereiche (TF1, TF2) ausbildet. Durch die im wesentliche ringförmige Struktur des aktiven Bereiches (AA) ergibt sich eine wesentliche Flächenersparnis.

Description

Beschreibung

Halbleiter-Speicherzellenpaar

Die vorliegende Erfindung bezieht sich auf ein Halbleiter- Speicherzellenpaar und insbesondere auf eine EEPROM-Speicher- zelle mit reduziertem Flächenbedarf.

Halbleiter-Speicherzellen gewinnen in hochintegrierten Schal- tungen zunehmend an Bedeutung, da sie beispielsweise in Chipkarten veränderbare Daten über einen langen Zeitraum und ohne Verwendung einer Spannungsversorgung speichern können.

Je nach Art der verwendeten Halbleiter-Speicherzellen unter- scheidet man insbesondere bei nichtflüchtigen Halbleiter- Speicherzellen zwischen EEPROMs, EPROMs und FLASH-EPROM-Spei- chern.

Gemäß Figur 5 bestehen Halbleiterspeicher vorzugsweise aus einer Vielzahl von matrixförmig angeordneten Halbleiter- Speicherzellen SZ(x;y), die über Wort- und Bitleitungen angesteuert werden. In Figur 5 bezeichnen die Bezugszeichen BL(1) bis BL(3) jeweilige Bitleitungen zum zeilenweisen Ansteuern von Halbleiter-Speicherzellen. Die Bezugszeichen WL(1) bis WL(3) bezeichnen Wortleitungen zum spaltenförmigen Ansteuern der matrixförmig angeordneten Halbleiter-Speicherzellen. Mit SZ(1;1) ist hierbei eine Halbleiter-Speicherzelle bezeichnet, die sich an einem Schnittpunkt der Wortleitung WL(1) und der Bitleitung BL(1) befindet. Zur präzisen Ansteuerung der je- weiligen Halbleiter-Speicherzellen besitzt jede Wortleitung WL(1) bis WL(3) jeweils eine Auswahltransistor-Wortleitung WL(AT) und eine Zelltransistor-Wortleitung WL(ZT).

Figur 6 zeigt eine vergrößerte Darstellung eines Ersatz- Schaltbildes der Halbleiter-Speicherzelle SZ(1;1) gemäß Figur 5. Hierbei bezeichnet BL(1) wiederum eine Bitleitung, während WL(AT) eine Auswahltransistor-Wortleitung und WL(ZT) eine Zelltransistor-Wortleitung der Halbleiter-Speicherzelle SZ(1;1) bezeichnet. Zum Auswählen einer jeweiligen Halbleiter-Speicherzelle SZ(x;y) wird demzufolge ein entsprechender Auswahltransistor durchgeschaltet, wodurch der die eigentli- ehe Information speichernde Zelltransistor ausgelesen werden kann.

Figur 7 zeigt eine vereinfachte Darstellung zur Realisierung einer derartigen Speichervorrichtung, wobei zwei benachbarte Halbleiter-Speicherzellen SZ(1;1) und SZ(2;1) dargestellt sind. Gemäß Figur 7 bestehen die Halbleiter-Speicherzellen aus FLASH-EPROM-Speicherzellen mit separatem Tunnelfenster. Das Bezugszeichen AA bezeichnet hierbei einen aktiven Bereich, der in einem Halbleitersubstrat ausgebildet ist und als Bitleitung für eine jeweilige Halbleiter-Speicherzelle dient .

Mit dem Bezugszeichen WLAT ist eine Schichtenfolge bezeichnet, die vorzugsweise aus einer Isolierschicht und einer elektrisch leitenden Steuerschicht besteht und die Auswahltransistor-Wortleitung darstellt. An den sich überlappenden Bereichen der Auswahltransistor-Wortleitung WLAT und der jeweiligen aktiven Bereiche AA werden demzufolge Auswahltransistoren ATI und AT2 der jeweiligen Halbleiter-Speicherzellen SZ(1;1) und SZ(2;1) ausgebildet.

Das Bezugszeichen WLZT bezeichnet eine Zelltransistor- Wortleitung, die beispielsweise aus einer Schichtenfolge mit einer Isolierschicht, einer darüberliegenden Speicherschicht, einer dielektrischen Schicht und einer Steuerschicht besteht. An den sich überlappenden Bereichen der Zelltransistor- Wortleitung WLZT und der jeweiligen aktiven Bereiche AA bilden sich in jeder Halbleiter-Speicherzelle ein Zell- Transistorbereich ZT1, ZT2 und ein Tunnelfensterbereich TF1, TF2 aus. Die Tunnelfensterbereiche TF1 und TF2 sind hierbei von den Zell-Transistorbereichen ZT1 und ZT2 beabstandet, wodurch sich eine selbstjustierende Ausbildung eines Tunneige- biets mittels Ionenimplantation und/oder Schaffung einer anderen Oxiddicke (zusätzlich zur Implantation) realisieren läßt.

Die Tunnelfensterbereiche TF1 und TF2 dienen hierbei dem Programmieren/Löschen der jeweiligen Halbleiter-Speicherzellen mittels beispielsweise Injektion heißer Ladungsträger und/ oder Fowler-Nordhei -Tunneln. Die derart eingebrachten Ladungsträger werden in der Speicherschicht der Zelltransistor- Wortleitung WLZT gehalten, wodurch sich das Schaltverhalten des jeweiligen Zelltransistors verändert.

Insbesondere bei Halbleiter-Speicherzellen mit separatem Tunnelfenster läßt sich mit der in Figur 7 dargestellten Struk- tur eine gewisse Flächenersparnis erzielen. Hierbei wird jedoch eine Verringerung eines Kopplungsfaktors zwischen Steuerschicht und Speicherschicht in Kauf genommen. Ferner muß zu einer benachbarten Halbleiter-Speicherzelle zu Isolations- zwecken ein ausreichender Abstand eingehalten werden, weshalb sich für eine Höhe H und eine Breite B einer jeweiligen Halbleiter-Speicherzelle relativ große Werte ergeben.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiter-Speicherzellenpaar zu schaffen, das einen verringerten Flächenbedarf und einen verbesserten Kopplungsfaktor aufweist .

Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Patentanspruchs 1 gelöst.

Insbesondere durch die Verwendung einer im wesentlichen ringförmigen Struktur für den aktiven Bereich erhält man ein Layout für ein Halbleiter-Speicherzellenpaar, das einen außerordentlich geringen Flächenbedarf und einen sehr guten Kopp- lungsfaktor aufweist. Vorzugsweise sind die Wortleitungen für den Auswahltransistor und den Zelltransistor im wesentlichen streifenformig ausgebildet, wodurch sich eine besonders einfache Herstellung bzw. Strukturierung ergibt. Die Wortleitungen für die Zelltransistoren können hierbei den ringförmigen aktiven Bereich im wesentlichen tangential überlappen, wodurch sich insbesondere bei Verwendung einer rechteckigen oder quadratischen Ringstruktur ein besonders einfaches Layout für das Halbleiter- Speicherzellenpaar ergibt.

Vorzugsweise wird unterhalb der Wortleitungen für die Zelltransistoren bzw. Tunnelfensterbereiche eine Grabenschicht im Halbleitersubstrat ausgebildet, wodurch sich eine verbesserte Isolation bei verringertem Platzbedarf ergibt. Zur weiteren Verbesserung der Isolation bzw. zur Verringerung des Platzbedarfs kann unterhalb einer derartigen Grabenschicht an der Grenze zwischen zwei benachbarten Halbleiter-Speicherzellenpaaren ein hochdotiertes Gebiet durch Implantation im Halbleitersubstrat ausgebildet werden.

In den Unteranspruchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand von Ausfuhrungsbeispie- len unter Bezugnahme auf die Zeichnung naher beschrieben.

Es zeigen:

Figur 1 eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem ersten Ausfuhrungsbeispiel;

Figur 2 eine schematische Schnittansicht des Halbleiter- Speicherzellenpaares gemäß Figur 1 entlang eines Schnitts A-A\- Figur 3 eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem zweiten Ausführungsbeispiel;

Figur 4 eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem dritten Ausführungsbeispiel;

Figur 5 eine vereinfachte Darstellung einer Speicherzellen- anordnung gemäß dem Stand der Technik;

Figur 6 eine vergrößerte Darstellung eines Ersatzschaltbildes einer in Figur 5 dargestellten Speicherzelle; und

Figur 7 eine schematische Draufsicht eines Halbleiter-Spei- cherzellenpaares gemäß dem Stand der Technik.

Figur 1 zeigt eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem ersten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen in Figur 1 gleiche oder entsprechende Komponenten und/oder Schichten wie in Figur 7, weshalb nachfolgend auf eine detaillierte Beschreibung verzichtet wird.

Gemäß Figur 1 besitzt ein Halbleiter-Speicherzellenpaar jeweils eine erste Wortleitung WLl und eine zweite Wortleitung WL2, die im wesentlichen parallel zueinander in jeweiligen Randbereichen der Speicherzelle SZ(x;y) verlaufen. Zwischen der ersten Wortleitung WLl und der zweiten Wortleitung WL2 ist eine Auswahltransistor-Wortleitung WLAT ausgebildet, die beispielsweise aus einer elektrisch leitenden Steuerschicht und einer darunterliegenden Isolierschicht besteht. Mit dem Bezugszeichen AA ist ein aktiver Bereich des Halbleiter- Speicherzellenpaares SZ(x;y) bezeichnet, der im wesentlichen eine ringförmige Struktur aufweist. Gemäß Figur 1 besitzt der aktive Bereich AA eine im wesentlichen rechteckige Ringstruk- tur, er kann jedoch auch eine quadratische, kreisförmige, mehreckige oder sonstige Struktur aufweisen, die im wesentlichen ringförmig ist.

An den sich überlappenden Bereichen der Auswahltransistor- Wortleitung WLAT und des ringförmigen aktiven Bereichs AA bilden sich Auswahltransistoren ATI und AT2, die im wesentlichen Feldeffekttransistoren darstellen und über die Steuerschicht der Auswahltransistor-Wortleitung WLAT angesteuert werden. An gegenüberliegenden Kanten des ringförmigen aktiven Bereichs AA sind Kontaktanschlüsse S/D ausgebildet, die mit darüberliegenden Bitleitungen BL1 und BL2 in Verbindung stehen und als sogenannt Source-/Drainanschlüsse dienen. Die Bitleitungen BL1 und BL2 sind hierbei von der ersten und zweiten Wortleitung WLl, WL2 sowie der Auswahltransistor- Wortleitung WLAT elektrisch isoliert.

Die für ein Programmieren/Löschen des Halbleiter-Speicherzellenpaares notwendigen Spannungen werden später beschrie- ben. Es sei jedoch darauf hingewiesen, daß durch geeignete Wahl der entsprechenden Spannungen an den Wortleitungen die Speicherzellen selektiv gelesen bzw. programmiert werden können.

In Figur 1 befindet sich in der linken Bildhälfte die erste Speicherzelle und in der rechten Bildhälfte die zweite Speicherzelle des erfindungsgemäßen Halbleiter-Speicherzellenpaares. Genauer gesagt bildet gemäß Figur 1 ein Vorsprung der ersten Wortleitung WLl mit großer Fläche an einem den ringförmigen aktiven Bereich AA überlappenden Bereich einen Zelltransistorbereich ZT1 aus. In gleicher Weise bildet ein flächenmäßig reduzierter Vorsprung der ersten Wortleitung WLl den vom Zelltransistorbereich ZT1 beabstandeten Tunnelfensterbereich TFl aus. Vorzugsweise besitzt der Tunnelfenster- bereich TFl eine Isolierschicht mit geringerer Dicke als der Zelltransistorbereich ZT1, was in Figur 1 durch einen Tunneloxidbereich TOI schematisch dargestellt ist. Der Tunneloxid- bereich TOI bezeichnet hierbei einen Bereich beim Tunnelfensterbereich TFl der ersten Speicherzelle, in dem ein ausgebildetes Tunneloxid eine geringere Dicke aufweist als ein im Zelltransistorbereich ZT1 ausgebildetes Gateoxid.

Der ersten Speicherzelle punktsymmetrisch gegenüberliegend befindet sich im Halbleiter-Speicherzellenpaar eine zweite Speicherzelle mit einem zweiten Zelltransistorbereich ZT2 sowie einem zweiten Tunnelfensterbereich TF2 und dazugehörigem zweiten Tunneloxidbereich T02. Mit FGO sind Floating-Gate- Öffnungen bezeichnet, die eine in der ersten und zweiten Wortleitung WLl und WL2 vorhandene Floating-Gate-Schicht bzw. Speicherschicht unterbrechen, damit die einzelnen Halbleiter- Speicherzellenpaare voneinander getrennt sind. Ferner befin- det sich unterhalb der jeweiligen ersten bis n-ten Wortleitung WLl bis WLn jeweils eine isolierende Grabenschicht, die die einzelnen Halbleiter-Speicherzellenpaare voneinander trennt .

Figur 2 zeigt eine schematische Schnittansicht des Halbleiter-Speicherzellenpaares gemäß Figur 1 entlang eines Schnitts A-A ^Λ . Gleiche Bezugszeichen bezeichnen gleiche oder entsprechende Komponenten bzw. Schichten wie in Figur 1, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.

Gemäß Figur 2 besteht die erste und zweite Wortleitung WLl und WL2 aus einer Schichtenfolge mit einer Steuerschicht CG, einer dielektrischen Schicht DS, einer Floating-Gate-Schicht und einer isolierenden Schicht, die im Zelltransistorbereich ZT2 ein dickes Gateoxid GO und im Tunnelfensterbereich TFl eine dünne Tunneloxidschicht TO aufweist. Vorzugsweise besteht die Steuerschicht CG und die Floating-Gate-Schicht FG aus Poly-Silizium, es kann jedoch auch ein anderes leitendes bzw. ladungsspeicherndes Material verwendet werden. Für die dielektrische Schicht DS wird vorzugsweise eine ONO (Oxid/Nitrid/Oxid) -Schichtenfolge verwendet. Es kann jedoch auch ein anderes Material mit entsprechenden Eigenschaften zum Vermei- den von Leckströmen und ausreichenden Isoliereigenschaften verwendet werden. Für das Gateoxid GO und das Tunneloxid TO wird vorzugsweise thermisch ausgebildetes Siliziumdioxid verwendet, wobei das Tunneloxid TO im Tunnelfensterbereich TFl vorzugsweise eine Oxiddicke von 8,5 Nanometern aufweist. Zur Realisierung eines Tunneleffekts im Tunnelfensterbereich TFl befindet sich im aktiven Bereich AA unterhalb des Tunneloxids TO ein Tunnelgebiet TG, das beispielsweise mittels eines selbstjustierenden Implantationsprozesses unter Verwendung des Tunnelfenstervorsprungs als Maske ausgebildet werden kann. Dadurch kann das erfindungsgemäße Halbleiter- Speicherzellenpaar besonders einfach und gleichzeitig in Kombination mit FLASH-Speicherzellen ausgebildet werden.

Zum Ausbilden des ringförmigen aktiven Bereichs AA wird vorzugsweise ein STI-Prozeß (shallow trench isolation) verwendet, bei dem die ringförmige Struktur des aktiven Bereichs AA zunächst aus einem Halbleitersubstrat 1 herausgeätzt und anschließend beispielsweise Siliziumdioxid als Isolator ganz- flächig abgeschieden wird. Nach dem Abscheiden des Siθ₂ wird der Halbleiterwafer planarisiert, wodurch die Oberflächen der aktiven Bereiche AA wieder freigelegt werden und die in Figur 2 dargestellte isolierende Struktur ausgebildet wird. Die für den STI-Prozeß verwendeten Ätzmittel bzw. Parameter werden nachfolgend nicht näher beschrieben, da es sich bei dem STI- Prozeß um ein Verfahren gemäß dem Stand der Technik handelt.

Zwischen der ersten Wortleitung WLl und der zweiten Wortleitung WL2 bzw. dem dazugehörigen Tunnelfensterbereich TFl und dem Zelltransistorbereich ZT2 befindet sich die Auswahltransistor-Wortleitung WLAT, die beispielsweise aus der gleichen Schichtenfolge wie die erste und zweite Wortleitung WLl und WL2 besteht, wobei jedoch vorzugsweise die Steuerschicht CG und die Floating-Gate-Schicht FG miteinander kurzgeschlossen sind. 4-J 1 P 1 1 1 ro 1 4-1 1 x: Φ Φ c £

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jeweiligen Tunnelfensterbereich TF. Ein guter, d.h. hoher, Kopplungsfaktor bewirkt hierbei, daß ein Einschreiben/Loschen von Ladungen in die Speicherschicht bzw. Floating-Gate- Schicht FG mit relativ kleinen Spannungen erfolgen kann.

Aufgrund des großen Flachenunterschieds zwischen dem jeweiligen Tunnelfensterbereich TFl bzw. TF2 zur übrigen Flache der ersten und zweiten Wortleitungen WLl und WL2 ergibt sich somit ein sehr guter Kopplungsfaktor, weshalb die Speicherzellen des Halbleiter-Speicherzellenpaares mit sehr geringen

Spannungen angesteuert werden können. Dies ist insbesondere bei Verwendung in batteriebetriebenen Geraten wie z. B. Handys, Palm-Geraten u.s.w. von Bedeutung.

Figur 3 zeigt eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem zweiten Ausfuhrungsbeispiel. Gleiche Bezugszeichen bezeichnen gleiche oder ahnliche Komponenten oder Schichten wie in Figuren 1 oder 2, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.

Gemäß Figur 3 besitzt der ringförmige aktive Bereich AA eine im wesentlichen quadratische Form, wobei die erste Wortleitung WLl und die zweite Wortleitung WL2 im wesentlichen tan- gential zum aktiven Bereich ausgebildet sind. Zur Realisie- rung der Tunnelfensterbereiche TFl und TF2 besitzt die erste und zweite Wortleitung WLl und WL2 jeweils flachenmaßig kleine Vorsprunge, die einen Teil des ringförmigen aktiven Bereichs AA überlappen. Andererseits besitzt die erste und zweite Wortleitung WLl und WL2 einen flachenmaßig vergroßer- ten Vorsprung zum Ausbilden eines Zelltransistorbereichs ZT1 und ZT2, wobei der Zelltransistorbereich ZT1 und ZT2 den aktiven Bereich AA an den Ecken bis fast zur Mitte überlappt. Auf diese Weise ergibt sich im Zelltransistorbereich ZT1 und ZT2 ein Zelltransistor mit verbesserten Stromtreibereigen- Schäften, wodurch sich die Betriebsspannungen für das Halbleiter-Speicherzellenpaar weiter verbessern. In Figur 3 wurde auf die Darstellung der weitere Bereiche wie z. B. der Floa- ting-Gate-Offnung FGO und der Tunneloxidbereiche TOI und T02 verzichtet, um die Übersichtlichkeit der Darstellung zu verbessern. Wesentlich ist jedoch die in Figur 3 dargestellte abgewinkelte Struktur der Auswahltransistor-Wortleitung WLAT, die im Zentrum des ringförmigen aktiven Bereichs AA einen

Knick aufweist, wodurch sich der Flachenbedarf für das Halbleiter-Speicherzellenpaar weiter verringert. Gemäß Figur 3 erhält man somit ein Halbleiter-Speicherzellenpaar mit weiter verringertem Flachenbedarf und verbesserten elektrischen Ei- genschaften.

Figur 4 zeigt eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem dritten Ausfuhrungsbeispiel, wobei die im wesentlichen ringförmige Struktur des aktiven Bereichs AA U-formige Ausbuchtungen aufweist. Gleiche Bezugszeichen bezeichnen gleiche oder ähnliche Komponenten und Schichten wie in den Figuren 1 bis 3, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.

Im Gegensatz zu den Figuren 1 und 3 besitzt die aktive

Schicht AA gemäß Figur 4 eine im wesentlichen ringförmige Struktur, wobei an den sich gegenüberliegenden Ecken U-formige Schleifen ausgebildet sind. Auf diese Weise ergibt sich eine besonders einfache Struktur für die erste und zweite Wortleitung WLl und WL2, die im wesentlichen streifenformig ist und lediglich einen einzigen Vorsprung pro Halbleiter- Speicherzellenpaar aufweist. Der Vorsprung der ersten und zweiten Wortleitung WLl und WL2 ist hierbei derart ausgebildet, daß er die U-formige Schleife des ringförmigen aktiven Bereichs AA zweimal überlappt. Auf diese Weise kann mit einem Vorsprung sowohl der Zelltransistorbereich ZT1 bzw. ZT2 als auch der Tunnelfensterbereich TFl bzw. TF2 ausgebildet werden. Die Herstellung der Masken für die entsprechenden ersten und zweiten Wortleitungen WLl und WL2 wird dadurch weiter er- leichtert, wodurch sich die Herstellungskosten verringern. Vorzugsweise kann sich gemäß Figur 4 der Vorsprung verjüngen, wodurch in einem Tunnelfensterbereich TFl, TF2 eine geringere Dicke vorherrscht als in einem Zelltransistorbereich ZT1, ZT2. Auf diese Weise können die elektrischen Eigenschaften des Halbleiter-Speicherzellenpaares individuell angepaßt werden.

Nachfolgend werden die Programmier-/Löschbedingungen zum Beschreiben/Löschen im erfindungsgemäßen Halbleiter-Speicher- zellenpaar beschrieben.

Zum Programmieren der ersten Speicherzelle, d. h. der linken Speicherzelle des Halbleiter-Speicherzellenpaares SZ(x;y) gemäß Figur 1 wird die Auswahltransistor-Wortleitung WLAT bei- spielsweise auf ein Potential von 2,5 V gelegt. Die erste

Bitleitung BLl besitzt hierbei ein Potential von 0 V, während die zweite Bitleitung BL2 ein Potential von 4 V aufweist. Die erste Wortleitung WLl besitzt hierbei ein Potential von -9 V, während die zweite Wortleitung WL2 ein Potential von 0 V be- sitzt oder leicht negativ ist.

Zum Programmieren der zweiten Speicherzelle, d. h. der rechten Speicherzelle im Halbleiter-Speicherzellenpaar wird die Auswahltransistor-Wortleitung WLAT wiederum auf 2,5 V gelegt, während nunmehr die erste Bitleitung BLl auf eine Spannung von 4 V und die zweite Bitleitung BL2 auf Masse gelegt wird. Die Spannung der ersten Wortleitung WLl besitzt nunmehr Masse- oder ein leicht negatives Potential, während die Spannung der zweiten Wortleitung WL2 auf -9 V liegt.

Zum Löschen der zweiten bzw. rechten Speicherzelle im Halbleiter-Speicherzellenpaar SZ(x;y) werden die Potentiale der Auswahltransistor-Wortleitung WLAT, der ersten Wortleitung WLl, der ersten Bitleitung BLl und der zweiten Bitleitung BL2 jeweils auf 0 V gelegt, während die zweite Wortleitung WL2 ein Potential von 17 V aufweist. In gleicher Weise wird zum Löschen der ersten bzw. linken Speicherzelle des Halbleiter-Speicherzellenpaares gemäß Figur 1 an die Auswahltransistor-Wortleitung WLAT, die erste Bitleitung BLl, die zweite Bitleitung BL2 und die zweite Wort- leitung WL2 Massepotential angelegt, während die erste Wortleitung WLl ein Potential von 17 V aufweist.

Zum Lesen der ersten bzw. linken Speicherzelle des Halbleiter-Speicherzellenpaares SZ(x;y) liegt das Potential der Aus- wahltransistor-Wortleitung WLAT auf 2,5 V, während die erste Bitleitung BLl auf 0 V und die zweite Bitleitung BL2 auf 1 V liegt. Die erste Wortleitung WLl besitzt ein Potential von 2,5 V und die zweite Wortleitung WL2 ein leicht negatives Potential oder sie liegt auf Masse.

Andererseits wird zum Lesen der zweiten bzw. rechten Speicherzelle das Potential der Auswahltransistor-Wortleitung WLAT sowie der zweiten Wortleitung WL2 auf 2,5 V gelegt und die erste Bitleitung BLl auf ein Potential von 1 V. Die Bit- leitung BL2 liegt auf Masse und die erste Wortleitung WLl besitzt ein leicht negatives Potential oder befindet sich ebenfalls auf Massepotential.

Auf diese Weise kann auch bei ringförmiger Anordnung des ak- tiven Bereichs AA unter Verwendung einer gemeinsamen Auswahltransistor-Wortleitung WLAT für zwei Speicherzellen ein Lesen bzw. Programmieren/Loschen durchgeführt werden.

Die vorstehende Erfindung wurde anhand einer EEPROM-Speicher- zelle mit separatem Tunnelfenster beschrieben, ist jedoch nicht darauf beschränkt, sondern umfaßt vielmehr alle weiteren Halbleiter-Speicherzellenpaare, bei denen sich eine Flächenersparnis durch eine ringförmige Struktur eines aktiven Bereichs ergibt. Insbesondere besteht die Schichtenfolge der Wortleitungen aus einer isolierenden Schicht, einer Floating- Gate-Schicht, einer dielektrischen Schicht und einer Steuerschicht, wobei jedoch auch weitere Schichtenfolgen zum Aus- bilden von nichtflüchtigen Halbleiter-Speicherzellenpaaren wie z. B. SONOX verwendet werden können.

Gemäß der vorstehenden Beschreibung besitzt die Oxiddicke der Isolierschicht im Zelltransistorbereich eine größere Dicke als im Tunnelfensterbereich, weshalb sich ein relativ schlechter Lesestrom ergibt. Vorteilhaft ist hierbei jedoch, daß das Tunneln aufgrund von Injektion heißer Ladungsträger und/oder Fowler-Nordheim-Tunneln ausschließlich im Tunnelfen- sterbereich stattfindet. Andererseits kann jedoch die Isolierschicht im Tunnelfensterbereich und im Zelltransistorbereich gleich dick sein, wodurch sich die Stromtreiberfähigkeit des Halbleiter-Speicherzellenpaares in den jeweiligen Zelltransistorbereichen verbessert.

Die vorliegende Erfindung wurde anhand einer rechteckigen, einer quadratischen, und einer quadratischen Struktur mit U- förmigen Schleifen beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren Strukturen, bei denen der aktive Bereich im wesentlichen ringförmig ausgebildet ist und dadurch eine Verringerung des Flächenbedarfs ermöglicht .

Claims

Patentansprüche

1. Halbleiter-Speicherzellenpaar mit einem in einem Halbleitersubstrat (1) ausgebildeten aktiven Bereich (AA) ; und einer an einer Oberflache des Halbleitersubstrats ausgebildeten Schichtenfolge mit zumindest einer Isolierschicht und einer Steuerschicht (CG) zum Ausbilden einer ersten Wortleitung (WLl) , einer zweiten Wortleitung (WL2) und einer Auswahl- Wortleitung (WLAT) , wobei sich überlappende Bereiche des aktiven Bereiches (AA) und der ersten, zweiten sowie Auswahl- Wortleitung jeweils Speicher-Transistorbereiche und Auswahl- Transistorbereiche (ATI, AT2) ausbilden, d a d u r c h g e k e n n z e i c h n e t, daß der aktive Bereich (AA) m wesentlichen ringförmig ausgebildet ist.

2. Halbleiter-Speicherzellenpaar nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Wort- leitungen (WLl, WL2, WLAT) im wesentlichen streifenformig ausgebildet sind.

3. Halbleiter-Speicherzellenpaar nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die erste und zweite Wortleitung (WLl, WL2 ) den ringförmigen aktiven Bereich (AA) im wesentlichen berührend überlappen.

4. Halbleiter-Speicherzellenpaar nach einem der Patentansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß die Aus- wahl-Wortleitung (WLAT) den ringförmigen aktiven Bereich (AA) im wesentlichen schneidend überlappt.

5. Halbleiter-Speicherzellenpaar nach einem der Patentan- Spruche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß unterhalb der Wortleitungen (WLl, WL2, WL3) eine isolierende Grenz- Grabenschicht (G-STI) im Halbleitersubstrat (1) ausgebildet ist .

6. Halbleiter-Speicherzellenpaar nach einem der Patentansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß unterhalb der Wortleitungen (WLl, WL2, WL3) und/oder Grenz- Grabenschicht (G-STI) ein hochdotiertes Gebiet (IG) ausgebil¬

7. Halbleiter-Speicherzellenpaar nach einem der Patentansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die Spei- chertransistorbereiche im wesentlichen punktsymmetrisch im aktiven Bereich (AA) ausgebildet sind.

8. Halbleiter-Speicherzellenpaar nach einem der Patentansprüche 3 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die von den Wortleitungen (WLl, WL2) berührend überlappten Bereiche des ringförmigen aktiven Bereichs (AA) U-formig ausgebildet sind.

9. Halbleiter-Speicherzellenpaar nach einem der Patentansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß die Schich- tenfolge zum Ausbilden der ersten und zweiten Wortleitung (WLl, WL2) eine Speicherschicht (CG) und eine dielektrische Schicht (DS) aufweist.

10. Halbleiter-Speicherzellenpaar nach einem der Patentansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, daß die Spei- chertransistorbereiche jeweils einen Zelltransistorbereich (ZT1, ZT2) und einen separaten Tunnelfensterbereich (TFl, TF2) aufweisen.

11. Halbleiter-Speicherzellenpaar nach Patentanspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß eine Struktur der Wortleitungen für den separaten Tunnelfensterbereich eine geringere Fläche aufweist als eine Struktur für den Zelltransistorbereich (ZT1, ZT2) .

12. Halbleiter-Speicherzellenpaar nach Patentanspruch 10 oder 11, d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der Isolierschicht (TO) der Schichtenfolge im Tunnelfenster- bereich (TFl, TF2) geringer ist als die Dicke der Isolierschicht (GO) im Zelltransistorbereich (ZT1, ZT2) .