DE19929619A1 - Halbleiter-Speicherzellenpaar - Google Patents

Abstract

Die Erfindung betrifft ein Halbleiter-Speicherzellenpaar mit verringertem Flächenbedarf, wobei jedes Halbleiter-Speicherzellenpaar eine gemeinsame Auswahltransistor-Wortleitung (WLAT) und eine erste und zweite Wortleitung (WL1, WL2) aufweist. Bitleitungen (BL1, BL2) sind mit einem aktiven Bereich (AA) verbunden, der an sich mit den Wortleitungen überlappenden Bereichen Auswahltransistorbereiche (AT1, AT2), Zelltransistorbereiche (ZT1, ZT2) und Tunnelfensterbereiche (TF1, TF2) ausbildet. Durch die im wesentlichen ringförmige Struktur des aktiven Bereiches (AA) ergibt sich eine wesentliche Flächenersparnis.

Description

Die vorliegende Erfindung bezieht sich auf ein Halbleiter- Speicherzellenpaar und insbesondere auf eine EEPROM-Speicher­ zelle mit reduziertem Flächenbedarf.

Halbleiter-Speicherzellen gewinnen in hochintegrierten Schal­ tungen zunehmend an Bedeutung, da sie beispielsweise in Chip­ karten veränderbare Daten über einen langen Zeitraum und ohne Verwendung einer Spannungsversorgung speichern können.

Je nach Art der verwendeten Halbleiter-Speicherzellen unter­ scheidet man insbesondere bei nichtflüchtigen Halbleiter- Speicherzellen zwischen EEPROMs, EPROMs und FLASH-EPROM-Spei­ chern.

Gemäß Fig. 5 bestehen Halbleiterspeicher vorzugsweise aus einer Vielzahl von matrixförmig angeordneten Halbleiter- Speicherzellen SZ(x; y), die über Wort- und Bitleitungen ange­ steuert werden. In Fig. 5 bezeichnen die Bezugszeichen BL(1) bis BL(3) jeweilige Bitleitungen zum zeilenweisen Ansteuern von Halbleiter-Speicherzellen. Die Bezugszeichen WL(1) bis WL(3) bezeichnen Wortleitungen zum spaltenförmigen Ansteuern der matrixförmig angeordneten Halbleiter-Speicherzellen. Mit SZ(1; 1) ist hierbei eine Halbleiter-Speicherzelle bezeichnet, die sich an einem Schnittpunkt der Wortleitung WL(1) und der Bitleitung BL(1) befindet. Zur präzisen Ansteuerung der je­ weiligen Halbleiter-Speicherzellen besitzt jede Wortleitung WL(1) bis WL(3) jeweils eine Auswahltransistor-Wortleitung WL(AT) und eine Zelltransistor-Wortleitung WL(ZT).

Fig. 6 zeigt eine vergrößerte Darstellung eines Ersatz­ schaltbildes der Halbleiter-Speicherzelle SZ(1; 1) gemäß Fig. 5. Hierbei bezeichnet BL(1) wiederum eine Bitleitung, während WL(AT) eine Auswahltransistor-Wortleitung und WL(ZT) eine Zelltransistor-Wortleitung der Halbleiter-Speicherzelle SZ(1; 1) bezeichnet. Zum Auswählen einer jeweiligen Halblei­ ter-Speicherzelle SZ(x; y) wird demzufolge ein entsprechender Auswahltransistor durchgeschaltet, wodurch der die eigentli­ che Information speichernde Zelltransistor ausgelesen werden kann.

Fig. 7 zeigt eine vereinfachte Darstellung zur Realisierung einer derartigen Speichervorrichtung, wobei zwei benachbarte Halbleiter-Speicherzellen SZ(1; 1) und SZ(2; 1) dargestellt sind. Gemäß Fig. 7 bestehen die Halbleiter-Speicherzellen aus FLASH-EPROM-Speicherzellen mit separatem Tunnelfenster. Das Bezugszeichen AA bezeichnet hierbei einen aktiven Be­ reich, der in einem Halbleitersubstrat ausgebildet ist und als Bitleitung für eine jeweilige Halbleiter-Speicherzelle dient.

Mit dem Bezugszeichen WLAT ist eine Schichtenfolge bezeich­ net, die vorzugsweise aus einer Isolierschicht und einer elektrisch leitenden Steuerschicht besteht und die Auswahl­ transistor-Wortleitung darstellt. An den sich überlappenden Bereichen der Auswahltransistor-Wortleitung WLAT und der je­ weiligen aktiven Bereiche AA werden demzufolge Auswahltransi­ storen AT1 und AT2 der jeweiligen Halbleiter-Speicherzellen SZ(1; 1) und SZ(2; 1) ausgebildet.

Das Bezugszeichen WLZT bezeichnet eine Zelltransistor- Wortleitung, die beispielsweise aus einer Schichtenfolge mit einer Isolierschicht, einer darüberliegenden Speicherschicht, einer dielektrischen Schicht und einer Steuerschicht besteht. An den sich überlappenden Bereichen der Zelltransistor- Wortleitung WLZT und der jeweiligen aktiven Bereiche AA bil­ den sich in jeder Halbleiter-Speicherzelle ein Zell- Transistorbereich ZT1, ZT2 und ein Tunnelfensterbereich TF1, TF2 aus. Die Tunnelfensterbereiche TF1 und TF2 sind hierbei von den Zell-Transistorbereichen ZT1 und ZT2 beabstandet, wo­ durch sich eine selbstjustierende Ausbildung eines Tunnelge­ biets mittels Ionenimplantation und/oder Schaffung einer an­ deren Oxiddicke (zusätzlich zur Implantation) realisieren läßt.

Die Tunnelfensterbereiche TF1 und TF2 dienen hierbei dem Pro­ grammieren/Löschen der jeweiligen Halbleiter-Speicherzellen mittels beispielsweise Injektion heißer Ladungsträger und/ oder Fowler-Nordheim-Tunneln. Die derart eingebrachten La­ dungsträger werden in der Speicherschicht der Zelltransistor- Wortleitung WLZT gehalten, wodurch sich das Schaltverhalten des jeweiligen Zelltransistors verändert.

Insbesondere bei Halbleiter-Speicherzellen mit separatem Tun­ nelfenster läßt sich mit der in Fig. 7 dargestellten Struk­ tur eine gewisse Flächenersparnis erzielen. Hierbei wird je­ doch eine Verringerung eines Kopplungsfaktors zwischen Steu­ erschicht und Speicherschicht in Kauf genommen. Ferner muß zu einer benachbarten Halbleiter-Speicherzelle zu Isolations­ zwecken ein ausreichender Abstand eingehalten werden, weshalb sich für eine Höhe H und eine Breite B einer jeweiligen Halb­ leiter-Speicherzelle relativ große Werte ergeben.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Halblei­ ter-Speicherzellenpaar zu schaffen, das einen verringerten Flächenbedarf und einen verbesserten Kopplungsfaktor auf­ weist.

Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Pa­ tentanspruchs 1 gelöst.

Insbesondere durch die Verwendung einer im wesentlichen ring­ förmigen Struktur für den aktiven Bereich erhält man ein Lay­ out für ein Halbleiter-Speicherzellenpaar, das einen außeror­ dentlich geringen Flächenbedarf und einen sehr guten Kopp­ lungsfaktor aufweist.

Vorzugsweise sind die Wortleitungen für den Auswahltransistor und den Zelltransistor im wesentlichen streifenförmig ausge­ bildet, wodurch sich eine besonders einfache Herstellung bzw. Strukturierung ergibt. Die Wortleitungen für die Zelltransi­ storen können hierbei den ringförmigen aktiven Bereich im we­ sentlichen tangential überlappen, wodurch sich insbesondere bei Verwendung einer rechteckigen oder quadratischen Ring­ struktur ein besonders einfaches Layout für das Halbleiter- Speicherzellenpaar ergibt.

Vorzugsweise wird unterhalb der Wortleitungen für die Zell­ transistoren bzw. Tunnelfensterbereiche eine Grabenschicht im Halbleitersubstrat ausgebildet, wodurch sich eine verbesserte Isolation bei verringertem Platzbedarf ergibt. Zur weiteren Verbesserung der Isolation bzw. zur Verringerung des Platzbe­ darfs kann unterhalb einer derartigen Grabenschicht an der Grenze zwischen zwei benachbarten Halbleiter-Speicherzel­ lenpaaren ein hochdotiertes Gebiet durch Implantation im Halbleitersubstrat ausgebildet werden.

In den Unteransprüchen sind weitere vorteilhafte Ausgestal­ tungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen:

Fig. 1 eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem ersten Ausfüh­ rungsbeispiel;

Fig. 2 eine schematische Schnittansicht des Halbleiter- Speicherzellenpaares gemäß Fig. 1 entlang eines Schnitts A-A';

Fig. 3 eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem zweiten Ausfüh­ rungsbeispiel;

Fig. 4 eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem dritten Ausfüh­ rungsbeispiel;

Fig. 5 eine vereinfachte Darstellung einer Speicherzellen­ anordnung gemäß dem Stand der Technik;

Fig. 6 eine vergrößerte Darstellung eines Ersatzschaltbil­ des einer in Fig. 5 dargestellten Speicherzelle; und

Fig. 7 eine schematische Draufsicht eines Halbleiter-Spei­ cherzellenpaares gemäß dem Stand der Technik.

Fig. 1 zeigt eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem ersten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen in Fig. 1 gleiche oder ent­ sprechende Komponenten und/oder Schichten wie in Fig. 7, weshalb nachfolgend auf eine detaillierte Beschreibung ver­ zichtet wird.

Gemäß Fig. 1 besitzt ein Halbleiter-Speicherzellenpaar je­ weils eine erste Wortleitung WL1 und eine zweite Wortleitung WL2, die im wesentlichen parallel zueinander in jeweiligen Randbereichen der Speicherzelle SZ(x; y) verlaufen. Zwischen der ersten Wortleitung WL1 und der zweiten Wortleitung WL2 ist eine Auswahltransistor-Wortleitung WLAT ausgebildet, die beispielsweise aus einer elektrisch leitenden Steuerschicht und einer darunterliegenden Isolierschicht besteht. Mit dem Bezugszeichen AA ist ein aktiver Bereich des Halbleiter- Speicherzellenpaares SZ(x; y) bezeichnet, der im wesentlichen eine ringförmige Struktur aufweist. Gemäß Fig. 1 besitzt der aktive Bereich AA eine im wesentlichen rechteckige Ringstruk­ tur, er kann jedoch auch eine quadratische, kreisförmige, mehreckige oder sonstige Struktur aufweisen, die im wesentli­ chen ringförmig ist.

An den sich überlappenden Bereichen der Auswahltransistor- Wortleitung WLAT und des ringförmigen aktiven Bereichs AA bilden sich Auswahltransistoren AT1 und AT2, die im wesentli­ chen Feldeffekttransistoren darstellen und über die Steuer­ schicht der Auswahltransistor-Wortleitung WLAT angesteuert werden. An gegenüberliegenden Kanten des ringförmigen aktiven Bereichs AA sind Kontaktanschlüsse S/D ausgebildet, die mit darüberliegenden Bitleitungen BL1 und BL2 in Verbindung ste­ hen und als sogenannt Source-/Drainanschlüsse dienen. Die Bitleitungen BL1 und BL2 sind hierbei von der ersten und zweiten Wortleitung WL1, WL2 sowie der Auswahltransistor- Wortleitung WLAT elektrisch isoliert.

Die für ein Programmieren/Löschen des Halbleiter-Speicher­ zellenpaares notwendigen Spannungen werden später beschrie­ ben. Es sei jedoch darauf hingewiesen, daß durch geeignete Wahl der entsprechenden Spannungen an den Wortleitungen die Speicherzellen selektiv gelesen bzw. programmiert werden kön­ nen.

In Fig. 1 befindet sich in der linken Bildhälfte die erste Speicherzelle und in der rechten Bildhälfte die zweite Spei­ cherzelle des erfindungsgemäßen Halbleiter-Speicherzel­ lenpaares. Genauer gesagt bildet gemäß Fig. 1 ein Vorsprung der ersten Wortleitung WL1 mit großer Fläche an einem den ringförmigen aktiven Bereich AA überlappenden Bereich einen Zelltransistorbereich ZT1 aus. In gleicher Weise bildet ein flächenmäßig reduzierter Vorsprung der ersten Wortleitung WL1 den vom Zelltransistorbereich ZT1 beabstandeten Tunnelfen­ sterbereich TF1 aus. Vorzugsweise besitzt der Tunnelfenster­ bereich TF1 eine Isolierschicht mit geringerer Dicke als der Zelltransistorbereich ZT1, was in Fig. 1 durch einen Tunne­ loxidbereich TO1 schematisch dargestellt ist. Der Tunneloxid­ bereich TO1 bezeichnet hierbei einen Bereich beim Tunnelfen­ sterbereich TF1 der ersten Speicherzelle, in dem ein ausge­ bildetes Tunneloxid eine geringere Dicke aufweist als ein im Zelltransistorbereich ZT1 ausgebildetes Gateoxid.

Der ersten Speicherzelle punktsymmetrisch gegenüberliegend befindet sich im Halbleiter-Speicherzellenpaar eine zweite Speicherzelle mit einem zweiten Zelltransistorbereich ZT2 so­ wie einem zweiten Tunnelfensterbereich TF2 und dazugehörigem zweiten Tunneloxidbereich TO2. Mit FGO sind Floating-Gate- Öffnungen bezeichnet, die eine in der ersten und zweiten Wortleitung WL1 und WL2 vorhandene Floating-Gate-Schicht bzw. Speicherschicht unterbrechen, damit die einzelnen Halbleiter- Speicherzellenpaare voneinander getrennt sind. Ferner befin­ det sich unterhalb der jeweiligen ersten bis n-ten Wortlei­ tung WL1 bis WLn jeweils eine isolierende Grabenschicht, die die einzelnen Halbleiter-Speicherzellenpaare voneinander trennt.

Fig. 2 zeigt eine schematische Schnittansicht des Halblei­ ter-Speicherzellenpaares gemäß Fig. 1 entlang eines Schnitts A-A'. Gleiche Bezugszeichen bezeichnen gleiche oder entspre­ chende Komponenten bzw. Schichten wie in Fig. 1, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.

Gemäß Fig. 2 besteht die erste und zweite Wortleitung WL1 und WL2 aus einer Schichtenfolge mit einer Steuerschicht CG, einer dielektrischen Schicht DS, einer Floating-Gate-Schicht und einer isolierenden Schicht, die im Zelltransistorbereich ZT2 ein dickes Gateoxid GO und im Tunnelfensterbereich TF1 eine dünne Tunneloxidschicht TO aufweist. Vorzugsweise be­ steht die Steuerschicht CG und die Floating-Gate-Schicht FG aus Poly-Silizium, es kann jedoch auch ein anderes leitendes bzw. ladungsspeicherndes Material verwendet werden. Für die dielektrische Schicht DS wird vorzugsweise eine ONO(Oxid/Ni­ trid/Oxid)-Schichtenfolge verwendet. Es kann jedoch auch ein anderes Material mit entsprechenden Eigenschaften zum Vermei­ den von Leckströmen und ausreichenden Isoliereigenschaften verwendet werden. Für das Gateoxid GO und das Tunneloxid TO wird vorzugsweise thermisch ausgebildetes Siliziumdioxid ver­ wendet, wobei das Tunneloxid TO im Tunnelfensterbereich TF1 vorzugsweise eine Oxiddicke von 8,5 Nanometern aufweist. Zur Realisierung eines Tunneleffekts im Tunnelfensterbereich TF1 befindet sich im aktiven Bereich AA unterhalb des Tunneloxids TO ein Tunnelgebiet TG, das beispielsweise mittels eines selbstjustierenden Implantationsprozesses unter Verwendung des Tunnelfenstervorsprungs als Maske ausgebildet werden kann. Dadurch kann das erfindungsgemäße Halbleiter- Speicherzellenpaar besonders einfach und gleichzeitig in Kom­ bination mit FLASH-Speicherzellen ausgebildet werden.

Zum Ausbilden des ringförmigen aktiven Bereichs AA wird vor­ zugsweise ein STI-Prozeß (shallow trench isolation) verwen­ det, bei dem die ringförmige Struktur des aktiven Bereichs AA zunächst aus einem Halbleitersubstrat 1 herausgeätzt und an­ schließend beispielsweise Siliziumdioxid als Isolator ganz­ flächig abgeschieden wird. Nach dem Abscheiden des SiO₂ wird der Halbleiterwafer planarisiert, wodurch die Oberflächen der aktiven Bereiche AA wieder freigelegt werden und die in Fig. 2 dargestellte isolierende Struktur ausgebildet wird. Die für den STI-Prozeß verwendeten Ätzmittel bzw. Parameter werden nachfolgend nicht näher beschrieben, da es sich bei dem STI- Prozeß um ein Verfahren gemäß dem Stand der Technik handelt.

Zwischen der ersten Wortleitung WL1 und der zweiten Wortlei­ tung WL2 bzw. dem dazugehörigen Tunnelfensterbereich TF1 und dem Zelltransistorbereich ZT2 befindet sich die Auswahltran­ sistor-Wortleitung WLAT, die beispielsweise aus der gleichen Schichtenfolge wie die erste und zweite Wortleitung WL1 und WL2 besteht, wobei jedoch vorzugsweise die Steuerschicht CG und die Floating-Gate-Schicht FG miteinander kurzgeschlossen sind.

Am rechten Rand der Halbleiter-Speicherzelle gemäß Fig. 2 ist eine weitere Wortleitung WL3 einer benachbarten Halblei­ ter-Speicherzelle dargestellt. Die Wortleitung WL3 entspricht hierbei im wesentlichen der Wortleitung WL1 mit ihrem dazuge­ hörigen Zelltransistorbereich ZT1 und Tunnelfensterbereich TF1. Wesentlich ist jedoch die Tatsache, daß sich sowohl die Wortleitung WL2 als auch die Wortleitung WL3 vollständig über einer isolierenden Grenz-Grabenschicht G-STI befinden und so­ mit eng aneinandergrenzen. Genauer gesagt wird sowohl die Breite der ohnehin benötigten Wortleitung WL2 als auch der Wortleitung WL3 als isolierender Abstand zwischen den benach­ barten Halbleiter-Speicherzellenpaaren verwendet, wobei eine optimale Integrationsdichte für die einzelnen Halbleiter- Speicherzellenpaare erreicht wird.

Zur Verbesserung der isolierenden Eigenschaften zwischen den jeweiligen Halbleiter-Speicherzellenpaaren SZ(x; y) kann dar­ über hinaus unterhalb der isolierenden Grenz-Grabenschicht G- STI bzw. unterhalb der benachbarten Wortleitungen WL2 und WL3 mittels selbstjustierender Ionenimplantation ein stark do­ tiertes Implantationsgebiet IG im Halbleitersubstrat 1 ausge­ bildet werden, wodurch ein sogenannter "punch-through"-Effekt zuverlässig verhindert wird. Aufgrund dieses zusätzlichen Im­ plantationsgebiets IG kann die Strukturbreite weiter verrin­ gert werden, wodurch sich der Flächenbedarf für das Halblei­ ter-Speicherzellenpaar weiter verringert. Da die erfindungs­ gemäßen Halbleiter-Speicherzellenpaare mehrere Millionen mal in einem einzelnen Speicher-Chip vorkommen können ergibt sich neben der enormen Flächenersparnis darüber hinaus eine Ver­ ringerung der Herstellungskosten pro Speicher-Chip sowie eine Erhöhung der Ausbeute.

Ferner verbessert sich der sogenannte Kopplungsfaktor für die EEPROM-Speicherzellen. Unter dem Kopplungsfaktor versteht man hierbei ein Verhältnis der Kapazität zwischen der Steuer­ schicht CG und der Speicherschicht FG zu der Kapazität zwi­ schen der Speicherschicht FG und dem Tunnelgebiet TG in einem jeweiligen Tunnelfensterbereich TF. Ein guter, d. h. hoher, Kopplungsfaktor bewirkt hierbei, daß ein Einschreiben/Löschen von Ladungen in die Speicherschicht bzw. Floating-Gate- Schicht FG mit relativ kleinen Spannungen erfolgen kann.

Aufgrund des großen Flächenunterschieds zwischen dem jeweili­ gen Tunnelfensterbereich TF1 bzw. TF2 zur übrigen Fläche der ersten und zweiten Wortleitungen WL1 und WL2 ergibt sich so­ mit ein sehr guter Kopplungsfaktor, weshalb die Speicherzel­ len des Halbleiter-Speicherzellenpaares mit sehr geringen Spannungen angesteuert werden können. Dies ist insbesondere bei Verwendung in batteriebetriebenen Geräten wie z. B. Han­ dys, Palm-Geräten u. s. w. von Bedeutung.

Fig. 3 zeigt eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem zweiten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen gleiche oder ähnliche Kompo­ nenten oder Schichten wie in Fig. 1 oder 2, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.

Gemäß Fig. 3 besitzt der ringförmige aktive Bereich AA eine im wesentlichen quadratische Form, wobei die erste Wortlei­ tung WL1 und die zweite Wortleitung WL2 im wesentlichen tan­ gential zum aktiven Bereich ausgebildet sind. Zur Realisie­ rung der Tunnelfensterbereiche TF1 und TF2 besitzt die erste und zweite Wortleitung WL1 und WL2 jeweils flächenmäßig klei­ ne Vorsprünge, die einen Teil des ringförmigen aktiven Be­ reichs AA überlappen. Andererseits besitzt die erste und zweite Wortleitung WL1 und WL2 einen flächenmäßig vergrößer­ ten Vorsprung zum Ausbilden eines Zelltransistorbereichs ZT1 und ZT2, wobei der Zelltransistorbereich ZT1 und ZT2 den ak­ tiven Bereich AA an den Ecken bis fast zur Mitte überlappt. Auf diese Weise ergibt sich im Zelltransistorbereich ZT1 und ZT2 ein Zelltransistor mit verbesserten Stromtreibereigen­ schaften, wodurch sich die Betriebsspannungen für das Halb­ leiter-Speicherzellenpaar weiter verbessern. In Fig. 3 wurde auf die Darstellung der weitere Bereiche wie z. B. der Floa­ ting-Gate-Öffnung FGO und der Tunneloxidbereiche TO1 und TO2 verzichtet, um die Übersichtlichkeit der Darstellung zu ver­ bessern. Wesentlich ist jedoch die in Fig. 3 dargestellte abgewinkelte Struktur der Auswahltransistor-Wortleitung WLAT, die im Zentrum des ringförmigen aktiven Bereichs AA einen Knick aufweist, wodurch sich der Flächenbedarf für das Halb­ leiter-Speicherzellenpaar weiter verringert. Gemäß Fig. 3 erhält man somit ein Halbleiter-Speicherzellenpaar mit weiter verringertem Flächenbedarf und verbesserten elektrischen Ei­ genschaften.

Fig. 4 zeigt eine schematische Draufsicht eines Halbleiter- Speicherzellenpaares gemäß einem dritten Ausführungsbeispiel, wobei die im wesentlichen ringförmige Struktur des aktiven Bereichs AA U-förmige Ausbuchtungen aufweist. Gleiche Bezugs­ zeichen bezeichnen gleiche oder ähnliche Komponenten und Schichten wie in den Fig. 1 bis 3, weshalb auf eine de­ taillierte Beschreibung nachfolgend verzichtet wird.

Im Gegensatz zu den Fig. 1 und 3 besitzt die aktive Schicht AA gemäß Fig. 4 eine im wesentlichen ringförmige Struktur, wobei an den sich gegenüberliegenden Ecken U-för­ mige Schleifen ausgebildet sind. Auf diese Weise ergibt sich eine besonders einfache Struktur für die erste und zweite Wortleitung WL1 und WL2, die im wesentlichen streifenförmig ist und lediglich einen einzigen Vorsprung pro Halbleiter- Speicherzellenpaar aufweist. Der Vorsprung der ersten und zweiten Wortleitung WL1 und WL2 ist hierbei derart ausgebil­ det, daß er die U-förmige Schleife des ringförmigen aktiven Bereichs AA zweimal überlappt. Auf diese Weise kann mit einem Vorsprung sowohl der Zelltransistorbereich ZT1 bzw. ZT2 als auch der Tunnelfensterbereich TF1 bzw. TF2 ausgebildet wer­ den. Die Herstellung der Masken für die entsprechenden ersten und zweiten Wortleitungen WL1 und WL2 wird dadurch weiter er­ leichtert, wodurch sich die Herstellungskosten verringern.

Vorzugsweise kann sich gemäß Fig. 4 der Vorsprung verjüngen, wodurch in einem Tunnelfensterbereich TF1, TF2 eine geringere Dicke vorherrscht als in einem Zelltransistorbereich ZT1, ZT2. Auf diese Weise können die elektrischen Eigenschaften des Halbleiter-Speicherzellenpaares individuell angepaßt wer­ den.

Nachfolgend werden die Programmier-/Löschbedingungen zum Be­ schreiben/Löschen im erfindungsgemäßen Halbleiter-Speicher­ zellenpaar beschrieben.

Zum Programmieren der ersten Speicherzelle, d. h. der linken Speicherzelle des Halbleiter-Speicherzellenpaares SZ(x; y) ge­ mäß Fig. 1 wird die Auswahltransistor-Wortleitung WLAT bei­ spielsweise auf ein Potential von 2,5 V gelegt. Die erste Bitleitung BL1 besitzt hierbei ein Potential von 0 V, während die zweite Bitleitung BL2 ein Potential von 4 V aufweist. Die erste Wortleitung WL1 besitzt hierbei ein Potential von -9 V, während die zweite Wortleitung WL2 ein Potential von 0 V be­ sitzt oder leicht negativ ist.

Zum Programmieren der zweiten Speicherzelle, d. h. der rech­ ten Speicherzelle im Halbleiter-Speicherzellenpaar wird die Auswahltransistor-Wortleitung WLAT wiederum auf 2,5 V gelegt, während nunmehr die erste Bitleitung BL1 auf eine Spannung von 4 V und die zweite Bitleitung BL2 auf Masse gelegt wird. Die Spannung der ersten Wortleitung WL1 besitzt nunmehr Mas­ se- oder ein leicht negatives Potential, während die Spannung der zweiten Wortleitung WL2 auf -9 V liegt.

Zum Löschen der zweiten bzw. rechten Speicherzelle im Halb­ leiter-Speicherzellenpaar SZ(x; y) werden die Potentiale der Auswahltransistor-Wortleitung WLAT, der ersten Wortleitung WL1, der ersten Bitleitung BL1 und der zweiten Bitleitung BL2 jeweils auf 0 V gelegt, während die zweite Wortleitung WL2 ein Potential von 17 V aufweist.

In gleicher Weise wird zum Löschen der ersten bzw. linken Speicherzelle des Halbleiter-Speicherzellenpaares gemäß Fig. 1 an die Auswahltransistor-Wortleitung WLAT, die erste Bit­ leitung BL1, die zweite Bitleitung BL2 und die zweite Wort­ leitung WL2 Massepotential angelegt, während die erste Wort­ leitung WL1 ein Potential von 17 V aufweist.

Zum Lesen der ersten bzw. linken Speicherzelle des Halblei­ ter-Speicherzellenpaares SZ(x; y) liegt das Potential der Aus­ wahltransistor-Wortleitung WLAT auf 2,5 V, während die erste Bitleitung BL1 auf 0 V und die zweite Bitleitung BL2 auf 1 V liegt. Die erste Wortleitung WL1 besitzt ein Potential von 2,5 V und die zweite Wortleitung WL2 ein leicht negatives Po­ tential oder sie liegt auf Masse.

Andererseits wird zum Lesen der zweiten bzw. rechten Spei­ cherzelle das Potential der Auswahltransistor-Wortleitung WLAT sowie der zweiten Wortleitung WL2 auf 2,5 V gelegt und die erste Bitleitung BL1 auf ein Potential von 1 V. Die Bit­ leitung BL2 liegt auf Masse und die erste Wortleitung WL1 be­ sitzt ein leicht negatives Potential oder befindet sich eben­ falls auf Massepotential.

Auf diese Weise kann auch bei ringförmiger Anordnung des ak­ tiven Bereichs AA unter Verwendung einer gemeinsamen Auswahl­ transistor-Wortleitung WLAT für zwei Speicherzellen ein Lesen bzw. Programmieren/Löschen durchgeführt werden.

Die vorstehende Erfindung wurde anhand einer EEPROM-Speicher­ zelle mit separatem Tunnelfenster beschrieben, ist jedoch nicht darauf beschränkt, sondern umfaßt vielmehr alle weite­ ren Halbleiter-Speicherzellenpaare, bei denen sich eine Flä­ chenersparnis durch eine ringförmige Struktur eines aktiven Bereichs ergibt. Insbesondere besteht die Schichtenfolge der Wortleitungen aus einer isolierenden Schicht, einer Floating- Gate-Schicht, einer dielektrischen Schicht und einer Steuer­ schicht, wobei jedoch auch weitere Schichtenfolgen zum Aus­ bilden von nichtflüchtigen Halbleiter-Speicherzellenpaaren wie z. B. SONOX verwendet werden können.

Gemäß der vorstehenden Beschreibung besitzt die Oxiddicke der Isolierschicht im Zelltransistorbereich eine größere Dicke als im Tunnelfensterbereich, weshalb sich ein relativ schlechter Lesestrom ergibt. Vorteilhaft ist hierbei jedoch, daß das Tunneln aufgrund von Injektion heißer Ladungsträger und/oder Fowler-Nordheim-Tunneln ausschließlich im Tunnelfen­ sterbereich stattfindet. Andererseits kann jedoch die Iso­ lierschicht im Tunnelfensterbereich und im Zelltransistorbe­ reich gleich dick sein, wodurch sich die Stromtreiberfähig­ keit des Halbleiter-Speicherzellenpaares in den jeweiligen Zelltransistorbereichen verbessert.

Die vorliegende Erfindung wurde anhand einer rechteckigen, einer quadratischen, und einer quadratischen Struktur mit U- förmigen Schleifen beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren Strukturen, bei denen der aktive Bereich im wesentlichen ringförmig ausgebil­ det ist und dadurch eine Verringerung des Flächenbedarfs er­ möglicht.

Claims (12)

1. Halbleiter-Speicherzellenpaar mit
einem in einem Halbleitersubstrat (1) ausgebildeten aktiven Bereich (AA); und
einer an einer Oberfläche des Halbleitersubstrats ausgebilde­ ten Schichtenfolge mit zumindest einer Isolierschicht und ei­ ner Steuerschicht (CG) zum Ausbilden einer ersten Wortleitung (WL1), einer zweiten Wortleitung (WL2) und einer Auswahl- Wortleitung (WLAT), wobei sich überlappende Bereiche des ak­ tiven Bereiches (AA) und der ersten, zweiten sowie Auswahl- Wortleitung jeweils Speicher-Transistorbereiche und Auswahl- Transistorbereiche (AT1, AT2) ausbilden, dadurch gekennzeichnet, daß der aktive Bereich (AA) im wesentlichen ringförmig ausgebildet ist.

2. Halbleiter-Speicherzellenpaar nach Patentanspruch 1, dadurch gekennzeichnet, daß die Wort­ leitungen (WL1, WL2, WLAT) im wesentlichen streifenförmig ausgebildet sind.

3. Halbleiter-Speicherzellenpaar nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, daß die erste und zweite Wortleitung (WL1, WL2) den ringförmigen aktiven Bereich (AA) im wesentlichen berührend überlappen.

4. Halbleiter-Speicherzellenpaar nach einem der Patentan­ sprüche 1 bis 3, dadurch gekennzeichnet, daß die Aus­ wahl-Wortleitung (WLAT) den ringförmigen aktiven Bereich (AA) im wesentlichen schneidend überlappt.

5. Halbleiter-Speicherzellenpaar nach einem der Patentan­ sprüche 1 bis 4, dadurch gekennzeichnet, daß unterhalb der Wortleitungen (WL1, WL2, WL3) eine isolierende Grenz- Grabenschicht (G-STI) im Halbleitersubstrat (1) ausgebildet ist.

6. Halbleiter-Speicherzellenpaar nach einem der Patentan­ sprüche 1 bis 5, dadurch gekennzeichnet, daß unterhalb der Wortleitungen (WL1, WL2, WL3) und/oder Grenz- Grabenschicht (G-STI) ein hochdotiertes Gebiet (IG) ausgebil­ det ist.

7. Halbleiter-Speicherzellenpaar nach einem der Patentan­ sprüche 1 bis 6, dadurch gekennzeichnet, daß die Spei­ chertransistorbereiche im wesentlichen punktsymmetrisch im aktiven Bereich (AA) ausgebildet sind.

8. Halbleiter-Speicherzellenpaar nach einem der Patentan­ sprüche 3 bis 7, dadurch gekennzeichnet, daß die von den Wortleitungen (WL1, WL2) berührend überlappten Bereiche des ringförmigen aktiven Bereichs (AA) U-förmig ausgebildet sind.

9. Halbleiter-Speicherzellenpaar nach einem der Patentan­ sprüche 1 bis 8, dadurch gekennzeichnet, daß die Schich­ tenfolge zum Ausbilden der ersten und zweiten Wortleitung (WL1, WL2) eine Speicherschicht (CG) und eine dielektrische Schicht (DS) aufweist.

10. Halbleiter-Speicherzellenpaar nach einem der Patentan­ sprüche 1 bis 9, dadurch gekennzeichnet, daß die Spei­ chertransistorbereiche jeweils einen Zelltransistorbereich (ZT1, ZT2) und einen separaten Tunnelfensterbereich (TF1, TF2) aufweisen.

11. Halbleiter-Speicherzellenpaar nach Patentanspruch 10, dadurch gekennzeichnet, daß eine Struk­ tur der Wortleitungen für den separaten Tunnelfensterbereich eine geringere Fläche aufweist als eine Struktur für den Zelltransistorbereich (ZT1, ZT2).

12. Halbleiter-Speicherzellenpaar nach Patentanspruch 10 oder 11, dadurch gekennzeichnet, daß die Dicke der Isolierschicht (TO) der Schichtenfolge im Tunnelfenster­ bereich (TF1, TF2) geringer ist als die Dicke der Isolier­ schicht (GO) im Zelltransistorbereich (ZT1, ZT2).