KR100607777B1 - 반도체 소자의 제조 방법 - Google Patents

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KR100607777B1 KR1020040113333A KR20040113333A KR100607777B1 KR 100607777 B1 KR100607777 B1 KR 100607777B1 KR 1020040113333 A KR1020040113333 A KR 1020040113333A KR 20040113333 A KR20040113333 A KR 20040113333A KR 100607777 B1 KR100607777 B1 KR 100607777B1
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 공정 챔버 내에서 소자 표면의 포토레지스트를 제거하는 에싱 공정을 포함하는 반도체 소자의 제조 방법으로서, 에싱 공정은, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 및 N2 가스를 주입하여 포토레지스트를 설정 시간동안 제거하는 제 1단계와, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 H2O 및 CF4 가스를 주입하여 이전 식각 공정에서 발생된 폴리머의 표면을 설정 시간동안 제거하는 제 2단계와, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 가스를 주입하여 잔존하는 포토레지스트를 설정 시간동안 제거하는 제 3단계를 포함하며, 소자 표면의 포토레지스트를 제거하는 에싱 공정에서 이전의 식각 공정에서 발생한 폴리머의 표면을 함께 제거하도록 함으로써, 후속 공정의 공정 마진을 확보하여 반도체 소자의 수율이 향상되는 이점이 있다.
포토레지스트 제거, 에싱, MIM, O2 플라즈마, O3 플라즈마

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 MIM 캐패시터의 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 에싱 공정이 적용된 MIM 캐패시터의 제조 방법을 설명하기 위한 공정 순서도.
<도면의 주요 부분에 대한 부호의 설명>
111 : 층간절연막 113 : 배리어 금속층
115 : 금속층 117 : ARC층
119 : 절연막 121 : 상부 금속층
123, 125 : 포토레지스트 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소자 표면의 포토레지스트를 제거하는 에싱(ashing) 공정에서 이전의 식각 공정에서 발생한 폴리머의 표면을 함께 제거하여 잔존 폴리머에 의한 디펙트(defect)의 발생을 억제하도록 한 반도체 소자의 제조 방법에 관한 것이다.
주지와 같이, 반도체 제조 공정 중 포토 리소그래피(Photo Lithography) 공정은 패턴을 형성하는 가장 중요한 공정 중의 하나이다. 기본적인 포토 공정은 포토레지스트 도포, 소프트 베이크(Soft Bake), 노광(Expose), 베이크(Bake), 현상(Develop)의 순서로 수행되며, 패턴 식각 후에는 O2 플라즈마를 이용하여 소자층에 흠을 내지 않고 포토레지스트를 제거하는 에싱 공정이 수행된다.
종래 기술에 따른 포토 공정 및 에싱 공정의 이해를 위해 도 1a 내지 도 1d를 참조하여 MIM(Metal Insulator Metal) 캐패시터의 제조 방법에 대해 살펴보기로 한다.
아날로그 회로(예컨대, CMOS 로직)에서 사용되는 캐패시터는 PIP(Polysilicon Insulator Polysilicon) 구조와 MIM 구조가 주로 사용되고 있다. 이러한 캐패시터는 MOS형 캐패시터나 정션 캐패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다.
PIP 구조와 MIM 구조는 그 사용 용도에 따라 적절히 선택하여 사용되는 데, 이 중에서 MIM 구조는 고주파를 사용하는 반도체 소자에 사용하고 있다. 즉 고주파 소자에는 RC 딜레이(delay)에 의해 소자 특성이 달라지므로 가급적 전기적 특성이 좋은 메탈을 사용하는 MIM 구조를 보편적으로 사용하고 있다.
도 1a를 참조하면, 반도체 구성 요소가 형성된 반도체 기판의 층간절연막(11) 상부에 배리어 금속층(13), 금속층(15), ARC층(17)을 순차 적층하여 하부 금속 배선을 형성한다. ARC층(17)의 상부에 절연 역할을 하는 실리콘 나이트라이드와 같은 절연막(19)을 형성하며, 스퍼터링 공정을 진행하여 그 상부에 상부 전극 역할을 할 티타늄(Ti), 티타늄 나이트라이드(TiN) 또는 Ti 및 TiN을 증착하여 상부 금속층(21)을 형성한다.
그리고, 전체 구조 상부에 포토레지스트를 도포하여 포토레지스트층을 형성한 후 포토레지스트층을 패터닝하여 상부 전극용 포토레지스트 패턴(23)을 형성한다. 상부 전극용 포토레지스트 패턴(23)을 식각 마스크로 한 반응성 이온 식각(Reactive Ion Etching ; RIE) 공정을 통해 노출된 상부 금속층(21) 및 절연막(19)을 제거하여 상부 전극을 형성한다. 이러한 식각 공정 중에는 일반적으로 폴리머(polymer)가 발생된다.
도 1b를 참조하면, 진공의 공정 챔버(Chamber) 내에서 O2를 주입하고 고주파 전원(RF Power)을 인가하여 백색의 글로우(Glow) 방전을 일으키며, O2 플라즈마에 의해 생성된 O 라디칼과 레지스트가 반응되어진 반응 생성물을 배기시켜 포토레지스트 패턴(23)을 제거하는 에싱 공정을 수행한다. 그리고, 상부 금속층(21)의 식각 공정에서 발생된 폴리머를 제거하기 위하여 습식 클리닝(wet cleaning)을 수행하나 이전의 식각 공정에서 발생된 폴리머(1)가 포토레지스트와 반응하여 변화된 상태로 ARC층(17) 위에 잔존한다. 아울러, O2 플라즈마 에싱은 에싱 레이트와 리무버빌리티(removability)가 좋으나, 플라즈마 데미지(damage)가 있고, 더욱이 에싱 중에 오히려 표면 경화(harding)가 발생하여 역효과가 날 경우가 많다.
도 1c를 참조하면, 하부 전극을 형성하기 위해 상부 전극이 형성된 전체 구조 상부에 포토레지스트를 도포하여 포토레지스트층을 형성한 후 포토레지스트층을 패터닝하여 하부 금속 배선의 일부가 노출되도록 하부 전극용 포토레지스트 패턴 (25)을 형성한다. 이때 이전 공정에서 전이된 폴리머(1)에 의해 하부 전극용 포토레지스트 패턴(25)에 배드(bad) 영역(3)이 나타날 수 있다.
도 1d를 참조하면, 하부 전극용 포토레지스트 패턴(25)을 식각 마스크로 한 반응성 이온 식각 공정을 통해 노출된 ARC층(17), 금속층(15), 배리어 금속층(13), 층간절연막(11)을 소정 폭으로 제거하여 하부 전극을 형성한다. 여기서 이전 공정에서 하부 전극용 포토레지스트 패턴(25)에 배드 영역(3)이 나타난 경우에는 하부 전극의 형성을 위한 식각 공정에도 악영향을 주어서 하부 전극에 배드 영역(5)이 나타난다.
이와 같이, 종래 기술에 의하면 금속 식각 공정에서 발생된 폴리머가 완전히 제거되지 않아서 후속 공정으로 전이되며, 후속 공정인 포토 패터닝 시에 배드 영역이 나타나게 하는 등의 악영향을 주어서 후속 공정의 공정 마진이 저하되며, 이로서 반도체 소자의 수율이 저하되는 문제점이 있었다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 제안한 것으로서, 소자 표면의 포토레지스트를 제거하는 에싱 공정에서 이전의 식각 공정에서 발생한 폴리머의 표면을 함께 제거하도록 함으로써, 후속 공정의 공정 마진을 확보하여 반도체 소자의 수율이 향상되도록 하는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 공정 챔버 내에서 소자 표면의 포토레지스트를 제거하는 에싱 공정을 포함하는 반도체 소자의 제조 방법으로서, 에싱 공정은, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 및 N2 가스를 주입하여 포토레지스트를 설정 시간동안 제거하는 제 1단계와, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 H2O 및 CF4 가스를 주입하여 이전 식각 공정에서 발생된 폴리머의 표면을 설정 시간동안 제거하는 제 2단계와, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 가스를 주입하여 잔존하는 포토레지스트를 설정 시간동안 제거하는 제 3단계와, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 가스와 O3 가스를 순차적으로 주입하면서 잔존하는 포토레지스트를 설정 시간동안 제거하는 제 4단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 에싱 공정이 적용된 MIM 캐패시터의 제조 방법을 설명하기 위한 공정 순서도로서, 이러한 공정 순서도를 참조하여 본 발명에 따른 에싱 공정 및 이를 적용한 캐패시터 제조 방법을 살펴보면 아래와 같다.
도 2a를 참조하면, 반도체 구성 요소가 형성된 반도체 기판의 층간절연막(111) 상부에 배리어 금속층(113), 금속층(115), ARC층(117)을 순차 적층하여 하부 금속 배선을 형성한다. ARC층(117)의 상부에 절연 역할을 하는 실리콘 나이트라이드와 같은 절연막(119)을 형성하며, 스퍼터링 공정을 진행하여 그 상부에 상부 전극 역할을 할 티타늄(Ti), 티타늄 나이트라이드(TiN) 또는 Ti 및 TiN의 이중 구조를 증착하여 상부 금속층(121)을 형성한다. 예로서, 하부 금속 배선은 5000Å의 두께로 형성하고, 절연막(119)은 600Å의 두께로 형성하며, 상부 금속층(121)은 2000Å의 두께로 형성한다.
그리고, 전체 구조 상부에 포토레지스트를 도포하여 포토레지스트층을 형성한 후 포토레지스트층을 패터닝하여 상부 전극용 포토레지스트 패턴(123)을 형성한다. 예로서 상부 전극용 포토레지스트 패턴(123)은 13000Å의 두께로 형성한다. 이후 상부 전극용 포토레지스트 패턴(123)을 식각 마스크로 한 반응성 이온 식각 공정을 통해 노출된 상부 금속층(121) 및 절연막(119)을 제거하여 상부 전극을 형성한다. 이러한 식각 공정 중에는 일반적으로 폴리머가 발생된다.
식각 공정은 상부 금속층(121)을 식각하는 단계와 절연막(119)을 식각하는 단계로 나누어 수행하며, 각 단계별 바람직한 공정 조건은 아래의 표 1과 같다.
공정조건 압력 소오스 전원 바이어스 전원 가스 시간
금속층 식각 단계 8 mTorr 900 W 150 W 50sccm Cl2 10sccm CHF3 50sccm Ar 50초
절연막 식각 단계 8 mTorr 900 W 150 W 20sccm CHF3 150sccm Ar 10초
도 2b를 참조하면, 진공의 공정 챔버(Chamber) 내에서 여러 가지의 반응 가스를 주입하면서 고주파 전원을 인가하여 백색의 글로우(Glow) 방전을 일으키며, 가스 플라즈마에 의해 생성된 라디칼과 레지스트가 반응되어진 반응 생성물을 배기시켜 포토레지스트 패턴(123)을 제거하면서 이전의 식각 공정에서 생성된 폴리머를 함께 제거하는 에싱 공정을 수행한다.
에싱 공정은 반응 가스를 변화시키면서 복수의 단계로 수행되는 데, 총 9 단계로 나누어 수행하는 것이 바람직하며, 각 단계별 바람직한 공정 조건은 아래의 표 2와 같다.
공정조건 압력 전원 가스 시간 온도
1 단계 2 Torr 1400 W 3000sccm O2 300sccm N2 50 초 250℃
2 단계 2 Torr 1400 W 750sccm H2O 75sccm CH4 20 초 250℃
3 단계 2 Torr 1400 W 3000sccm O2 25 초 250℃
4 단계 1 Torr 1700 W 2000sccm O2 15 초 250℃
5 단계 1 Torr 1700 W 4000sccm O2 30 초 250℃
6 단계 1 Torr 1700 W 2000sccm O2 30 초 250℃
7 단계 2 Torr 0 W 2000sccm O3 20 초 250℃
8 단계 2 Torr 2000 W 2000sccm O3 30 초 250℃
9 단계 500 mTorr 2500 W 2000sccm O3 30 초 250℃
1 단계에서 반응 가스로 O2 및 N2 가스를 주입하여 먼저 포토레지스트 패턴(123)을 제거한다. 여기서, 각 단계의 공정 시간은 에싱하고자 하는 타켓의 두께를 고려하여 설정한다. 예로서 포토레지스트 패턴(123)의 두께가 13000Å이면 1 단계의 공정 시간은 50초 정도로 설정한다.
2 단계에서 반응 가스로 H2O 및 CF4 가스를 주입하여 이전의 식각 공정에서 발생된 후 포토레지스트와 반응하여 변화된 폴리머의 표면을 제거한다. 이때, CF4의 양은 H2O 사용량의 5∼15%를 사용하여야 한다. 이는 장비 내의 쿼츠(quartz)를 사용할 경우에 CF4의 F기에 의하여 쿼츠가 침식(errosion) 되는 것을 방지하기 위함이다. 그리고 2 단계의 공정 시간은 1 단계 공정 시간의 30∼50%로 설정하는 것이 바람직하다.
3 단계에서는 O2 가스를 주입하여 잔류할 수 있는 포토레지스트 패턴(123)을 제거하는 과정을 실시한다. 이때의 공정 시간은 1 단계의 40∼60%로 설정한다. 3 단계에서는 N2 가스를 사용하지 않는 것은 후속의 습식 클리닝 공정의 마진을 저하시키는 역할을 할 수 있기 때문이다.
4 단계 내지 9 단계의 에싱 공정은 포토레지스트 패턴(123)의 제거 효율을 향상시키기 위한 선택적인 공정으로서, O2 플라즈마와 O3 플라즈마를 순차적으로 이용한다.
4 단계 내지 6 단계의 압력은 동일하게 사용하고, 4 단계는 5 단계의 에싱 레이트(rate)보다 낮게, 즉 O2를 적게 사용(예로서, 2000sccm 이하)하고, 5 단계는 O2를 많이 사용(예로서, 4000sccm 이상)하며, 6 단계의 O2 사용도 4 단계와 마찬가지로 적게 사용한다. 4 단계 내지 6 단계의 전원은 모두 동일하게 유지한다.
공정 시간은 4 단계는 10∼20초, 5 단계는 EPD(End Point Detection) 그래프가 떨어지는 시점으로 사용하고, 6 단계는 5 단계와 동일한 시간으로 설정한다.
공정가스로서 O3을 사용하는 7 단계 내지 9 단계 중에서 7 단계와 8 단계는 4 단계 내지 6 단계보다 더 높은 압력을 사용하며, 7 단계는 반드시 고주파 전원을 인가하지 않는 상태에서 진행한다. 6 단계는 낮은 압력을 사용하고, 5 단계보다 더 높은 전원을 사용한다.
이와 같이 O2 플라즈마와 O3 플라즈마를 순차 이용하는 에싱 공정에서는 포토레지스트 패턴(123)이 완전히 제거되어 포토레지스트 잔류물이 남지 않는다. 여기서, O3 플라즈마 에싱은 에싱 레이트가 낮지만 본 발명에 따른 공정 조건에서는 리무버빌리티가 O2 플라즈마 에싱보다 더 좋게 나타난다. 높은 에싱 레이트보다는 낮은 에싱 레이트가 필요하고, 플라즈마 데미지가 적고, 에싱 도중에 표면 경화가 우려되는 경우에는 O3 플라즈마 에싱이 O2 플라즈마 에싱보다 더욱 효과적이다.
다음으로, 폴리머를 제거하기 위해 습식 클리닝을 수행하는 데, 이전의 식각 공정에서 발생된 폴리머가 포토레지스트와 반응하여 변화되었다 하더라도 에싱 공정에서 그 표면이 제거된 상태이므로 잔존하는 폴리머가 쉽게 제거된다.
도 2c를 참조하면, 하부 전극을 형성하기 위해 상부 전극이 형성된 전체 구조 상부에 포토레지스트를 도포하여 포토레지스트층을 형성한 후 포토레지스트층을 패터닝하여 하부 금속 배선의 일부가 노출되도록 하부 전극용 포토레지스트 패턴(125)을 형성한다.
도 2d를 참조하면, 하부 전극용 포토레지스트 패턴(125)을 식각 마스크로 한 반응성 이온 식각 공정을 통해 노출된 ARC층(117), 금속층(115), 배리어 금속층(113), 층간절연막(111)을 소정 폭으로 제거하여 하부 전극을 형성한다.
이와 같이, 본 발명에 의한 에싱 공정에 의하면 포토레지스트와 함께 폴리머를 제거함으로써 식각 공정에서 발생된 폴리머가 후속 공정으로 전이되지 않으며, 후속 공정인 포토 패터닝시 잔존 폴리머에 의한 디펙트의 발생을 방지하여 공정 마진이 확보되므로 반도체 소자의 수율이 향상되는 것이다.
본 발명에 대한 앞의 설명에서는 일 실시예에 국한하여 설명하였으나, 이하의 특허청구범위에 기재된 기술사상의 범위 내에서 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 수 있음이 자명하다.
전술한 바와 같이 본 발명은 소자 표면의 포토레지스트를 제거하는 에싱 공정에서 이전의 식각 공정에서 발생한 폴리머의 표면을 함께 제거하도록 함으로써, 후속 공정의 공정 마진을 확보하여 반도체 소자의 수율이 향상되는 효과가 있다.

Claims (7)

  1. 공정 챔버 내에서 소자 표면의 포토레지스트를 제거하는 에싱 공정을 포함하는 반도체 소자의 제조 방법으로서,
    상기 에싱 공정은,
    상기 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 및 N2 가스를 주입하여 상기 포토레지스트를 설정 시간동안 제거하는 제 1단계와,
    상기 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 H2O 및 CF4 가스를 주입하여 이전 식각 공정에서 발생된 폴리머의 표면을 설정 시간동안 제거하는 제 2단계와,
    상기 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 가스를 주입하여 잔존하는 상기 포토레지스트를 설정 시간동안 제거하는 제 3단계
    상기 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 가스와 O3 가스를 순차적으로 주입하면서 잔존하는 상기 포토레지스트를 설정 시간동안 제거하는 제 4단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 에싱 공정은, MIM 캐패시터의 제조시 상부 금속층 상부에 형성한 포토레지스트 패턴을 식각 마스크로 하여 상부 전극을 패터닝 한 후에 수행하는 것
    을 특징으로 한 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제 2단계에서 상기 CF4의 사용량은 상기 H2O 사용량의 5∼10%인 것
    을 특징으로 한 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1단계 내지 제 3단계에서 상기 공정 조건 중 전원은 동일하게 유지하는 것
    을 특징으로 한 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제 2단계의 공정 시간은 상기 제 1단계 공정 시간의 30∼50%인 것
    을 특징으로 한 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제 3단계의 공정 시간은 상기 제 1단계 공정 시간의 40∼60%인 것
    을 특징으로 한 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 제 4단계는 상기 O2 가스를 주입하여 에싱하는 제 4-1단계와, 상기 제 4-1단계의 수행 이후에 상기 O3 가스를 주입하여 에싱하는 제 4-2단계를 포함하며,
    상기 제 4-1단계는 공정 중에 상기 O2 가스의 주입량을 변화시키고,
    상기 제 4-2단계는 공정 중에 상기 압력 및 전원 조건을 변화시키는 것
    을 특징으로 하는 반도체 소자의 제조 방법.
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