KR20090054068A - 반도체 소자의 금속 컨택 플러그 형성방법 - Google Patents

반도체 소자의 금속 컨택 플러그 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 금속 컨택 플러그 형성방법은, 하부 구조가 형성된 반도체 기판 상에 제1 금속 배선이 형성된 제1 절연막을 형성하는 단계; 제1 절연막 위에 제2 금속 배선이 형성된 제2 절연막을 형성하는 단계; 제1 절연막 내에 제1 컨택홀을 형성하면서 제2 절연막 내에 제1 컨택홀보다 상대적으로 깊이가 얕은 제2 컨택홀을 형성하는 단계; 제1 컨택홀 내부를 일부 매립하는 도전성막을 형성하는 단계; 제1 및 제2 컨택홀이 형성된 반도체 기판 상에 세정을 진행하는 단계; 세정에 의해 홀 크기가 증가한 제1 및 제2 컨택홀 내에 배리어 금속막을 증착하는 단계; 및 배리어 금속막 상에 금속막을 증착하여 제1 컨택홀을 매립하는 제1 금속 컨택 플러그 및 제2 컨택홀을 매립하는 제2 금속 컨택 플러그를 형성하는 단계를 포함한다.
금속 컨택 플러그, 리세스, 저항 감소

Description

반도체 소자의 금속 컨택 플러그 형성방법{Method for fabricating metal contact plug in semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 금속 컨택 플러그 형성방법에 관한 것이다.
반도체 소자를 제조하는 과정에서 반도체 기판 상에 회로 패턴들을 구현하고, 각각의 회로 패턴을 전기적으로 연결하기 위해 금속 배선(metal line)을 이용하고 있다. 이 금속 배선은 반도체 소자의 집적도가 높아짐에 따라 한층 이상이 적층된 다층 구조로 형성될 수도 있다. 이와 같은 다층 구조의 금속 배선들 사이에는 절연막이 배치되며, 금속 배선 간의 전기적 연결은 이 절연막을 관통하는 금속 컨택 플러그(metal contact plug)에 의해 연결된다. 한편, 금속 배선이 다층 구조로 형성되면서 절연막 내에 깊이가 다른 컨택홀이 형성되는 경우가 있다. 이 경우, 깊이가 다른 컨택홀을 매립하는 금속 컨택 플러그를 형성시 불량(defect)이 발생할 수 있다.
도 1은 종래 기술의 깊이가 다른 컨택홀을 포함하는 금속 배선을 개략적으로 나타내보인 도면이다.
도 1을 참조하면, 반도체 기판(100) 상에 제1 금속 배선(105)이 형성되어 있고, 이 제1 금속 배선(105)을 절연시키는 제1 절연막(110)이 배치되어 있다. 다음에 제1 절연막(110) 위에 제2 금속 배선(115)이 형성된 제2 절연막(120)이 형성되어 있다. 그리고 제1 절연막(110) 및 제2 절연막(120) 내에는 제1 금속 배선(105)을 노출시키는 제1 컨택홀(125) 및 제2 금속 배선(115)을 노출시키는 제2 컨택홀(130)이 형성되어 있다. 여기서 제1 컨택홀(125)은 제2 금속 배선(115)보다 깊이 형성된 제1 금속 배선(105)을 노출시키기 위해 제2 컨택홀(130)보다 깊이가 깊게 형성된다. 그런데 제1 및 제2 컨택홀(125, 130) 상에 제1 및 제2 금속 배선(105, 115)을 전기적으로 연결하는 컨택플러그를 형성하는 과정에서 서로 다른 깊이에 의해 문제가 발생할 수 있다.
예를 들어, 서로 깊이가 다른 제1 및 제2 컨택홀(125, 130) 상에 컨택플러그를 형성하는 과정에서 상대적으로 깊이가 얕은 제2 컨택홀(130)에 의해 노출되는 제2 금속 배선(115)이 어택(attack)에 의한 손상이 발생할 수 있다. 그리고 이 손상이 발생된 부분에서 전기적 저항이 높아져 금속 배선의 전원 공급에 문제가 발생할 수 있다. 또한, 반도체 소자의 집적도가 높아지면서 패턴의 크기가 작아짐에 따라 컨택홀의 종횡비가 높아짐에 따라 컨택홀의 홀(hole)의 크기가 작아 컨택플러그를 증착하는 과정에서 내부가 매립되기 전에 입구가 먼저 매립되는 불량이 발생할 수 있다. 이에 따라 컨택플러그를 형성하는 과정에서 발생할 수 있는 손상을 최소화하여 반도체 소자의 전기적 저항을 감소시키면서 불량을 감소시켜 소자의 신뢰성을 향상시킬 수 있는 방법이 요구된다.
본 발명에 따른 반도체 소자의 금속 컨택 플러그 형성방법은, 하부 구조가 형성된 반도체 기판 상에 제1 금속 배선이 형성된 제1 절연막을 형성하는 단계; 상기 제1 절연막 위에 제2 금속 배선이 형성된 제2 절연막을 형성하는 단계; 상기 제1 절연막 내에 제1 컨택홀을 형성하면서 상기 제2 절연막 내에 상기 제1 컨택홀보다 상대적으로 깊이가 얕은 제2 컨택홀을 형성하는 단계; 상기 제1 컨택홀 내부를 일부 매립하는 도전성막을 형성하는 단계; 상기 제1 및 제2 컨택홀이 형성된 반도체 기판 상에 세정을 진행하는 단계; 상기 세정에 의해 홀 크기가 증가한 제1 및 제2 컨택홀 내에 배리어 금속막을 증착하는 단계; 및 상기 배리어 금속막 상에 금속막을 증착하여 제1 컨택홀을 매립하는 제1 금속 컨택 플러그 및 제2 컨택홀을 매립하는 제2 금속 컨택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 절연막 및 제2 절연막은 산화막으로 형성할 수 있고, 상기 도전성막은 폴리실리콘을 포함하여 형성할 수 있다.
상기 도전성막을 형성하는 단계는, 상기 제2 컨택홀을 형성하는 단계 이후에, 상기 제1 및 제2 컨택홀을 매립하는 도전성막을 형성하는 단계; 및 상기 도전성막을 리세스 시키면서 상기 제1 컨택홀을 일부 매립하는 리세스된 도전성막을 형성하고, 상기 제1 컨택홀보다 깊이가 얕은 제2 컨택홀 내의 도전성막은 식각하는 단계를 포함하는 것이 바람직하다.
상기 도전성막은 식각 소스를 이용하여 리세스 시키거나 화학적기계적연마(CMP)방법 또는 에치백(etchback)을 이용하여 리세스시킬 수 있다.
상기 세정은 불산(HF)을 함유하는 세정 용액을 이용하여 진행하는 것이 바람직하다.
상기 배리어 금속막은 티타늄(Ti)막 또는 티타늄나이트라이드(TiN)막을 하나 이상 포함하여 형성하고, 상기 금속막은 텅스텐(W)막 또는 텅스텐실리사이드(WSix)막을 하나 이상 포함하여 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 금속 컨택 플러그 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 반도체 기판(200) 상에 층간절연막(202)을 형성한다. 여기서 비록 도면에서 나타내지는 않았지만, 층간절연막(202) 상에는 소정의 하부 구조를 이루는 도전막 패턴, 예를 들어, 워드라인, 비트라인 및 캐패시터가 형성되어 있다. 이러한 하부 구조를 이루는 도전막 패턴들은 각각 층간절연막으로 분리되어 있으며, 이 층간절연막 내에는 도전막 패턴들을 전기적으로 연결시키는 랜딩 플러그(landing plug)가 형성될 수 있다.
다음에 층간절연막(202) 위에 제1 금속 배선(205)을 형성한다. 여기서 제1 금속 배선(205)은 반도체 기판(200)의 불순물 영역, 워드라인, 비트라인 및 캐패시 터를 전기적으로 연결시키기 위한 배선으로 이용할 수 있다. 다음에 제1 금속 배선(205)을 매립하는 제1 금속간 절연막(IMD; Inter Metal Dielectric, 210)을 형성한다. 제1 금속간 절연막(210)은 제1 금속 배선(205)을 매립하면서, 제1 금속 배선(205)과 이후 형성될 제2 금속 배선을 충분히 절연시킬 수 있을 만큼 충분한 높이로 형성한다. 계속해서 제1 금속간 절연막(210) 위에 제2 금속 배선(215)을 형성하고, 제2 금속 배선(215)을 매립하는 제2 금속간 절연막(220)을 형성한다. 여기서 제1 및 제2 금속간 절연막(210, 220)은 각각의 금속 배선들을 절연할 수 있는 절연막, 예를 들어 산화막으로 형성할 수 있다.
도 3을 참조하면, 제1 및 제2 금속간 절연막(210, 220)을 선택적으로 식각하여 제1 금속 배선(205)의 표면 일부를 노출시키는 개구부를 갖는 제1 컨택홀(225) 및 제2 금속 배선(215)의 표면 일부를 노출시키는 제2 컨택홀(230)을 형성한다. 여기서 제1 컨택홀(225)의 깊이(d1)는 제2 금속 배선(215)보다 하부에 위치한 제1 금속 배선(205)을 노출하도록 제2 컨택홀(230)의 깊이(d2)보다 상대적으로 깊은 깊이로 형성한다. 이에 따라 제1 및 제2 컨택홀(225, 230)은 각각 깊이(d1, d2)가 다른 단차를 갖도록 형성된다.
도 4를 참조하면, 반도체 기판(200) 상에 제1 컨택홀(225) 및 제2 컨택홀(230)을 매립하는 도전성막(235)을 형성한다. 여기서 도전성막(235)은 이후 하부 구조의 패턴들과의 전기적 연결을 위해 도전성 물질로 형성하며, 폴리실리콘(polysilicon)막으로 형성할 수 있다. 이 도전성막(235)은 제1 컨택홀(225) 및 제2 컨택홀(230)을 매립할 수 있을 만큼 충분한 두께로 증착하는 것이 바람직하다.
도 5를 참조하면, 반도체 기판(200) 상에 리세스(recess) 공정을 진행하여 제1 컨택홀(225)을 일부 매립하는 리세스된 도전성막(235)을 형성한다. 구체적으로, 도전성막(235)이 형성된 반도체 기판(200) 상에 평탄화 공정을 진행하여 도전성막(235)의 표면 높이를 낮춘다. 여기서 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법 또는 에치백(etch back) 방법을 이용하여 진행할 수 있다. 계속해서 평탄화 공정이 진행된 도전성막(235)을 리세스시키는 공정을 진행한다. 이 리세스 공정에 의해 제1 컨택홀(225) 내부를 일부 매립하는 리세스된 도전성막(235)이 형성된다. 여기서 제2 컨택홀(230)은 제1 컨택홀(225)보다 상대적으로 깊이가 얕아 리세스 공정을 진행하는 과정에서 도전성막(235)이 모두 식각되어 제2 금속 배선(215)의 표면이 노출될 수 있다. 이러한 리세스 공정은 도전성 물질, 예를 들어 폴리실리콘막을 식각할 수 있는 식각 용액을 이용하여 진행할 수 있다. 이때, 리세스 공정은 화학적기계적연마(CMP)방법 또는 에치백(etch back) 방법을 이용하여 진행할 수도 있다.
그런데 이 도전성막(235)을 리세스시키는 과정에서 제1 컨택홀(225)보다 얕은 깊이(d2, 도 3 참조)를 갖는 제2 컨택홀(230) 내의 도전성막이 모두 식각되면서 제2 금속 배선(215)의 표면이 노출되고, 더 나아가 노출된 제2 금속 배선(215)의 표면에 손상이 발생할 수 있다. 이와 같이 제2 금속 배선(215)의 표면(A)에 손상이 발생하면, 손상이 발생된 부분에서 전기적 저항이 높아져 금속 배선의 전원 공급에 문제가 발생할 수 있다. 이에 따라 이러한 제2 금속 배선(215)의 손상을 최소화하여 반도체 소자의 전기적 저항을 감소시킬 수 있는 방법이 요구된다.
도 6을 참조하면, 반도체 기판(200) 상에 세정 용액을 공급하여 리세스된 도전성막(235)에 의해 일부 매립된 제1 컨택홀(225) 및 제2 금속 배선(215)이 노출된 제2 컨택홀(230) 상에 세정 공정을 진행한다. 이 세정 공정은 도전성막(235)을 리세스시키는 공정에서 발생된 잔여물 또는 불순물을 제거하는 역할을 한다. 여기서 세정 공정은 불산(HF)을 함유하는 세정 용액으로 진행할 수 있다. 한편, 산화막을 식각하는 불산(HF)의 특성에 의해 제1 컨택홀(225) 및 제2 컨택홀(230) 상부 모서리 부분(B)이 식각되면서 제1 및 제2 컨택홀(225, 230)의 상부의 홀(hole) 크기를 증가시킬 수 있다.
도 7을 참조하면, 세정 공정이 진행된 제1 컨택홀(225) 및 제2 컨택홀(230) 상에 배리어 금속막(240)을 증착한다. 이 배리어 금속막(240)은 티타늄(Ti)막 및 티타늄나이트라이드(TiN)막이 적층된 구조로 형성할 수 있다. 이러한 배리어 금속막(240)은 이후 형성될 금속막과 제1 컨택홀(225)을 일부 매립하는 도전성막(235)의 계면 저항을 감소시키며, 제2 컨택홀(230) 내에 노출된 제2 금속 패턴(215)을 보호한다. 여기서 종래의 경우에는 반도체 소자의 집적도가 높아지면서 패턴의 크기는 축소됨에 따라 제1 및 제2 컨택홀(225, 230)의 홀의 크기 또한 작게 형성되었다. 이와 같이 홀의 크기가 작은 상태에서 배리어 금속막(240)을 증착하면 컨택홀 내부에 증착되면서 컨택홀 상부 입구에도 증착이 함께 진행된다. 그러면 작은 홀의 크기에 의해 제1 및 제2 컨택홀(225, 230) 내부에 배리어 금속막(240)이 증착되기 전에 컨택홀 상부가 매립되면서 결함이 발생할 수 있다. 이에 본 발명에서는 배리어 금속막(240)을 증착하기 전에 불산(HF)을 포함하는 세정 용액을 이용하여 제1 및 제2 컨택홀(225, 230)의 입구의 크기를 확장함에 따라 이러한 결함이 발생되는 것을 방지할 수 있다.
도 8을 참조하면, 배리어 금속막(240) 상에 평탄화 공정을 진행한다. 여기서 평탄화 공정은 화학적기계적연마(CMP)방법 또는 에치백(etch back) 방법을 이용하여 진행할 수 있다. 이러한 평탄화 공정에 의해 제2 금속간 절연막(220) 위의 배리어 금속막(240)이 제거되면서 배리어 금속막(240)을 분리한다.
다음에 반도체 기판(200) 상에 금속막(245)을 증착한다. 이 금속막(245)은 제1 및 제2 컨택홀(225, 230)을 모두 매립할 수 있을 정도의 충분한 두께로 증착한다. 여기서 금속막(245)은 제1 컨택홀(225)의 내부를 일부 매립하는 도전성막(235)의 저항을 감소시킬 수 있는 물질로 형성하는 것이 바람직하다. 이때, 금속막(245)은 텅스텐(W)막 또는 텅스텐실리사이드(WSix)막이 하나 이상 포함된 막으로 형성할 수 있다.
도 9를 참조하면, 금속막(245)에 평탄화 공정을 진행하여 제1 및 제2 컨택홀(225, 230)의 금속막(245a, 245b)을 분리시킨다. 이러한 평탄화 공정에 의해 제1 컨택홀(225) 내에는 도전성막(235), 배리어금속막(240) 및 금속막(245a)을 포함하는 제1 금속컨택플러그(250)가 형성되며, 제2 컨택홀(230) 내에는 배리어금속막(240) 및 금속막(245b)을 포함하는 제2 금속컨택플러그(255)가 형성된다. 이러한 제1 금속컨택플러그(250)는 도전성막(235)과 금속막(245a) 사이에 배리어금속 막(240)을 형성하여 저항을 감소시켜 소자의 신뢰성을 확보할 수 있다. 또한 제2 금속컨택플러그(255)는 도전성막(235)을 리세스시키는 과정에서 남아 있는 잔여물이 없이 배리어금속막(240) 및 금속막(245b)으로 매립하여 저항의 감소 없이 적용할 수 있다.
본 발명에 따른 반도체 소자의 금속 컨택 플러그 형성방법은 깊이가 서로 상이한 컨택홀 상에 금속 컨택 플러그를 형성하는 과정에서 리세스 공정에 의한 불량 및 수율 감소현상을 개선할 수 있다. 즉, 제1 금속컨택플러그는 도전성막, 배리어금속막 및 금속막을 포함하는 다중층으로 구성하여 도전성막의 단일막으로 형성할 경우 저항이 감소하는 현상을 방지할 수 있다. 또한, 컨택홀 입구의 크기를 증가시킴으로써 컨택홀 내부를 컨택플러그용 물질로 완전히 매립할 수 있어 전원 및 저항 감소가 없는 금속 컨택 플러그를 형성하는 효과가 있다.
도 1은 종래 기술의 깊이가 다른 컨택홀을 포함하는 금속 배선을 개략적으로 나타내보인 도면이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 금속 컨택 플러그 형성방법을 설명하기 위해 나타내보인 도면들이다.

Claims (9)

  1. 하부 구조가 형성된 반도체 기판 상에 제1 금속 배선이 형성된 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위에 제2 금속 배선이 형성된 제2 절연막을 형성하는 단계;
    상기 제1 절연막 내에 제1 컨택홀을 형성하면서 상기 제2 절연막 내에 상기 제1 컨택홀보다 상대적으로 깊이가 얕은 제2 컨택홀을 형성하는 단계;
    상기 제1 컨택홀 내부를 일부 매립하는 도전성막을 형성하는 단계;
    상기 제1 및 제2 컨택홀이 형성된 반도체 기판 상에 세정을 진행하는 단계;
    상기 세정에 의해 홀 크기가 증가한 제1 및 제2 컨택홀 내에 배리어 금속막을 증착하는 단계; 및
    상기 배리어 금속막 상에 금속막을 증착하여 제1 컨택홀을 매립하는 제1 금속 컨택 플러그 및 제2 컨택홀을 매립하는 제2 금속 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속 컨택 플러그 형성방법.
  2. 제1항에 있어서,
    상기 제1 절연막 및 제2 절연막은 산화막으로 형성하는 반도체 소자의 금속 컨택 플러그 형성방법.
  3. 제1항에 있어서,
    상기 도전성막은 폴리실리콘을 포함하여 형성하는 반도체 소자의 금속 컨택 플러그 형성방법.
  4. 제1항에 있어서, 상기 도전성막을 형성하는 단계는,
    상기 제2 컨택홀을 형성하는 단계 이후에, 상기 제1 및 제2 컨택홀을 매립하는 도전성막을 형성하는 단계; 및
    상기 도전성막을 리세스 시키면서 상기 제1 컨택홀을 일부 매립하는 리세스된 도전성막을 형성하고, 상기 제1 컨택홀보다 깊이가 얕은 제2 컨택홀 내의 도전성막은 식각하는 단계를 포함하는 반도체 소자의 금속 컨택 플러그 형성방법.
  5. 제4항에 있어서,
    상기 도전성막은 식각 소스를 이용하여 리세스시키는 반도체 소자의 금속 컨택 플러그 형성방법.
  6. 제4항에 있어서,
    상기 도전막은 화학적기계적연마(CMP)방법 또는 에치백(etchback)을 이용하여 리세스시키는 반도체 소자의 금속 컨택 플러그 형성방법.
  7. 제1항에 있어서,
    상기 세정은 불산(HF)을 함유하는 세정 용액을 이용하여 진행하는 반도체 소 자의 금속 컨택 플러그 형성방법.
  8. 제1항에 있어서,
    상기 배리어 금속막은 티타늄(Ti)막 또는 티타늄나이트라이드(TiN)막을 하나 이상 포함하여 형성하는 반도체 소자의 금속 컨택 플러그 형성방법.
  9. 제1항에 있어서,
    상기 금속막은 텅스텐(W)막 또는 텅스텐실리사이드(WSix)막을 하나 이상 포함하여 형성하는 반도체 소자의 금속 컨택 플러그 형성방법.
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