CN117995816A - 半导体结构和半导体结构的制造方法 - Google Patents

半导体结构和半导体结构的制造方法 Download PDF

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构和半导体结构的制造方法，半导体结构包括：基底，所述基底内具有导电通孔和接触层，所述导电通孔与所述接触层电连接，二者均沿第一方向延伸，且二者在所述第一方向上排布；所述接触层至少包括环形部，所述环形部在垂直于所述第一方向上的剖面为环形；隔离层，位于所述基底内并覆盖所述接触层的侧壁。本公开实施例至少可以提高半导体结构的性能。

Description

半导体结构和半导体结构的制造方法
技术领域
本公开属于半导体领域，具体涉及一种半导体结构和半导体结构的制造方法。
背景技术
硅通孔技术(Through Silicon Via，TSV)技术是一项高密度封装技术，TSV技术通过导电物质填充通孔，从而实现垂直方向的电气互连。TSV技术有利于减小信号延迟，降低寄生电容，实现芯片间的低功耗，高速通讯，并实现器件集成的小型化。
在芯片的三维集成封装技术中，当芯片与芯片间通过TSV互联通讯时，TSV会与通过接触层与靠近芯片表面的焊盘电连接。然而接触层的设计还存在不足之处，从而会影响半导体结构的性能。
发明内容
本公开实施例提供一种半导体结构和半导体结构的制造方法，至少有利于提高半导体结构的性能。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，其中，半导体结构包括：基底，所述基底内具有导电通孔和接触层，所述导电通孔与所述接触层电连接，二者均沿第一方向延伸，且二者在所述第一方向上排布；所述接触层至少包括环形部，所述环形部在垂直于所述第一方向上的剖面为环形；隔离层，位于所述基底内并覆盖所述接触层的侧壁。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，在所述基底内形成导电通孔和接触层，所述导电通孔与所述接触层电连接，二者均沿第一方向延伸，且二者在所述第一方向上排布；所述接触层至少包括环形部，所述环形部在垂直于所述第一方向上的剖面为环形；在所述基底内形成隔离层，所述隔离层还覆盖所述接触层的侧壁。
本公开实施例提供的技术方案至少具有以下优点：
相比于点状阵列式的接触层，本公开实施例中的接触层至少包括环形部，环形部使得隔离层所受的拉应力更小，且环形部的截面面积更大，既有效保证了半导体结构的安全可靠性，由显著提升了芯片的通讯性能。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一种接触层和隔离层的俯视图；
图2为图1的局部放大图；
图3示出了一种接触层和隔离层的剖面图；
图4示出了本公开一实施例提供的半导体结构的剖面图；
图5-图14示出了本公开一实施例提供的半导体结构内的接触层和隔离层的俯视图；
图15-图19示出了本公开一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，接触层的设计还存在不足之处，从而会影响半导体结构的性能。下面将对此进行具体分析，图1为接触层200和隔离层300的俯视图，图2为图1的局部放大图，图3为接触层200和隔离层300的剖界面图。参考图1-图3，接触层200被隔离层300所覆盖，而接触层200与隔离层300的热膨胀系数不同。在形成接触层200之后，通常会进行退火处理，以降低接触层200的内应力，在退火处理的降温过程中，接触层200和隔离层300的体积由膨胀到收缩，在温度接近100℃～120℃时，接触层200和隔离层300之间的拉应力较小，在温度达到室温时，接触层200的收缩体积比隔离层300的收缩体积大很多，从而会对隔离层300产生拉应力，使得隔离层300被拉裂。即在温度发生变化时，接触层200与隔离层300的形变量存在差异，从而使得隔离层300受到拉应力，进而影响半导体结构的安全可靠性。隔离层300的材料通常为脆性材料，容易被拉裂，其破坏准则适用的判断标准是最大拉应力理论标准。因此，接触层200常用的设计结构是点状阵列式，这样设计的好处是使每个接触层200的横截面面积尽量小，保证在热胀冷缩时其变形量也较小，从而达到降低拉应力的目的。
如图2所示，虚线框处为隔离层300受到最大拉应力的位置。以隔离层300为氧化硅为例，氧化硅的抗拉强度为50MPa。在前述虚线框处，氧化硅其所受的拉应力为49.374MPa，接近50MPa，因此，此处的氧化硅存在被拉裂的风险。
另外，点状阵列式的接触层200的横截面面积较小，导致总的有效通讯面积较少，使TSV传入的电信号不能及时通过，降低了通讯速率。
本公开实施例提供一种半导体结构，其中，接触层至少包括环形部，环形部的剖面为环形。环形部可以有效分散接触层对隔离层产生的拉应力，从而降低接触层内的最大拉应力，能够达到提高半导体结构的安全可靠性的目的；此外，相比于点状结构，环形部可增加接触层的总横截面积，从而提升通讯性能。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
如图4-图14所示，本公开一实施例提供一种半导体结构。需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，图4至图14均为半导体结构的局部结构示意图。半导体结构包括：基底1，基底1内具有导电通孔5和接触层2，导电通孔5与接触层2电连接，二者均沿第一方向X延伸，且二者在第一方向X上排布；接触层2至少包括环形部21，环形部21在垂直于第一方向X上的剖面为环形；隔离层3，位于基底1内并覆盖接触层2的侧壁。
这样的设计至少具有以下好处：
第一，实心结构在热胀冷缩时，会使得拉应力集中在边角处(或端部位置)，从而造成隔离层3的损坏；而环形部各处都是圆滑的过渡，即环形部没有明显的边角处(或端部位置)，由此可以减少应力集中点，以避免局部应力过大的现象。
第二，环形部21是一种中空形状，中空形状有利于增大其与隔离层3的接触面积，由此增大了分散拉应力的面积，使得拉应力可以均匀地分散在环形表面，从而能够降低拉应力对隔离层3的影响。
第三，相比于实心结构，环形部21还能够起到分割隔离层3的作用，即将隔离层3分割为内外两部分。在温度降低时，由于环形部21具有内缩的趋势，且环形部21的内壁面积小于外壁面积，因而，环形部21内的隔离层3比环形部21外的隔离层3所受的拉应力更小。然而，位于环形部21外的隔离层3的面积通常比位于环形部21内的隔离层3的面积更大，更大的面积能够提高拉应力的分散效果。因此，环形部21内外两处的拉应力都可以被有效降低。
第四，环形部21比点状部22的横截面积更大，因此，接触层2的总电阻更小，从而有利于降低RC延迟效应，以提高半导体结构的运行速率。
下面将结合附图对半导体结构进行详细说明。
参考图4，在一些实施例中，基底1可以包括衬底11以及形成于衬底11上的器件层12，衬底11可以为硅衬底或锗衬底。即，基底1可以理解为芯片的整体结构，导电通孔5、接触层2和隔离层3均属于芯片的内部结构，且三者可以均形成于器件层12内。在另一些实施例中，基底1也可以是一种起中介作用的基板，用于充当芯片与电路板之间的桥梁。导电通孔5和接触层2用于在第一方向X上实现多个半导体结构的电气互连。
第一方向X可以为基底1的厚度方向，导电通孔5和接触层2的延伸方向可以相同，且二者均在基底1的厚度方向延伸。
在一些实施例中，导电通孔5可以为TSV，其材料可以包括铜。接触层2的材料可以为金属，比如钨、金、铜、钼等。由于接触层2是贯穿隔离层3的，因此，接触层2也可以视为一种类似于导电通孔的结构。
隔离层3的材料可以是氧化硅、氮化硅、氮氧化硅或者其他低介电常数的绝缘材料。低介电常数的绝缘材料既可以为有机材料也可以为无机材料。低介电常数的绝缘材料可以提高隔离层3的隔离效果，且降低接触层2之间的寄生电容，以提高半导体结构的运行速率。隔离层3可以为单层结构，也可以为多层复合结构。
半导体结构还包括：分别位于接触层2相对两侧的第一焊盘M0和第二焊盘M1，第一焊盘M0与导电通孔5和接触层2连接，第二焊盘M1与接触层2连接。即，导电通孔5着陆在第一焊盘M0上，再通过接触层2连通到第二焊盘M1上，从而便于在第一方向X实现两个半导体结构之间的连接通讯。
半导体结构可以包括第一金属层和第二金属层，第一焊盘M0属于第一金属层的一部分，第二焊盘M1属于第二金属层的一部分。此外，第一金属层和第二金属层还可以包括金属走线，从而实现芯片内的元器件的互连。
参考图5-图14，在一些实施例中，环形部21为多个，且多个环形部21间隔设置。多个环形部21有利于增大接触层2的横截面积，进而降低接触层2的电阻，从而降低通信延时。此外，多个环形部21相间隔可以分散拉应力，避免拉应力超过材料抗拉强度的极限。若拉应力超过极限，则可会造成隔离层3的拉裂问题，从而在隔离层3内形成孔隙，进而产生漏电、短路的风险。
下面将对环形部21的形状进行详细说明。
参考图5、图7、图9、图11，环形部21在垂直于第一方向X上的剖面形状可以为圆环形。即，环形部21在各处的弯曲程度都是相等的，从而可以提高有效提高拉应力分布的均匀性。
在另一些实施例中，参考图6、图8、图10、图12，环形部21在垂直于第一方向X上的剖面形状还可以为圆角四方形。相比于圆环形，圆角四方形的周长更长，从而有利于增加环形部21的横截面积。
参考图13，环形部21在垂直于第一方向X上的剖面形状还可以为圆角十字形、圆角三角形以及其他圆角多边形。圆角设计可以提高环形部21的圆滑程度，降低隔离层3所受的拉应力，且避免尖端放电的问题，从而有利于提高半导体结构的电性能。
在一些实施例中，参考图5、图6、图9，同一接触层2的多个环形部21的形状可以相同，由此，有利于简化生产工艺、提高半导体结构的均一性。在另一些实施例中，参考图7、图8、图10-图14，同一接触层2的多个环形部21的形状也可以不同，从而使得接触层2的设计更为灵活，以满足降低拉应力和电阻的需求，并同时提高基底1内的空间利用率。
在一些实施例中，参考图7、图8、图10-图13，接触层2还可以包括点状部22，点状部22在垂直于第一方向X上的剖面形状为点状。点状部22位于环形部21内；点状部22还可以位于环形部21外，并被多个环形部21环绕；另外，同一接触层2还可以同时包括位于环形部21内和位于环形部21外的点状部22。示例地，点状部22分布于环形部21较为稀疏的位置，从而可以充分利用隔离层3内的空间位置，进而降低接触层2的总电阻。
下面将对环形部21、点状部22的排列位置进行详细说明。
参考图5-图8、图13-图14，多个内径不同的环形部21呈嵌套设置，并构成环形组2a；即内径较大的环形部21套在内径较小的环形部21的外侧。需要说明的是，内径是指环形部21在垂直于第一方向X上的剖面图形的尺寸。环形组2a的设计可以提高大尺寸的环形部21内的空间利用率，从而增加接触层2的截面面积，以降低接触层2的电阻。
参考图5-图6，接触层2可以包括一个环形组2a，参考图7-图8以及图14，接触层2可以包括多个阵列排布的环形组2a。参考图5，以接触层2为一个圆环形的环形组2a为例，在第一焊盘M0的尺寸为8*8um2时，接触层2的总横截面面积可以达到14.3605um2，而点状阵列式的接触层2的总横截面面积为8.3304um2。由此可知，具有环形组2a的接触层2能够有效增大通讯面积，以提高通讯速率。另外，覆盖此环形组2a的隔离层3所受的最大拉应力为38.291MPa，远小于覆盖点状阵列式的隔离层3所受的拉应力，由此，环形组2a可以避免产生拉裂，进而导致形成孔隙的问题。
参考图5、图7和图8，在一些实施例中，环形部21包括第一环形部211和第二环形部212。即，用于构成环形组的环形部21定义为第一环形部211，未用于构成环形组的环形部21定义为第二环形部212。第二环形部212的内径小于环形组2a的内径。换言之，第二环形部212的内径小于环形组中最外围的第一环形部211的内径。需要说明的是，环形组2a的尺寸通常较大，其工艺精度的要求较低，工艺难度较低；而第二环形部212又可以充分利用环形组2a的边缘空间或者相邻环形组2a之间的间隙空间，从而有利于降低接触层2的电阻，以提高半导体结构的运行速率。因而，将环形组2a与第二环形部212进行结合的方式，有利于简化工艺制造且提高半导体结构的性能。
在一些实施例中，参考图5，环形组2a为一个，第二环形部212为多个，多个第二环形部212环绕环形组2a。在此种情况下，第一环形部211的剖面形状可以为圆环形。其原因在于，环形组2a的边缘与隔离层3的边缘的距离较远，因此，可以在环形组2a的边缘与隔离层3的边缘之间设置第二环形部212，从而提高空间的利用率。
对比图5和图6可知，在环形组2a为一个，且环形组2a的剖面形状为圆角四方形时，可以不在环形组2a的周围设置第二环形部212。因为圆角四方形的环形组的边缘与隔离层3的边缘之间的距离较近，为了避免应力集中，因而可以不在环形组2a的周围设置第二环形部212。
参考图7-图8和图11-图12，同理可知，接触层2还可以同时包括环形组2a和点状部22，从而在降低工艺难度的同时，使接触层2更加均匀地分布于隔离层3内，以降低拉应力并增加截面面积。
参考图7、图8和图14，在一些实施例中，环形组2a为多个，多个环形组2a在基底1内呈阵列排布，且第二环形部212被多个环形组2a环绕。示例地，多个环形组2a在基底1内呈四方排布，一个第二环形部212被四个环形组2a所环绕。换言之，在环形组2a为四方排布时，四个环形组2a之间具有较大的空间位置，因而将第二环形部212设置于四个环形组2a之间，以提高空间利用率。另外，如图7和图8所示，第二环形部212内还可以具有点状部22，从而增加接触层2的横截面积。
在一些实施例中，第一环形部211的剖面形状可以与第二环形部212的剖面形状相同。具体地，参考图7，第一环形部211和第二环形部212的剖面形状均为圆环形，参考图8，第一环形部211和第二环形部212的剖面形状均为圆角四边形。如此，生产工艺更简单，且半导体结构的均一性更好。另外，在第一环形部211和第二环形部212的剖面形状均为圆角四边形时，第二环形部212的圆角可以朝向相邻两个环形组之间的间隙，第二环形部212的侧边可以朝向第一环形部211的圆角。如此，可以增大第一环形部211与第二环形部212之间的距离，从而降低拉应力。
参考图9和图11，环形部21在垂直于第一方向X上剖面形状为圆环形，且多个环形部21在基底1内为六方排布。即，除了边缘位置的环形部21以外，每个环形部21与其他六个环形部21具有最小距离。在环形部21的剖面形状为圆环形时，采用六方排布可以提高环形部21的密度，从而提高空间利用率。
对比图9和图11可知，在环形部21具有较大的内径时，还可以在环形部21的内部设置点状部22，以增大接触层2的横截面积，另外，点状部22的剖面形状可以为圆点状，从而使得点状部22各处的边缘到环形部21的距离能够保持一致，进而均衡各处的拉应力。在环形部21具有较小内径时，则无需再环形部21的内部设置点状部22，从而可以降低工艺难度，且避免应力集中。
参考图10和图12，环形部21在垂直于第一方向X上的剖面形状为圆角四方形，且多个环形部21在基底1内为四方排布。即，除了边缘位置的环形部21以外，每个环形部21与其他四个环形部21具有最小距离。在环形部21的剖面形状为圆角四方形时，采用四方排布可以提高环形部21的密度，从而提高空间利用率。
对比图10和图12可知，可以根据环形部21内径的大小，选择是否在环形部21内设置点状部22，从而增大接触层2的横截面积，且降低工艺难度，避免应力集中。另外，参考图12，由于四个环形部21之间的空间位置较大，因而可以在四个环形部21之间设置点状部22，以提高空间利用率。此外，继续参考图10和图12，点状部22的形状可以为圆角四边形，从而使得点状部22各处的边缘到环形部21的距离能够保持一致，进而均衡各处的拉应力。
参考图13，环形部21包括十字环形部231和多个三角环形部232；十字环形部231在垂直于第一方向X上的剖面形状为圆角十字形，三角环形部232在垂直于第一方向X上的剖面形状为圆角三角形；多个三角环形部232环绕十字环形部231，且三角环形部232的一个圆角朝向十字环形部231的中心。即，三角环形部232的两个侧边分别朝向十字环形部231的两个较长的侧边。由于十字环形部231和三角环形部232的边长都比较长，因而形成这种接触层2的工艺相对简单。
在一些实施例中，三角环形部232的侧边平行于与其相对设置的十字环形部231的侧边。即三角环形部232和十字环形部231均有多个侧边，二者相互距离最近的侧边相互平行。由此，两个侧边之间的距离处处相等，即三角环形部232的各处边缘与十字环形部231的距离相对一致，从而可以提高拉应力分布的均匀性，避免拉应力集中而产生拉裂的问题，进而避免导致漏电的问题。
值得注意的是，十字环形部231可以将隔离层3的边缘区域划分为四分部分，在一些实施例中，三角环形部232为四个，且四个三角环形部232环绕十字环形部231。因此，三角环形部232可以充分利用十字环形部231的边缘空间。另外，由于十字环形部231的拐角处可以均为圆角，因而可以降低隔离层3所受的拉应力，且避免尖端放电的问题。
在一些实施例中，环形部21还包括中心环形部233，中心环形部233位于十字环形部231的中心；或者，接触层2还包括点状部22，点状部22位于十字环形部231的中心。十字环形部231的中心具有较大的空间位置，在该位置设置中心环形部233或者点状部22可以避免空间浪费，从而充分增大接触层2的横截面积。
参考图14，在一些实施例中，环形部21包括中心环形部233和多个三角环形部232；中心环形部233在垂直于第一方向X上的剖面形状为圆环形或圆角四边形，三角环形部232在垂直于第一方向X上的剖面形状为圆角三角形；多个三角环形部232呈嵌套设置并构成三角环形组23a，至少四个三角环形组23a环绕中心环形部233，且三角环形部232的一个圆角朝向中心环形部233。内径较小的三角环形部232可以利用内径较大的三角环形部232所占据的空间位置，中心环形部233可以利用多个三角环形组23a围成的空间位置，由此，可以在降低拉应力的同时增加接触层2的横截面积。
在一些实施例中，同一三角环形组23a内的多个三角环形部232的侧边可以平行设置，由此，相邻三角环形部232之间的距离处处相等，从而可以分散拉应力。
另外，相邻三角环形组23a相对的侧边相互平行。即相邻三角环形组23a相互距离最近的侧边可以平行设置，从而可以提高三角环形组23a分布的均匀程度，以均衡隔离层3各处的拉应力。
在一些实施例中，参考图5-图12，相邻环形部21之间的间距相同。由此，可以提高环形部21分布的均匀性，避免产生应力集中的问题，进而提高半导体结构的可靠性。需要说明的是，相邻环形部21既可以指同一环形组内的相邻环形部21，也可以指非嵌套设计的相邻环形部21。
在一些实施例中，相邻环形部21之间的间距大于或等于0.5um。需要说明的是，若相邻环形部21之间的间距过大，从而可能难以有效降低接触层2的电阻；若相邻环形部21之间的间距过小，则可能难以有效分散环形部21对隔离层3的拉应力。在相邻环形部21之间的间距保持在上述范围时，有利于兼顾上述两方面的技术问题。
在一些实施例中，环形部21具有均一的环宽。如此，生产工艺更简单，且有利于避免产生应力集中的问题。示例地，环形部21的环宽小于或等于0.25um，比如环宽为0.2um、0.1um或0.15um。在环宽处于上述范围时，可以有效降低隔离层3所受的拉应力。
需要说明的是，前述对接触层2形状及位置的描述仅为示例性说明。本公开实施例并不限于此，可以针对半导体结构性能的具体要求，将环形部21设置为圆形、圆角三角形、圆角长方形、圆角五边形、圆角六边形、圆角十字形以及其他不规则的形状，同时可以对这些形状进行排列、嵌套、组合等变换。另外，本公开实施例所述的内径、周长、环宽、间距、长度、边长等尺寸的方向均垂直于第一方向X。
综上所述，即使基底1内部空间有限，设计的第一焊盘或第二焊盘的面积很小(边长通常为几微米)，本公开实施例所提供的环形部21可以有效增加接触层2的线周长，即可增加接触层2的总横截面面积，达到提升其通讯性能目的；另外，环形部21可以有效接触层2对隔离层3产生的拉应力，降低隔离层3内部的最大拉应力，进而提高隔离层3的隔离效果，达到提高其安全可靠性目的。
如图4、图15-图19所示，本公开另一实施例提供一种半导体结构的制造方法，此制造方法可以用于制造前述实施例所提供的半导体结构，有关此半导体结构的详细说明可以参考前述实施例中。以下将结合附图对本申请一实施例提供的半导体结构的制造方法进行详细说明。需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，图15至图19均为半导体结构的局部结构示意图。
参考图15-图19以及图4，提供基底1，在基底1内形成导电通孔5和接触层2，导电通孔5与接触层2电连接，二者均沿第一方向X延伸，且二者在第一方向X上排布。
基底1可以是复合的多层结构。在一些实施例中，基底1包括衬底11以及形成于衬底11上的器件层12，即基底1可以视为一个芯片的整体。因此，基底1是通过多道工艺步骤形成的。
具体地，参考图15，可以先提供衬底11，在衬底11上沉积金属以形成第二焊盘M1。在第二焊盘M1上沉积氧化硅以作为隔离层3。
参考图16，对隔离层3进行图形化处理，以形成通孔。具体地，先在隔离层3上形成光刻胶层，对光刻胶层进行光刻处理，以形成图形化的光刻胶层。以图形化的光刻胶层为掩膜，刻蚀隔离层3从而形成通孔。此后，在通孔中电镀钨以作为接触层2，此后对接触层2以及隔离层3进行平坦化处理，以使得接触层2的顶面与隔离层3的顶面齐平。
接触层2至少包括环形部21，环形部21在垂直于第一方向X上的剖面为环形。即前述对隔离层3进行图形化处理的步骤是为了在隔离层3中定义出了接触层2的形状。至此，可以在基底1内形成接触层2以及覆盖接触层2侧壁的隔离层3。
参考图17，对隔离层3进行回刻，以去除部分厚度的隔离层3，并露出部分厚度的接触层2。
参考图18，形成保护层4，保护层4覆盖被隔离层3露出的部分厚度的接触层2。示例地，采用化学气相沉积工艺沉积氮化硅以作为保护层4。此后，对保护层4和接触层2进行平坦化处理，以使保护层4的顶面与接触层2的顶面齐平。
氮化硅比氧化硅的硬度和致密度更高，因此，增加保护层4可以提高隔离层3对接触层2的支撑作用，还能够对接触层2起到更好的保护作用。在另一些实施例中，还可以不形成保护层4，即省去图17-图18所示的工艺步骤，由此，可以简化生产工艺，降低生产成本。
参考图19，形成覆盖接触层2和隔离层3的第一焊盘M0。示例地，采用电镀工艺在接触层2和隔离层3上沉积钨以作为第一焊盘M0。
参考图4，在形成第一焊盘M0后，还在第一焊盘M0上形成隔离结构、晶体管、电容、控制电路等实现芯片功能的元件层。此后，形成导电通孔5以贯穿元件层。元件层和前述第一焊盘M0、第二焊盘M1、接触层2、隔离层3等结构共同构成器件层12。
综上所述，可以在隔离层3形成具有环形部21的接触层2。接触层2可以是对称结构，以均衡隔离层3内各处的拉应力。另外，这些环形部21嵌套、排列的阵列数可以是一个，也可以是多个，从而充分利用隔离层3内的空间位置，以增大通讯面积。
在本说明书的描述中，参考术语“一些实施例”、“示例地”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型，故但凡依本公开的权利要求和说明书所做的变化或修饰，皆应属于本公开专利涵盖的范围之内。

Claims (18)

1.一种半导体结构，其特征在于，包括：
基底，所述基底内具有导电通孔和接触层，所述导电通孔与所述接触层电连接，二者均沿第一方向延伸，且二者在所述第一方向上排布；
所述接触层至少包括环形部，所述环形部在垂直于所述第一方向上的剖面为环形；
隔离层，位于所述基底内并覆盖所述接触层的侧壁。
2.根据权利要求1所述的半导体结构，其特征在于，所述环形部为多个，且多个所述环形部间隔设置。
3.根据权利要求2所述的半导体结构，其特征在于，所述环形部在垂直于所述第一方向上的剖面形状为圆环形，且多个所述环形部在所述基底内为六方排布；或者，
所述环形部在垂直于所述第一方向上的剖面形状为圆角四方形，且多个所述环形部在所述基底内为四方排布。
4.根据权利要求2所述的半导体结构，其特征在于，多个内径不同的所述环形部呈嵌套设置，并构成环形组。
5.根据权利要求4所述的半导体结构，其特征在于，相邻所述环形部之间的间距相同。
6.根据权利要求5所述的半导体结构，其特征在于，相邻所述环形部之间的间距大于或等于0.5um。
7.根据权利要求6所述的半导体结构，其特征在于，构成所述环形组的所述环形部定义为第一环形部，所述环形部还包括第二环形部，所述第二环形部的内径小于所述环形组的内径。
8.根据权利要求7所述的半导体结构，其特征在于，所述环形组为多个，多个所述环形组在所述基底内呈阵列排布，且所述第二环形部被多个所述环形组环绕；或者，
所述环形组为一个，所述第二环形部为多个，多个所述第二环形部环绕所述环形组。
9.根据权利要求2所述的半导体结构，其特征在于，所述接触层还包括点状部，所述点状部位于所述环形部内；和/或，
所述点状部位于所述环形部外，并被多个所述环形部环绕。
10.根据权利要求2所述的半导体结构，其特征在于，所述环形部包括十字环形部和多个三角环形部；所述十字环形部在垂直于所述第一方向上的剖面形状为圆角十字形，所述三角环形部在垂直于所述第一方向上的剖面形状为圆角三角形；多个所述三角环形部环绕所述十字环形部，且所述三角环形部的一个圆角朝向所述十字环形部的中心。
11.根据权利要求10所述的半导体结构，其特征在于，所述三角环形部的侧边平行于与其相对设置的所述十字环形部的侧边。
12.根据权利要求10所述的半导体结构，其特征在于，所述环形部还包括中心环形部，所述中心环形部位于所述十字环形部的中心；或者，
所述接触层还包括点状部，所述点状部位于所述十字环形部的中心。
13.根据权利要求2所述的半导体结构，其特征在于，所述环形部包括中心环形部和多个三角环形部；所述中心环形部在垂直于所述第一方向上的剖面形状为圆环形或圆角四边形，所述三角环形部在垂直于所述第一方向上的剖面形状为圆角三角形；多个所述三角环形部呈嵌套设置并构成三角环形组，至少四个所述三角环形组环绕所述中心环形部，且所述三角环形部的一个圆角朝向所述中心环形部。
14.根据权利要求13所述的半导体结构，其特征在于，相邻所述三角环形组相对的侧边相互平行。
15.根据权利要求1所述的半导体结构，其特征在于，所述环形部具有均一的环宽。
16.根据权利要求13所述的半导体结构，其特征在于，所述环形部的环宽小于或等于0.25um。
17.根据权利要求1所述的半导体结构，其特征在于，还包括：分别位于所述接触层相对两侧的第一焊盘和第二焊盘，所述第一焊盘与所述导电通孔和所述接触层连接，所述第二焊盘与所述接触层连接。
18.一种半导体结构的制造方法，其特征在于，包括：
提供基底，在所述基底内形成导电通孔和接触层，所述导电通孔与所述接触层电连接，二者均沿第一方向延伸，且二者在所述第一方向上排布；
所述接触层至少包括环形部，所述环形部在垂直于所述第一方向上的剖面为环形；
在所述基底内形成隔离层，所述隔离层还覆盖所述接触层的侧壁。
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EP3460835B1 (en) * 2017-09-20 2020-04-01 ams AG Method for manufacturing a semiconductor device and semiconductor device
CN114361131A (zh) * 2020-10-13 2022-04-15 长鑫存储技术有限公司 导电结构、半导体结构及其制作方法
CN114512468A (zh) * 2020-11-16 2022-05-17 长鑫存储技术有限公司 半导体结构及其制作方法

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