TWI780216B - 半導體裝置之製造方法及半導體裝置 - Google Patents

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Abstract

本發明提供半導體裝置(10)之製造方法。該方法包括：提供半導體本體(11)之步驟、在該半導體本體(11)中於與自該半導體本體(11)延伸之主要平面垂直之方向上形成溝槽(12)之步驟，及以隔離層(14)塗覆該溝槽(12)之內側壁面(13)之步驟。該方法更包括在該內側壁面(13)處以金屬化層(15)塗覆該隔離層(14)之步驟、在該半導體本體(11)之頂端(16)形成有該溝槽(12)之部位之至少一部分以導電性接觸層(17)塗覆之步驟，其中該接觸層(17)是與該金屬化層(15)電性連接。該方法又包括：以覆蓋層(24)塗覆至少該半導體本體(11)之頂端(16)之一部分與該溝槽(12)之步驟，及藉由移除該接觸層(17)及該覆蓋層(24)之至少一部分而在該半導體本體(11)之頂端(16)處形成接觸墊(18)之該步驟。再者，本發明也提供半導體裝置(10)。

Description

半導體裝置之製造方法及半導體裝置
本發明揭露半導體裝置之製造方法及半導體裝置。
半導體裝置可以包括穿矽通孔(through-siicon-vias)以在由該半導體裝置之頂端至該半導體裝置之積體電路之間形成電性接觸。穿矽通孔延伸穿過該半導體裝置之矽基板並且該穿矽通孔包括與該矽基板隔離之導電層。該導電層在該頂端及該積體電路之間形成電性接觸。為了保護該導電層，在該導電層之上面可以沉積一層覆蓋層(capping layer)。
在該穿矽通孔的不同層間及該矽基板之間或內部，可能例如因為不同的熱膨脹係數而產生應力。該應力可能在該半導體裝置之該製造期間誘發。在該穿矽通孔之不同層間及該矽基板之間或內部之應力可能導致在該穿矽通孔內尤其是在該導電層中之裂紋。因此，可能在該半導體裝置之操作期間產生漏電流，該漏電流可能導致該半 導體裝置之壽命減短或該半導體裝置之失效。
本發明之目的在提供半導體裝置之製造方法，該方法能夠生產高效率的半導體裝置。本發明之另一個目的在提供高效率的半導體裝置。
本發明之目的藉由獨立的專利請求項所達成。而且，實施例是附屬請求項之主旨。
依據本半導體裝置之製造方法之至少一個實施例，該方法包括提供半導體本體之步驟。該半導體本體可以是基板或晶圓。意即該半導體本體是三維的本體並且也可以是六面立方體(cuboid)。該半導體本體包括可以是例如矽之半導體材料。
該方法更包括於該半導體本體中在與自該半導體本體延伸之主要平面垂直之方向上形成溝槽之步驟。該溝槽可以經由於該半導體本體中蝕刻並且該溝槽是從該半導體本體之頂端所形成。配置在該半導體本體內部之導電性接觸部分可以當作用於該溝槽之蝕刻終止部。意即，該接觸部分是配置在離該頂端一定距離處並且該溝槽係由該頂端朝向該接觸部分延伸。該接觸部分可以是與該半導體裝置之積體電路電性連接之導電層。
例如，該溝槽可以具有圓形的橫截面。本發明亦可以使該溝槽具有不同於圓形之橫截面。該溝槽之直徑可以達到例如40μm或80μm。該溝槽之橫截面之垂直方向之尺寸可以是固定的。
該方法更包括以隔離層塗覆該溝槽之內側壁面步驟。該溝槽包括離該頂端最遠之該溝槽之表面也就是底部表面。該溝槽之內側壁面由該底部表面朝向頂端延伸並且該內側壁面係向該垂直方向延伸。該隔離層可以沉積在該頂端處於是該隔離層覆蓋該溝槽之內側壁面及該溝槽之底部表面。再者，該隔離層可以覆蓋該頂端。較佳的是該隔離層完全覆蓋該溝槽之內側壁面及頂端。
該隔離層可以包括例如為二氧化矽(SiO2)或氮化矽(Si3N4)之絕緣材料。由於該溝槽之內側壁面係向垂直方向延伸，該隔離層在內側壁面處之厚度可以是不同於該隔離層在頂端處之厚度。再者，該隔離層在內側壁面處之厚度可以由該頂端之一方朝向底部表面之一方而改變。該隔離層之接近於該底部表面處之橫向方向厚度可以是至少200nm，該橫向方向是垂直於垂直方向。
在以隔離層塗覆該溝槽之內側壁面之後，該隔離層可以由該溝槽之底部表面移除。
該方法更包括以金屬化層塗覆該內側壁面處之該隔離層。意即，該金屬化層是沉積在該溝槽之內側壁面處及在該溝槽之底部表面處。較佳的是，該金屬化層在該內側壁面處完全地覆蓋該隔離層。該金屬化層可以包括導電材料，例如鎢。若該隔離層是由該溝槽之底部表面移除，該金屬化層是直接與該接觸部分接觸。
該方法更包括以導電性接觸層塗覆該半導體本體之頂端形成有溝槽之至少一部分之步驟，使該接觸層 與該金屬化層電性連接。該接觸層是沉積在該半導體本體之該頂端處。本發明可以使該接觸層僅覆蓋該頂端之一部分。該接觸層可以包括例如鋁。該金屬化層及該接觸層是直接接觸在該頂端處。本發明可以使該接觸層在該頂端處之溝槽內部延伸。意即，該接觸層得以該隔離層及該金屬化層覆蓋該溝槽接近該頂端之區域中的該內側壁面之一部分。
該方法更包括以覆蓋層(capping layer)塗覆該半導體本體之頂端之至少一部分及該溝槽之步驟。意即，該覆蓋層覆蓋頂端之至少一部分。較佳是，該溝槽之內側壁面及底面完全由該覆蓋層覆蓋。意即，該覆蓋層是與該金屬化層在該內側壁面處及與該接觸層在該頂端處直接接觸。該覆蓋層可以包括如同例如SiO2或Si3N4之絕緣材料。該覆蓋層可以經由壓力輔助化學氣相沉積而沉積。因該覆蓋層是沉積在該半導體本體之頂端處，該覆蓋層在該頂端之厚度相較於接近該溝槽之底部表面之厚度可以是不同的。
該方法更包括藉由移除該接觸層及該覆蓋層之至少一部分而形成接觸墊在該半導體本體之頂端處之步驟。該接觸層及該覆蓋層藉由使用遮罩蝕刻在頂端之該兩層之至少一部分或某些部位來移除。該接觸墊包括該接觸層之一部分並且該接觸墊是與該溝槽之金屬化層電性連接。該覆蓋層是由該接觸墊移除使得該接觸墊可以電性接觸在該半導體本體之該頂端處。
具有該隔離層該金屬化層及該覆蓋層之溝槽形成貫穿基板本體之穿矽通孔(through-silicon-via)。因此，可以與積體電路電性連接之該接觸部分可以電性接觸在該接觸墊處。
該隔離層是配置成使該金屬化層與該半導體本體絕緣。為了使該金屬化層之所有位置處達到絕緣，該隔離層是需要足夠厚度俾使該半導體本體在該內側壁面之凹凸不平得藉由該隔離層而完全地覆蓋。然而，該隔離層愈厚，在加工期間會產生愈多的應力聚積於該金屬化層中。在該金屬化層中之應力可能導致裂紋於該金屬化層。在這種情況下可能發生漏電流或者由該接觸墊至該接觸部分之電性連接可能中斷。因此，該隔離層、該金屬化層及該覆蓋層之性質是以在這些層之間或之內之應力為最小化之方式而設定。這些層之性質視本身的材料及本身的厚度而定。對於在此所描述之方法，該隔離層、該金屬化層及該覆蓋層之性質是以使在該金屬化層中之裂紋及因此形成漏電流之可能性為最小之方式而設定。因此，該半導體裝置之壽命將會增加而該半導體裝置可以更有效率地運作。
依據本方法之至少一個實施例，該接觸層及該覆蓋層是在該半導體本體之頂端處彼此直接接觸。意即，該覆蓋層係在該頂端處直接地沉積在該接觸層之上面。該覆蓋層在該接觸墊之形成期間作為下層的接觸層之保護之用。因此，該接觸層及該覆蓋層是有利地直接接觸而該接 觸墊係在該覆蓋層之沉積之後形成。利用此種方式，該接觸層在其中之溫度在反覆地升溫及降溫之製造步驟期間可以藉由該覆蓋層保護。這些溫度階梯會誘發該接觸層中之應力，而該應力係由該覆蓋層補償。因此，可以避免裂紋在該接觸層中形成。
依據本方法之至少一個實施例，該覆蓋層是在該接觸層之沉積之後形成。意即，該覆蓋層是沉積該接觸層之上面。因此，該覆蓋層及該接觸層是直接接觸並且該覆蓋層可以作為保護該下層接觸層之用。
依據本方法之至少一個實施例，該覆蓋層包括介電材料。該覆蓋層可以例如包括SiO2或Si3N4。依照這種方式，該覆蓋層可以作為保護該接觸層之用。
依據該方法之至少一個實施例，為形成該接觸墊乃將該覆蓋層之至少一部分從該接觸層移除。該覆蓋層之至少一部分從該接觸層移除而形成包括部分接觸層之接觸墊，該接觸墊可以電性接觸在該頂端處。該接觸墊可以具有矩形或圓形。本發明亦可以使該接觸墊具有另外的形狀。
依據本方法之至少一個實施例，該溝構包括未以任何材料填充之內部體積。意即，該溝槽並未完全地以該隔離層、該金屬化層及該覆蓋層之材料填充。該溝槽之內側壁面是以該不同的層塗覆使得最外層之兩個不同的壁面不接觸。依照這種方式，與該溝槽是完全地填充之情形相比，本發明將需要較少的材料。
依據本方法之至少一個實施例，該覆蓋層之在背離該半導體之頂端之該溝槽一方處之橫向方向之厚度達到至少200nm，而該橫向方向是垂直於該垂直方向。因為該覆蓋層是沉積在該半導體本體之頂端處，該覆蓋層在該內側壁面處之厚度將隨該底部表面之該方向由該頂端遞減。該覆蓋層在該壁面處之厚度是橫向方向之厚度。意即，該覆蓋層在接近於該底部表面之區域中之厚度達到至少200nm。所謂背離該半導體本體之頂端之該溝槽一方處之厚度是指於該區域中或接近該底部表面的該壁面上的覆蓋層之橫向方向之厚度。再者，在該內側壁面上之該覆蓋層在該底部表面之平面橫向方向之厚度達到至少200nm。
因為該覆蓋層之該厚度可以由該頂端朝向該底部表面而遞減，本發明可以使得該覆蓋層在該頂端之該區域中之厚度達到1至5μm。本發明亦可以使得該覆蓋層之厚度由該頂端朝向底部表面而線性遞減。
較佳的是，該覆蓋層之厚度略等於該隔離層在背離該頂端該溝槽一方處之厚度。意即，例如，該覆蓋層在背離該頂端之該溝槽一方處之厚度不同於該隔離層在該背離該頂端之該溝槽一方處之厚度達到少於20%。本發明亦可以使得該覆蓋層之厚度是等於該隔離層在該背離該頂端之該溝槽一方處之厚度。在此情形，對於在該金屬化層中之裂紋之形成及因此漏電流之可能性最小。再者，該覆蓋層在該製造過程中機械性地穩定下層之金屬化層。
該覆蓋層在該背離該頂端之溝槽一方處具有 至少200nm之厚度，一方面該覆蓋層是足夠厚以機械性地穩定該金屬化層及該穿矽通孔，另一方面該覆蓋層是足夠薄以使在金屬化層中形成裂紋之可能性最小。
依據本方法之至少一個實施例，該方法更包括以鈍化層塗覆該半導體本體之頂端及該溝槽之步驟。較佳的是，該鈍化層是在該覆蓋層之沉積之後而沉積。該鈍化層覆蓋該溝槽之內側壁面處及在該底部表面處以及頂端處之覆蓋層。該鈍化層可以包括Si3N4。較佳的是，該鈍化層並未包括氧化物。
依據本方法之至少一個實施例，該鈍化層是直接與該覆蓋層及與該溝槽之內部體積接觸。意即，該鈍化層是直接沉積在該覆蓋層之上面並且沒有其它層是沉積在該鈍化層之上面。因此，該鈍化層是與該溝槽之該內部體積直接接觸。因為未有其它層是沉積在該鈍化層之上面，將不需要可能因為溫度變化而招致裂紋於這些層中之一層之其它加工步驟。
依據本方法之至少一個實施例，該金屬化層是與該半導體裝置之積體電路電性連接。該金屬化層可以例如是經由該接觸部分與該積體電路電性連接。依此方式，該積體電路可以電性接觸在該頂端處之接觸墊處。因此，該半導體裝置可以例如是可表面安裝。
依據本方法之至少一個實施例，該隔離層包括至少兩層。該至少兩層的該隔離層是直接沉積在彼此之上面。該隔離層也可以包括三層。例如，第一層的該隔離 層可以包括SiO2、第二層的該隔離層可以包括Si3N4，而第三層的該隔離層可以包括SiO2。使用包括至少兩層之該隔離層，可以改善該穿矽通孔或在溝構內之層之機械穩定性。在該隔離層之不同的層之間之介面可以做為用於阻止裂紋生長之終止層。因此，包括至少兩層之隔離層改善機械穩定性。
再者，本發明提供半導體裝置。該半導體裝置最好可以藉由在此所描述之其中一個方法所生產。意即，用於製造半導體裝置之方法所揭露之所有特徵亦是揭露該半導體裝置之特徵並且反之亦然。
在該半導體裝置之至少一個實施例中，該半導體裝置包括半導體本體。該半導體本體可以是基板或晶圓並且該半導體本體可以包括例如可以是矽之半導體材料。
該半導體裝置更包括由該半導體本體之頂端於垂直方向延伸穿越該半導體本體之一部分之溝槽，其中該垂直方向是垂直於從該半導體本體延伸之主要平面。該溝槽由該半導體本體之頂端朝向接觸部分延伸。該接觸部分可以是與該半導體裝置之積體電路電性連接之導電層。
該半導體裝置更包括覆蓋該溝槽之內側壁面及該半導體本體頂端之至少一部分之隔離層。該溝槽包括底部表面，該底部表面是該溝槽最遠離該頂端之表面。由該底部表面，該溝槽之該內側壁面朝向該頂端延伸並且該內側壁面在該垂直方向上延伸。較佳的是，該隔離層完全 地覆蓋該溝槽之該內側壁面及該頂端但不覆蓋該底部表面。該隔離層可以包括例如SiO2或Si3N4之絕緣材料。
該半導體裝置更包括覆蓋該隔離層之金屬化層。意即，該隔離層是配置在該半導體本體及該金屬化層之間。較佳的是，該金屬化層覆蓋在該內側壁面處之該隔離層及頂端，也覆蓋底部表面。該金屬化層可以包括例如鎢之導電材料。
該半導體裝置更包括在該半導體本體之該頂端處之導電接觸墊，該接觸墊是與該金屬化層電性連接。該接觸墊覆蓋該半導體本體之該頂端之一部分。該接觸墊是直接配置在該隔離層之上面。該接觸墊包括例如可以是鋁之導電材料。該接觸墊可以直接與該金屬化層接觸使得該接觸墊與金屬化層電性接觸。
該半導體裝置更包括覆蓋該半導體本體之該頂端之一部分及該金屬化層之覆蓋層(capping layer)。該接觸墊是至少有一部分未具有該覆蓋層。較佳的是該金屬化層是由該覆蓋層完全地覆蓋。意即，該覆蓋層可以是在該內側壁面處與該金屬化層直接接觸。該覆蓋層可以包括例如二氧化矽(SiO2)或氮化矽(Si3N4)之絕緣材料。
具有該隔離層、該金屬化層及該覆蓋層之溝槽形成穿越該基板本體之穿矽通孔。因此，可以與積體電路電性連接之該接觸部分可以在該接觸墊處電性接觸。
在該半導體裝置之至少一個實施例中，鈍化層覆蓋該覆蓋層及該半導體本體頂端之至少一部分並且該 接觸墊之至少一個側面是與該鈍化層直接接觸。較佳的是，該鈍化層是直接沉積在該覆蓋層之上面。意即，該覆蓋層可以配置在該鈍化層及該金屬化層之間。因為該接觸墊僅部分覆蓋該頂端，該接觸墊包括至少一個側面非平行，但是例如垂直或斜向於該半導體本體之延伸之該主要表面。該接觸墊之形狀可以例如是經由蝕刻所形成。配置在該接觸墊之該材料上面之該覆蓋層較佳為在與該接觸層相同的步驟中而蝕刻移除。因此，該覆蓋層並未覆蓋該接觸墊之該至少一個側面。因為該鈍化層是在該接觸墊及該覆蓋層之蝕刻之後沉積，該鈍化層是與該接觸墊在至少一個側面處而直接接觸。較佳的是，該鈍化層並未包括氧化物。
在該半導體裝置之至少一個實施例中，在背離該半導體本體之頂端之該溝槽一方處，該覆蓋層之橫向方向之厚度達到至少200nm，該橫向方向是垂直於該垂直方向。因該覆蓋層是沉積在該半導體本體之該頂端處，該覆蓋層在該內側壁面處之厚度可以由該頂端至該底部表面之方向而遞減。在該背離該半導體本體之頂端之該溝槽一方處之厚度意指於該區域中或接近該底部表面處壁面上之橫向方向之覆蓋層厚度。
較佳的是該覆蓋層之厚度大約等於在背離頂端之該溝槽一方處之該隔離層之厚度。本發明亦可能使該覆蓋層之厚度是等於背離頂端之該溝槽一方處之隔離層之厚度。在此情形，在該金屬化層中之裂紋形成之可能性最小。再者，該覆蓋層在製造過程期間機械性地使下層之金 屬化層穩定。
該覆蓋層在背離頂端之該溝槽一方處具有至少200nm之厚度，一方面該覆蓋層是足夠厚以機械性地使該金屬化層及該穿矽通孔之穩定而另一方面該覆蓋層是足夠薄使得金屬化層中之形成裂紋之可能性最小。因此，該半導體裝置是較穩定、其壽命較長而該半導體裝置可以更有效率地運作。
下列圖式說明更進而說明及解釋製造半導體裝置之方法及該半導體裝置之實施例。功能上等同或具有等同功效之組件是藉由等同的圖示標號所標示。等同或功效上等同的組件可能僅就其中該組件先出現之圖式描述，在後續的圖式中不重複描述該組件。
10‧‧‧半導體裝置
11‧‧‧半導體本體
12‧‧‧溝槽
13‧‧‧壁面(內側壁面)
14‧‧‧隔離層
15‧‧‧金屬化層
16‧‧‧頂端
17‧‧‧接觸層
18‧‧‧接觸墊
19‧‧‧底部表面
20‧‧‧鈍化層
21‧‧‧側面
22‧‧‧通孔(穿矽通孔)
23‧‧‧接觸部分
24‧‧‧覆蓋層
x‧‧‧橫向方向
z‧‧‧垂直方向
茲依第1圖中所顯示之該半導體裝置之實施例之剖視圖說明製造半導體裝置之方法。
第2圖顯示該半導體裝置之實施例之頂端之剖視圖。
第3圖顯示在該半導體裝置之實施例之金屬化層內之應力之模擬配置。
第4至8圖顯示該半導體裝置之實施例中之裂紋擴張之可能性。
第9圖中比較不同的半導體裝置之失效率。
第1圖顯示半導體裝置10之實施例之剖視圖。 該半導體裝置10具有包括複數層之穿矽通孔(through-silicon-via)22。該穿矽通孔22之切面經由放大以顯示不同層之配置。為製造該半導體裝置10，提供包括矽之半導體本體11。在該半導體本體11中，在垂直於該半導體本體11之延伸主要平面之垂直方向z(參照第5圖)上形成有溝槽(trench)12。該溝槽12是藉由從該半導體本體11之頂端16蝕刻該半導體本體11而形成。該溝槽12由該頂端16朝向接觸部分23延伸。該接觸部分23為導電層，該導電層是與該半導體裝置10之積體電路電性連接，該半導體裝置10之積體電路未顯示於第1圖中。
該溝槽12包括延伸於垂直方向Z之內側壁面13及在背離頂端16之該溝槽12一方之底部表面19。在形成該溝槽12之後，該溝槽12之內側壁面13、底部表面19及頂端16是完全以隔離層14塗覆。因該隔離層14是沉積在該頂端16處，在該頂端16處之隔離層14之厚度是較在該內側壁面13處之厚度大。該隔離層14在該頂端16處之厚度是垂直方向z之厚度，而該隔離層14在該內側壁面13處之厚度是在垂直於該垂直方向z之橫向方向x之厚度。該隔離層14可以包括SiO2或Si3N4。(方向Z與X之標示在第5圖)
在該隔離層14之沉積之後，該隔離層14是由該底部表面19移除。接著，金屬化層15是沉積在頂端16處、在內側壁面13處及在底部表面19處。該金屬化層15包括例如為鎢之導電材料。意即，該金屬化層15是與 接觸部分23直接接觸。該金屬化層15是從該頂端16處移除或蝕刻去除，使得該金屬化層15僅覆蓋在內側壁面處13之隔離層14及底部表面19。
在下一個步驟中，該頂端16是以可以包括鋁之導電接觸層17塗覆。在該溝槽12之頂端16處，該接觸層17部分地覆蓋該內側壁面13。在該接觸層17覆蓋該內側壁面13之區域中，該導電材料之厚度是顯示為大於在該壁面13之其它部位之厚度。該接觸層17部分覆蓋該內側壁面13以建立在該接觸層17及該金屬化層15之間之電性連接。
接著，覆蓋層24是沉積在該頂端16處、在該內側壁面13處及在該底部表面19處。意即，該覆蓋層24是與該接觸層17直接接觸並且在該接觸層17之沉積之後，除了該覆蓋層24外沒有其它層是直接地沉積。該覆蓋層24完全覆蓋該頂端16、該內側壁面13及該底部表面19。該覆蓋層24可以包括SiO2或Si3N4。背離頂端16之該溝槽12一方處之該覆蓋層24之橫向方向X厚度可以為至少200nm。
在該覆蓋層24之沉積之後，在該頂端16處形成多數個接觸墊18。為該接觸墊18之形成，將該接觸層17及該覆蓋層24從一些位置移除或蝕刻去除。在該溝槽12旁之橫向方向x上形成接觸墊18。從該接觸墊18旁，將該覆蓋層24及該接觸層17移除而形成又一個接觸墊18。接者，將該接觸層17及該覆蓋層24在該溝槽12之另一側 及該又一個接觸墊18旁移除。該接觸墊18包括部分接觸層17。其中一個該接觸墊18是與該金屬層15電連接觸因此與該接觸部分23電性連接。因此，該半導體裝置10之該積體電路可以在該接觸墊18處電性接觸。
在形成該接觸墊18之後，在該頂端16處、在該內側壁面13處及該底部表面19處沈積鈍化層20。該鈍化層20完全覆蓋該頂端16、該內側壁面13及該底部表面19。較佳的是，該鈍化層20並未包括氧化物而是由例如Si3N4所形成。在該鈍化層20之沉積之後，該溝槽12包括未填充任何材料之內部體積。
接著，從該接觸墊18移除一部分鈍化層20使得該接觸墊18可以電性地接觸。因此，該接觸墊18包括在垂直方向z延伸之側面21並且該接觸墊18是與該鈍化層20直接接觸。
第2圖顯示該半導體裝置10之實施例之頂端16之剖視圖。第2圖僅顯示該頂端16之切面而未顯示該溝槽12。該半導體本體11之頂端16是以該隔離層14塗覆。在該隔離層14之上面，形成包括部分接觸層17之接觸墊18。除了部分該接觸墊18之外，該接觸墊18是以該覆蓋層24覆蓋。該鈍化層20覆蓋除了部分該接觸墊18以外之頂端16。在未以該覆蓋層24及該鈍化層20覆蓋之接觸墊18之部位，該接觸墊18可以是電性接觸的。該接觸墊18之側面21是與該鈍化層20直接接觸。
第3圖顯示模擬在該溝槽12之內側壁面13 處之金屬化層15內之應力之配置。該內側壁面13及該半導體本體11之切面顯示於第3圖中之該橫截面。在該金屬化層15中之應力是大於在其它層中之應力。該隔離層14是沉積在該壁面13處並且該金屬化層15覆蓋該隔離層14。在該金屬化層15之上面，配置該覆蓋層24。在x軸上標示10-5之距離尺度。在第3圖中所顯示之這種配置是使用於模擬在穿矽通孔22之金屬化層15內之應力。為了決定在該金屬化層15內之應力，在頂端16及底部表面19之間之中心處之金屬化層15中找出可能的缺陷。該可能的缺陷之能量釋放率與缺陷之擴張之可能性有關。
第4圖係就第3圖所顯示之金屬化層15中可能的缺陷之能量釋放率是依覆蓋層24之不同的厚度而繪製之圖。在x軸上，以奈米單位標示覆蓋層24之厚度。在y軸上，以隨意之單位標示能量釋放率。可能的缺陷之能量釋放率愈高，該缺陷之擴張或在該金屬化層15中之裂紋產生的可能性愈高。在第4圖中所顯示之模擬中，該隔離層14之厚度為600nm。該溝槽12之半徑為10μm並且該能量釋放率是對250℃至室溫之改變而決定。若該覆蓋層24之厚度是大約等於隔離層14之厚度或該覆蓋層24之厚度為至少200nm，對於缺陷擴張之可能性為最小。
在第5圖之左側部分顯示該半導體裝置10之橫截面。該橫截面顯示具有隔離層14，金屬化層15及覆蓋層24之溝槽12之一部分。將該溝槽12之底部表面19處之角落以放大圖示顯示。在第5圖之右側部分中依據該溝槽12內部之垂直位置繪製穿矽通孔22之各層之彎曲情形。在y軸上以隨意單位標示彎曲度，而在z軸上標示該溝槽12內部之垂直位置。所謂彎曲意指橫向方向X上之彎曲，該橫向方向X意指不論該穿矽通孔22之各層之彎曲是朝向溝槽12之內部體積或朝向半導體本體11。該彎曲是依覆蓋層24在10nm及2μm之間之不同厚度而繪製。意即，對於覆蓋層24之2μm之厚度而言，該穿矽通孔22的三層朝向該溝槽12之內部體積彎曲。對於1μm之厚度而言該三層顯示幾乎沒有彎曲。對於更小的厚度而言，該三層係朝向該半導體本體11彎曲。如第4圖所顯示，若覆蓋層24之厚度大約等於隔離層14之厚度，彎曲最小而因此缺陷擴張之可能性亦最小。
第6圖顯示第3圖中所顯示之配置以及將鈍化層20沉積在該覆蓋層24之上之另外一棰配置時在該金屬化層15中之可能缺陷之能量釋放率。如同在第4圖所示，在該X軸上以奈米標示覆蓋層24之厚度。在y軸上，以隨意單位標示能量釋放率。該第6圖中虛線與第4圖中所顯示者相同。實線即指具有包括Si3N4之鈍化層20之該另外的配置。對於具有該鈍化層20之該例子，覆蓋層24之厚度為零或接近零時，缺陷擴張之可能性最小。儘管如此，該覆蓋層24是需要作為在加工期間用於該接觸層17之保護之用。再者，該覆蓋層24機械性地使溝槽12內各層穩定。因此，在該半導體裝置10之實施例中覆蓋層24在背離頂端16之溝槽12一方處之橫向方向X之厚度至少為200nm。
在第7圖中顯示模擬溝槽12之內側壁面13處之不同層內之應力之另一配置。類似於第3圖，第7圖顯示半導體本體11及溝槽12之切面。在半導體裝置10之該實施例中，隔離層14包括三層。該隔離層14之第一層包括SiO2、該隔離層14之第二層包括Si3N4，而該隔離層14之第三層包括SiO2。該金屬化層15是沉積在該隔離層14之該第三層上。在該金屬化層15之上面配置該覆蓋層24。
在第8圖顯示就第7圖所顯示之配置之金屬化層15中之可能的缺陷之能量釋放率及與第3圖中所顯示之配置作比較。實線顯示第7圖中所顯示之配置之能量釋放率，其中該鈍化層20包括三層；而虛線顯示顯在第3圖中所顯示之配置之能量釋放率，其中該鈍化層20僅包括一層。該能量釋放率之差異很微小。然而，若該隔離層14包括至少兩層則每一個介面將產生對裂紋之成長之抵抗作用，而改善穿矽通孔22各層之機械性穩定性。
在第9圖中就8個不同的半導體裝置之失效率作比較。在x軸上標示不同的半導體裝置。在y軸上以隨意的單位標示失效率。該半導體裝置是分成兩個不同的群組。該裝置D1、D2、D5及D7包括比在此所描述之該半導體裝置10更薄之覆蓋層24，這些裝置D1、D2、D5及D7包括包括氧化物之鈍化層。裝置D3、D4、D6及D8包括如同在此所描述之覆蓋層24及鈍化層20，但該鈍化 層20並未包括氧化物。該兩個不同的群組之失效率之比較顯示，對於實現如同在此所描述之該半導體裝置10之失效率相較於具有較薄的覆蓋層及包括氧化物之鈍化層之半導體裝置是顯著地減少。
10‧‧‧半導體裝置
11‧‧‧半導體本體
12‧‧‧溝槽
13‧‧‧壁面(內側壁面)
14‧‧‧隔離層
15‧‧‧金屬化層
16‧‧‧頂端
17‧‧‧接觸層
18‧‧‧接觸墊
19‧‧‧底部表面
20‧‧‧鈍化層
21‧‧‧側面
22‧‧‧通孔
23‧‧‧接觸部分
24‧‧‧覆蓋層

Claims (12)

  1. 一種半導體裝置(10)之製造方法，該方法包括：提供半導體本體(11)，在垂直方向(z)形成溝槽(12)於該半導體本體(11)中，該垂直方向(z)是垂直於從該半導體本體(11)延伸之主要平面，以隔離層(14)塗覆該溝槽(12)之內側壁面(13)，以金屬化層(15)塗覆在該內側壁面(13)處之該隔離層14，以導電接觸層(17)塗覆在該半導體本體(11)之形成該溝槽(12)之頂端(16)處至少一部分，其中該接觸層(17)是與該金屬化層(15)電性連接，以覆蓋層(24)塗覆該半導體本體(11)頂端(16)之至少一部分以及該溝槽(12)，以及藉由移除該接觸層(17)及該覆蓋層(24)之至少一部分而形成接觸墊(18)在該半導體本體(11)之該頂端(16)處；其中之該覆蓋層(24)在背離該半導體本體(11)之該頂端(16)之該溝槽(12)一方處之橫向方向(x)之厚度為至少200nm，該橫向方向(X)是垂直於該垂直方向(Z)。
  2. 如申請專利範圍第1項所述之方法，其中該接觸層(17)及該覆蓋層(24)在該半導體本體(11)之該 頂端(16)處彼此直接接觸。
  3. 如申請專利範圍第1項或第2項所述之方法，其中該覆蓋層(24)是在該接觸層(17)之沉積之後形成。
  4. 如申請專利範圍第1項或第2項所述之方法，其中該覆蓋層(24)包括介電材料。
  5. 如申請專利範圍第1項或第2項所述之方法，其中為形成該接觸墊(18)，將該覆蓋層(24)由該接觸層(17)移除至少一部分。
  6. 如申請專利範圍第1項或第2項所述之方法，其中該溝槽(12)包括未以任何材料填充之內部體積。
  7. 如申請專利範圍第1項或第2項所述之方法，包括以鈍化層(20)塗覆該半導體本體(11)之該頂端(16)及該溝槽(12)。
  8. 如申請專利範圍第7項所述之方法，其中該鈍化層(20)是與該覆蓋層(24)及與該溝槽(12)之內部體積直接接觸。
  9. 如申請專利範圍第1項或第2項所述之方法，其中該金屬化層(15)是與該半導體裝置(10)之積體電路電性連接。
  10. 如申請專利範圍第1項或第2項所述之方法，其中該隔離層(14)包括至少兩層。
  11. 一種半導體裝置(10)包括：半導體本體(11)，溝槽(12)，由該半導體本體(11)之頂端(16) 向垂直方向(z)上延伸穿越至少該半導體本體(11)之一部分，該垂直方向(z)是垂直於從該半導體本體(11)延伸之主要表面，隔離層(14)，覆蓋該溝槽(12)之內側壁面(13)及該半導體本體(11)之該頂端(16)至少一部分，金屬化層(15)，覆蓋該隔離層(14)，導電接觸墊(18)，位在該半導體本體(11)之該頂端處(16)，該接觸墊(18)是與該金屬化層(15)電性連接，以及覆蓋層(24)，覆蓋該半導體本體(11)之頂端(16)之至少一部分及該金屬化層(15)；其中該覆蓋層(24)之背離該半導體本體(11)之頂端(16)之該溝槽(12)一方處之橫向方向(x)之厚度為至少200nm，該橫向方向(x)是垂直於該垂直方向(z)。
  12. 如申請專利範圍第11項所述之半導體裝置(10)，其中有鈍化層(20)覆蓋該覆蓋層(24)及該半導體本體(11)之該頂端(16)之至少一部分，並且該接觸墊(18)之至少一個側面(21)與該鈍化層(20)直接接觸。
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