TWI529891B - 半導體結構及其製作方法 - Google Patents

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Description

半導體結構及其製作方法
本發明是有關一種半導體結構及一種半導體結構的製作方法。
習知在製作影像感測器的半導體結構時，會以透光片設置於晶圓(wafer)的表面，並藉由間隔元件(dam)使透光片與晶圓相隔一間距。接著可透過蝕刻製程於晶圓形成近似V型的溝槽。
待溝槽形成後，會以單一光阻覆蓋晶圓背對透光片的表面。由於重力因素，部分的光阻會填入溝槽中，並覆蓋晶圓朝向溝槽的側壁。之後可利用曝光與蝕刻製程將溝槽中的部分光阻及光阻下方的部分間隔元件去除。如此一來，留在側壁上的光阻便可作為絕緣層。接著，便可於絕緣層上形成導電層，使導電層可與晶圓的焊墊導通。
然而，習知的半導體結構與製作方法因僅用單一光阻填入溝槽，易導致蝕刻溝槽中的光阻時，使晶圓緊鄰溝槽之轉折處的光阻過度減薄。因此，在導電層覆蓋光阻後， 可能因光阻的應力或厚度問題，使半導體結構的可靠度下降。也就是說，習知的半導體結構與製作方法不易控制絕緣層的厚度，且無法彈性調整絕緣層的應力。
本發明之一技術態樣為一種半導體結構。
根據本發明一實施方式，一種半導體結構包含基板、間隔元件、第一絕緣層、第二絕緣層與導電層。基板具有焊墊、溝槽、側壁及相對的第一表面與第二表面。焊墊位於第二表面上。溝槽於第一表面具有第一開口。溝槽於第二表面具有第二開口。側壁朝向溝槽。間隔元件位於第二表面上，且覆蓋第二開口。間隔元件具有凹部，且凹部位於第二開口。第一絕緣層位於部分的側壁上。第二絕緣層位於第一表面上與未被第一絕緣層覆蓋的側壁上，使得第一絕緣層與第二絕緣層間形成分界面。導電層位於第一絕緣層、第二絕緣層與凹部上，且導電層電性接觸焊墊。
在本發明一實施方式中，上述半導體結構更包含球柵陣列。球柵陣列電性接觸位在第一表面上的導電層。
在本發明一實施方式中，上述第一絕緣層相對側壁的第三表面與第二絕緣層相對側壁的第四表面共平面。
在本發明一實施方式中，上述基板為矽晶圓或矽晶片。
在本發明一實施方式中，上述半導體結構更包含透光片。透光片位於間隔元件上，使得間隔元件位於透光片 與基板之間。
在本發明一實施方式中，上述第一絕緣層靠近第一表面的一端緣至第二表面的距離小於第一表面與第二表面間的距離。
本發明之另一技術態樣為一種半導體結構的製作方法。
根據本發明一實施方式，一種半導體結構的製作方法包含下列步驟：(a)設置間隔元件於基板上。(b)形成溝槽貫穿基板，使得溝槽於基板的第一表面具有第一開口，溝槽於基板的第二表面具有第二開口，基板的側壁朝向溝槽。(c)形成第一絕緣層於溝槽中，使得部分的側壁由第一絕緣層覆蓋。(d)形成第二絕緣層於第一絕緣層上、未被第一絕緣層覆蓋的側壁上與第一表面上，使得第一絕緣層與第二絕緣層間形成分界面。(e)去除溝槽中的部分第二絕緣層、部分第一絕緣層與部分間隔元件，使得間隔元件形成凹部，且基板的焊墊從凹部裸露。(f)形成導電層於第一絕緣層、第二絕緣層與凹部上，使得導電層電性接觸焊墊。
在本發明一實施方式中，上述半導體結構的製作方法更包含：形成球柵陣列電性接觸位在第一表面上的導電層。
在本發明一實施方式中，上述半導體結構的製作方法更包含：貼附透光片於間隔元件上，使得間隔元件位於透光片與基板之間。
在本發明一實施方式中，上述半導體結構的製作方 法更包含：沿溝槽縱向切割導電層、間隔元件與透光片。
在本發明一實施方式中，上述步驟(c)包含：於第一絕緣層形成朝向第一開口的曲面。
在本發明一實施方式中，上述步驟(d)包含：形成第二絕緣層於曲面上，使分界面與曲面的位置相同。
在本發明上述實施方式中，由於第一絕緣層形成於溝槽中後，第二絕緣層還會形成於第一絕緣層上、未被第一絕緣層覆蓋的側壁上與第一表面上，因此第二絕緣層較靠近溝槽的第一開口，使第二絕緣層在基板第一表面與側壁的連接處較為平緩。當去除溝槽中的部分第一絕緣層與部分第二絕緣層時，位於第一表面與側壁之連接處的第二絕緣層厚度較容易控制，不易過度減薄。此外，第一絕緣層與第二絕緣層可具有不同的應力，可依產品設計調配使用，較具彈性。如此一來，當導電層形成於第一絕緣層、第二絕緣層與凹部上後，導電層不易剝離(peeling)，可提升半導體結構的可靠度。
100‧‧‧半導體結構
100a‧‧‧半導體結構
110‧‧‧基板
111‧‧‧焊墊
112‧‧‧溝槽
113‧‧‧側壁
114‧‧‧第一表面
115‧‧‧第二表面
116‧‧‧第一開口
117‧‧‧第二開口
120‧‧‧間隔元件
122‧‧‧凹部
130‧‧‧第一絕緣層
132‧‧‧第三表面
134‧‧‧曲面
135‧‧‧分界面
140‧‧‧第二絕緣層
142‧‧‧第四表面
150‧‧‧導電層
160‧‧‧球柵陣列
170‧‧‧透光片
A‧‧‧區域
D1‧‧‧距離
D2‧‧‧距離
L‧‧‧線段
S1‧‧‧步驟
S2‧‧‧步驟
S3‧‧‧步驟
S4‧‧‧步驟
S5‧‧‧步驟
S6‧‧‧步驟
第1圖繪示根據本發明一實施方式之半導體結構的剖面圖。
第2圖繪示根據本發明另一實施方式之半導體結構的剖面圖。
第3圖繪示根據本發明一實施方式之半導體結構的製 作方法的流程圖。
第4圖繪示根據本發明一實施方式之基板、間隔元件與透光片的剖面圖。
第5圖繪示第4圖之基板形成溝槽後的剖面圖。
第6圖繪示第5圖之基板與間隔元件上形成第一絕緣層後的剖面圖。
第7圖繪示第6圖之第一絕緣層圖案化後的剖面圖。
第8圖繪示第7圖之第一絕緣層、未被第一絕緣層覆蓋的側壁與第一表面上形成第二絕緣層後的剖面圖。
第9圖繪示第8圖之溝槽中的部分第二絕緣層、部分第一絕緣層與部分間隔元件去除後的剖面圖。
第10圖繪示第9圖之第一絕緣層、第二絕緣層與凹部上形成導電層後的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖繪示根據本發明一實施方式之半導體結構100的剖面圖。半導體結構100包含基板110、間隔元件120、第一絕緣層130、第二絕緣層140與導電層150。其 中，基板110具有焊墊111、溝槽112、側壁113及相對的第一表面114與第二表面115。焊墊111位於基板110的第二表面115上。溝槽112於第一表面114具有第一開口116，且溝槽112於第二表面115具有第二開口117。也就是說，溝槽112貫穿基板110的第一表面114與第二表面115。側壁113朝向溝槽112。間隔元件120位於基板110的第二表面115上，且覆蓋溝槽112的第二開口117。間隔元件120具有凹部122。凹部122位於第二開口117，且與溝槽112對齊。
此外，第一絕緣層130位於部分的側壁113上。第二絕緣層140位於第一表面114上與未被第一絕緣層130覆蓋的側壁113上，使得第一絕緣層130與第二絕緣層140間形成分界面135。在本實施方式中，側壁113上的第一絕緣層130位於較靠近第二開口117的位置，而側壁113上的第二絕緣層140較靠近第一開口116的位置。導電層150位於第一絕緣層130、第二絕緣層140與間隔元件120的凹部122上，且導電層150電性接觸焊墊111。
在製作半導體結構100時，第一絕緣層130先形成於溝槽112中，並覆蓋第二開口117的間隔元件120。接著以第二絕緣層140覆蓋溝槽112中的第一絕緣層130、未被第一絕緣層130覆蓋的側壁113與第一表面114。之後可採用蝕刻製程圖案化第一絕緣層130與第二絕緣層140，得到第1圖的第一絕緣層130與第二絕緣層140。
由於圖案化第一絕緣層130與第二絕緣層140前， 第二絕緣層140在溝槽112中的位置已由第一絕緣層130墊高，使得第二絕緣層140在第一表面114與側壁113的連接處(即區域A)較為平緩。如此一來，位於第一表面114與側壁113之連接處的第二絕緣層140厚度較容易控制，不易過度減薄。
圖案化第一絕緣層130與第二絕緣層140後，第一絕緣層130相對側壁113的第三表面132與第二絕緣層140相對側壁113的第四表面142可以為共平面，例如第三表面132與第四表面142共同組成一斜面，供導電層150附著。此外，在本實施方式中，第一絕緣層130靠近第一表面114的一端緣至第二表面115的距離D1小於第一表面114與第二表面115間的距離D2。
第一絕緣層130與第二絕緣層140的材料可以包含光阻。第一絕緣層130與第二絕緣層140可以是不同的光阻，也可以是相同的光阻，並不用以限制本發明。第一絕緣層130與第二絕緣層140可具有不同的應力，可依產品設計調配使用，較具彈性。當導電層150形成於第一絕緣層130、第二絕緣層140與凹部122上後，導電層150不易剝離(peeling)，可提升半導體結構100的可靠度。
此外，半導體結構100還可包含球柵陣列160與透光片170。球柵陣列160電性接觸位在第一表面114上的導電層150，使得球柵陣列160與焊墊111間可傳送電性訊號。透光片170位於間隔元件120上，使得間隔元件120位於透光片170與基板110之間。
在本實施方式中，基板110的材質可以包含矽，例如尚未經切割製程的矽晶圓(wafer)。焊墊111的材質可以包含鋁。導電層150的材質可以包含銅。球柵陣列160可以為錫球。透光片170的材質可以包含玻璃或壓克力。然而，上述材料並不用以限制本發明。
第2圖繪示根據本發明另一實施方式之半導體結構100a的剖面圖。半導體結構100a包含基板110、間隔元件120、第一絕緣層130、第二絕緣層140與導電層150。與第1圖實施方式不同的地方在於：第2圖的基板110為矽晶片，也就是矽晶圓經切割製程後的其中一片。同時參閱第1圖與第2圖，當半導體結構100沿溝槽112(如線段L)縱向切割導電層150、間隔元件120與透光片170後，半導體結構100會產生複數個半導體結構100a。其中，半導體結構100a可以為影像感測晶片，例如CMOS元件，但並不用以限制本發明。
應瞭解到，已敘述過的元件連接關係與材料將不再重複贅述。在以下敘述中，將敘述上述半導體結構100、100a的製造方法。
第3圖繪示根據本發明一實施方式之半導體結構的製作方法的流程圖。首先在步驟S1中，設置間隔元件於基板上。接著在步驟S2中，形成溝槽貫穿基板，使得溝槽於基板的第一表面具有第一開口，溝槽於基板的第二表面具有第二開口，基板的側壁朝向溝槽。之後在步驟S3中，形成第一絕緣層於溝槽中，使得部分的側壁由第一絕緣層 覆蓋。接著在步驟S4中，形成第二絕緣層於第一絕緣層上、未被第一絕緣層覆蓋的側壁上與第一表面上，使得第一絕緣層與第二絕緣層間形成分界面。接著在步驟S5中，去除溝槽中的部分第二絕緣層、部分第一絕緣層與部分間隔元件，使得間隔元件形成凹部，且基板的焊墊從凹部裸露。之後在步驟S6中，形成導電層於第一絕緣層、第二絕緣層與凹部上，使得導電層電性接觸焊墊。
在以下敘述中，將敘述上述半導體結構之製造方法的各步驟。
第4圖繪示根據本發明一實施方式之基板110、間隔元件120與透光片170的剖面圖。間隔元件120設置於基板110上。透光片170貼附於間隔元件120上，使得間隔元件120位於透光片170與基板110之間。在製作時，可先將間隔元件120貼附於基板110，接著才將透光片170貼附於間隔元件120；亦可先將間隔元件120貼附於透光片170上，接著才將間隔元件120貼附於基板110。
第5圖繪示第4圖之基板110形成溝槽112後的剖面圖。同時參閱第4圖與第5圖，待間隔元件120設置於基板110後，可形成貫穿基板110的溝槽112，使得溝槽112於基板110的第一表面114具有第一開口116，溝槽112於基板110的第二表面115具有第二開口117，且基板110的側壁113朝向溝槽112。溝槽112可利用蝕刻製程形成，但並不以此為限。
第6圖繪示第5圖之基板110與間隔元件120上形 成第一絕緣層130後的剖面圖。同時參閱第5圖與第6圖，待基板110形成溝槽112後，可採用旋轉塗佈(spin coating)或噴霧塗佈(spray coating)的方式將第一絕緣層130形成於溝槽112中，且覆蓋基板110的第一表面114。由於第一絕緣層130填入溝槽112中，因此第一絕緣層130在溝槽112的位置會呈凹陷狀。
第7圖繪示第6圖之第一絕緣層130圖案化後的剖面圖。同時參閱第6圖與第7圖，待第一絕緣層130覆蓋基板110與間隔元件120後，第一絕緣層130可經曝光與剝除製程圖案化，使第一絕緣層130僅覆蓋部分的側壁113，且形成朝向第一開口116的曲面134。圖案化後的第一絕緣層130如第7圖所示。
第8圖繪示第7圖之第一絕緣層130、未被第一絕緣層130覆蓋的側壁113與第一表面114上形成第二絕緣層140後的剖面圖。同時參閱第7圖與第8圖，待第一絕緣層130圖案化後，可於第一絕緣層130上、未被第一絕緣層130覆蓋的側壁113上與第一表面114上形成第二絕緣層140，使得第一絕緣層130與第二絕緣層140間形成分界面135。第二絕緣層140亦可用旋轉塗佈或噴霧塗佈的方式形成。由於第二絕緣層140形成於第7圖第一絕緣層130的曲面134上，因此第8圖分界面135與第7圖曲面134的位置相同。
第9圖繪示第8圖之溝槽112中的部分第二絕緣層140、部分第一絕緣層130與部分間隔元件120去除後的剖 面圖。同時參閱第8圖與第9圖，待第二絕緣層140覆蓋基板110與第一絕緣層130後，可利用光微影技術(例如曝光、顯影、蝕刻)去除溝槽112中的部分第二絕緣層140、部分第一絕緣層130與部分間隔元件120，使得間隔元件120形成凹部122，且基板110的焊墊111從凹部122裸露。其中，未被去除的第一絕緣層130與第二絕緣層140間仍存在分界面135。
具體而言，由於第一絕緣層130形成於溝槽112中後，第二絕緣層140還會形成於第一絕緣層130上、未被第一絕緣層130覆蓋的側壁113上與第一表面114上，因此第二絕緣層140較靠近溝槽112的第一開口116，使第二絕緣層140在基板110第一表面114與側壁113的連接處(即區域A)較為平緩。當去除溝槽112中的部分第一絕緣層130與部分第二絕緣層140時，位於第一表面114與側壁113之連接處的第二絕緣層140厚度較容易控制，不易過度減薄，可提升半導體結構100(見第1圖)、半導體結構100a(見第2圖)的可靠度。
第10圖繪示第9圖之第一絕緣層130、第二絕緣層140與凹部122上形成導電層150後的剖面圖。同時參閱第9圖與第10圖，待圖案化第一絕緣層130、第二絕緣層140與間隔元件120後，可於第一絕緣層130、第二絕緣層140與凹部122上形成導電層150，使得導電層150電性接觸焊墊111。由於第一絕緣層130與第二絕緣層140可具有不同的應力，因此可依產品設計調配使用，較具彈性。 如此一來，當導電層150形成於第一絕緣層130、第二絕緣層140與凹部122上後，導電層150不易剝離(peeling)，可提升半導體結構100(見第1圖)、半導體結構100a(見第2圖)的可靠度。
同時參閱第1圖與第10圖，待導電層150形成於第一絕緣層130、第二絕緣層140與凹部122後，在後續製程中，可於第一表面114上的導電層150形成球柵陣列160，使導電層150與球柵陣列160電性接觸。接著便可沿溝槽112(如線段L)縱向切割導電層150、間隔元件120與透光片170，而形成第2圖的半導體結構100a。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S1‧‧‧步驟
S2‧‧‧步驟
S3‧‧‧步驟
S4‧‧‧步驟
S5‧‧‧步驟
S6‧‧‧步驟

Claims (12)

  1. 一種半導體結構，包含：一基板，具有一焊墊、一溝槽、一側壁及相對的一第一表面與一第二表面，其中該焊墊位於該第二表面上，該溝槽於該第一表面具有一第一開口，該溝槽於該第二表面具有一第二開口，該側壁朝向該溝槽；一間隔元件，位於該第二表面上，且覆蓋該第二開口，該間隔元件具有一凹部，且該凹部位於該第二開口；一第一絕緣層，位於部分的該側壁上；一第二絕緣層，位於該第一表面上與未被該第一絕緣層覆蓋的該側壁上，使得該第一絕緣層與該第二絕緣層間形成一分界面；以及一導電層，位於該第一絕緣層、該第二絕緣層與該凹部上，且該導電層電性接觸該焊墊。
  2. 如請求項1所述之半導體結構，更包含：一球柵陣列，電性接觸位在該第一表面上的該導電層。
  3. 如請求項1所述之半導體結構，其中該第一絕緣層相對該側壁的一第三表面與該第二絕緣層相對該側壁的一第四表面共平面。
  4. 如請求項1所述之半導體結構，其中該基板為一矽晶圓或一矽晶片。
  5. 如請求項1所述之半導體結構，更包含：一透光片，位於該間隔元件上，使得該間隔元件位於該透光片與該基板之間。
  6. 如請求項1所述之半導體結構，其中該第一絕緣層靠近該第一表面的一端緣至該第二表面的距離小於該第一表面與該第二表面間的距離。
  7. 一種半導體結構的製作方法，包含：(a)設置一間隔元件於一基板上；(b)形成一溝槽貫穿該基板，使得該溝槽於該基板的一第一表面具有一第一開口，該溝槽於該基板的一第二表面具有一第二開口，該基板的一側壁朝向該溝槽；(c)形成一第一絕緣層於該溝槽中，使得部分的該側壁由該第一絕緣層覆蓋；(d)形成一第二絕緣層於該第一絕緣層上、未被該第一絕緣層覆蓋的該側壁上與該第一表面上，使得該第一絕緣層與該第二絕緣層間形成一分界面；(e)去除該溝槽中的部分該第二絕緣層、部分該第一絕緣層與部分該間隔元件，使得該間隔元件形成一凹部，且該基板的一焊墊從該凹部裸露；以及(f)形成一導電層於該第一絕緣層、該第二絕緣層與該凹部上，使得該導電層電性接觸該焊墊。
  8. 如請求項7所述之半導體結構的製作方法，更包含：形成一球柵陣列電性接觸位在該第一表面上的該導電層。
  9. 如請求項7所述之半導體結構的製作方法，更包含：貼附一透光片於該間隔元件上，使得該間隔元件位於該透光片與該基板之間。
  10. 如請求項9所述之半導體結構的製作方法，更包含：沿該溝槽縱向切割該導電層、該間隔元件與該透光片。
  11. 如請求項7所述之半導體結構的製作方法，其中該步驟(c)包含：於該第一絕緣層形成朝向該第一開口的一曲面。
  12. 如請求項11所述之半導體結構的製作方法，其中該步驟(d)包含：形成該第二絕緣層於該曲面上，使該分界面與該曲面的位置相同。
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TWI226090B (en) * 2003-09-26 2005-01-01 Advanced Semiconductor Eng Transparent packaging in wafer level
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
US7569409B2 (en) * 2007-01-04 2009-08-04 Visera Technologies Company Limited Isolation structures for CMOS image sensor chip scale packages
JP5344336B2 (ja) * 2008-02-27 2013-11-20 株式会社ザイキューブ 半導体装置
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
US8432032B2 (en) * 2010-01-13 2013-04-30 Chia-Sheng Lin Chip package and fabrication method thereof
CN103094233B (zh) * 2011-11-04 2015-09-30 精材科技股份有限公司 半导体组件及其制法

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