CN105047680A - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

Info

Publication number
CN105047680A
CN105047680A CN201510207852.2A CN201510207852A CN105047680A CN 105047680 A CN105047680 A CN 105047680A CN 201510207852 A CN201510207852 A CN 201510207852A CN 105047680 A CN105047680 A CN 105047680A
Authority
CN
China
Prior art keywords
insulating barrier
groove
substrate
semiconductor structure
spacer element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510207852.2A
Other languages
English (en)
Inventor
颜裕林
江升壕
陈鈜菖
蓝和谷
范振梅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN105047680A publication Critical patent/CN105047680A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

一种半导体结构及其制作方法，该半导体结构包含基板、间隔元件、第一绝缘层、第二绝缘层与导电层。基板具有焊垫、沟槽、侧壁及相对的第一表面与第二表面。焊垫位于第二表面上。沟槽于第一表面具有第一开口。沟槽于第二表面具有第二开口。侧壁朝向沟槽。间隔元件位于第二表面上，且覆盖第二开口。间隔元件具有凹部，且凹部位于第二表面的第二开口。第一绝缘层位于部分的侧壁上。第二绝缘层位于第一表面上与未被第一绝缘层覆盖的侧壁上，使得第一绝缘层与第二绝缘层间形成分界面。导电层位于第一绝缘层、第二绝缘层与凹部上，且导电层电性接触焊垫。本发明使得导电层不易剥离，可提升半导体结构的可靠度。

Description

半导体结构及其制作方法
技术领域
本发明是有关一种半导体结构及一种半导体结构的制作方法。
背景技术
已知在制作影像感测器的半导体结构时，会以透光片设置于晶圆(wafer)的表面，并通过间隔元件(dam)使透光片与晶圆相隔一间距。接着可通过蚀刻制程于晶圆形成近似V型的沟槽。
待沟槽形成后，会以单一光阻覆盖晶圆背对透光片的表面。由于重力因素，部分的光阻会填入沟槽中，并覆盖晶圆朝向沟槽的侧壁。之后可利用曝光与蚀刻制程将沟槽中的部分光阻及光阻下方的部分间隔元件去除。如此一来，留在侧壁上的光阻便可作为绝缘层。接着，便可于绝缘层上形成导电层，使导电层可与晶圆的焊垫导通。
然而，已知的半导体结构与制作方法因仅用单一光阻填入沟槽，易导致蚀刻沟槽中的光阻时，使晶圆紧邻沟槽的转折处的光阻过度减薄。因此，在导电层覆盖光阻后，可能因光阻的应力或厚度问题，使半导体结构的可靠度下降。也就是说，已知的半导体结构与制作方法不易控制绝缘层的厚度，且无法弹性调整绝缘层的应力。
发明内容
本发明的一技术态样为一种半导体结构。
根据本发明一实施方式，一种半导体结构包含基板、间隔元件、第一绝缘层、第二绝缘层与导电层。基板具有焊垫、沟槽、侧壁及相对的第一表面与第二表面。焊垫位于第二表面上。沟槽于第一表面具有第一开口。沟槽于第二表面具有第二开口。侧壁朝向沟槽。间隔元件位于第二表面上，且覆盖第二开口。间隔元件具有凹部，且凹部位于第二开口。第一绝缘层位于部分的侧壁上。第二绝缘层位于第一表面上与未被第一绝缘层覆盖的侧壁上，使得第一绝缘层与第二绝缘层间形成分界面。导电层位于第一绝缘层、第二绝缘层与凹部上，且导电层电性接触焊垫。
在本发明一实施方式中，上述半导体结构还包含球栅阵列。球栅阵列电性接触位在第一表面上的导电层。
在本发明一实施方式中，上述第一绝缘层相对侧壁的第三表面与第二绝缘层相对侧壁的第四表面共平面。
在本发明一实施方式中，上述基板为硅晶圆或硅晶片。
在本发明一实施方式中，上述半导体结构还包含透光片。透光片位于间隔元件上，使得间隔元件位于透光片与基板之间。
在本发明一实施方式中，上述第一绝缘层靠近第一表面的一端缘至第二表面的距离小于第一表面与第二表面间的距离。
本发明的另一技术态样为一种半导体结构的制作方法。
根据本发明一实施方式，一种半导体结构的制作方法包含下列步骤：(a)设置间隔元件于基板上；(b)形成沟槽贯穿基板，使得沟槽于基板的第一表面具有第一开口，沟槽于基板的第二表面具有第二开口，基板的侧壁朝向沟槽；(c)形成第一绝缘层于沟槽中，使得部分的侧壁由第一绝缘层覆盖；(d)形成第二绝缘层于第一绝缘层上、未被第一绝缘层覆盖的侧壁上与第一表面上，使得第一绝缘层与第二绝缘层间形成分界面；(e)去除沟槽中的部分第二绝缘层、部分第一绝缘层与部分间隔元件，使得间隔元件形成凹部，且基板的焊垫从凹部裸露；以及(f)形成导电层于第一绝缘层、第二绝缘层与凹部上，使得导电层电性接触焊垫。
在本发明一实施方式中，上述半导体结构的制作方法还包含：形成球栅阵列电性接触位在第一表面上的导电层。
在本发明一实施方式中，上述半导体结构的制作方法还包含：贴附透光片于间隔元件上，使得间隔元件位于透光片与基板之间。
在本发明一实施方式中，上述半导体结构的制作方法还包含：沿沟槽纵向切割导电层、间隔元件与透光片。
在本发明一实施方式中，上述步骤(c)包含：于第一绝缘层形成朝向第一开口的曲面。
在本发明一实施方式中，上述步骤(d)包含：形成第二绝缘层于曲面上，使分界面与曲面的位置相同。
在本发明上述实施方式中，由于第一绝缘层形成于沟槽中后，第二绝缘层还会形成于第一绝缘层上、未被第一绝缘层覆盖的侧壁上与第一表面上，因此第二绝缘层较靠近沟槽的第一开口，使第二绝缘层在基板第一表面与侧壁的连接处较为平缓。当去除沟槽中的部分第一绝缘层与部分第二绝缘层时，位于第一表面与侧壁的连接处的第二绝缘层厚度较容易控制，不易过度减薄。此外，第一绝缘层与第二绝缘层可具有不同的应力，可依产品设计调配使用，较具弹性。如此一来，当导电层形成于第一绝缘层、第二绝缘层与凹部上后，导电层不易剥离(peeling)，可提升半导体结构的可靠度。
附图说明
图1绘示根据本发明一实施方式的半导体结构的剖面图。
图2绘示根据本发明另一实施方式的半导体结构的剖面图。
图3绘示根据本发明一实施方式的半导体结构的制作方法的流程图。
图4绘示根据本发明一实施方式的基板、间隔元件与透光片的剖面图。
图5绘示图4的基板形成沟槽后的剖面图。
图6绘示图5的基板与间隔元件上形成第一绝缘层后的剖面图。
图7绘示图6的第一绝缘层图案化后的剖面图。
图8绘示图7的第一绝缘层、未被第一绝缘层覆盖的侧壁与第一表面上形成第二绝缘层后的剖面图。
图9绘示图8的沟槽中的部分第二绝缘层、部分第一绝缘层与部分间隔元件去除后的剖面图。
图10绘示图9的第一绝缘层、第二绝缘层与凹部上形成导电层后的剖面图。
其中，附图中符号的简单说明如下：
100：半导体结构100a：半导体结构
110：基板111：焊垫
112：沟槽113：侧壁
114：第一表面115：第二表面
116：第一开口117：第二开口
120：间隔元件122：凹部
130：第一绝缘层132：第三表面
134：曲面135：分界面
140：第二绝缘层142：第四表面
150：导电层160：球栅阵列
170：透光片A：区域
D1～D2：距离S1～S6：步骤
L：线段。
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
图1绘示根据本发明一实施方式的半导体结构100的剖面图。半导体结构100包含基板110、间隔元件120、第一绝缘层130、第二绝缘层140与导电层150。其中，基板110具有焊垫111、沟槽112、侧壁113及相对的第一表面114与第二表面115。焊垫111位于基板110的第二表面115上。沟槽112于第一表面114具有第一开口116，且沟槽112于第二表面115具有第二开口117。也就是说，沟槽112贯穿基板110的第一表面114与第二表面115。侧壁113朝向沟槽112。间隔元件120位于基板110的第二表面115上，且覆盖沟槽112的第二开口117。间隔元件120具有凹部122。凹部122位于第二开口117，且与沟槽112对齐。
此外，第一绝缘层130位于部分的侧壁113上。第二绝缘层140位于第一表面114上与未被第一绝缘层130覆盖的侧壁113上，使得第一绝缘层130与第二绝缘层140间形成分界面135。在本实施方式中，侧壁113上的第一绝缘层130位于较靠近第二开口117的位置，而侧壁113上的第二绝缘层140较靠近第一开口116的位置。导电层150位于第一绝缘层130、第二绝缘层140与间隔元件120的凹部122上，且导电层150电性接触焊垫111。
在制作半导体结构100时，第一绝缘层130先形成于沟槽112中，并覆盖第二开口117的间隔元件120。接着以第二绝缘层140覆盖沟槽112中的第一绝缘层130、未被第一绝缘层130覆盖的侧壁113与第一表面114。之后可采用蚀刻制程图案化第一绝缘层130与第二绝缘层140，得到图1的第一绝缘层130与第二绝缘层140。
由于图案化第一绝缘层130与第二绝缘层140前，第二绝缘层140在沟槽112中的位置已由第一绝缘层130垫高，使得第二绝缘层140在第一表面114与侧壁113的连接处(即区域A)较为平缓。如此一来，位于第一表面114与侧壁113的连接处的第二绝缘层140厚度较容易控制，不易过度减薄。
图案化第一绝缘层130与第二绝缘层140后，第一绝缘层130相对侧壁113的第三表面132与第二绝缘层140相对侧壁113的第四表面142可以为共平面，例如第三表面132与第四表面142共同组成一斜面，供导电层150附着。此外，在本实施方式中，第一绝缘层130靠近第一表面114的一端缘至第二表面115的距离D1小于第一表面114与第二表面115间的距离D2。
第一绝缘层130与第二绝缘层140的材料可以包含光阻。第一绝缘层130与第二绝缘层140可以是不同的光阻，也可以是相同的光阻，并不用以限制本发明。第一绝缘层130与第二绝缘层140可具有不同的应力，可依产品设计调配使用，较具弹性。当导电层150形成于第一绝缘层130、第二绝缘层140与凹部122上后，导电层150不易剥离(peeling)，可提升半导体结构100的可靠度。
此外，半导体结构100还可包含球栅阵列160与透光片170。球栅阵列160电性接触位在第一表面114上的导电层150，使得球栅阵列160与焊垫111间可传送电性信号。透光片170位于间隔元件120上，使得间隔元件120位于透光片170与基板110之间。
在本实施方式中，基板110的材质可以包含硅，例如尚未经切割制程的硅晶圆(wafer)。焊垫111的材质可以包含铝。导电层150的材质可以包含铜。球栅阵列160可以为锡球。透光片170的材质可以包含玻璃或亚克力材料。然而，上述材料并不用以限制本发明。
图2绘示根据本发明另一实施方式的半导体结构100a的剖面图。半导体结构100a包含基板110、间隔元件120、第一绝缘层130、第二绝缘层140与导电层150。与图1实施方式不同的地方在于：图2的基板110为硅晶片，也就是硅晶圆经切割制程后的其中一片。同时参阅图1与图2，当半导体结构100沿沟槽112(如线段L)纵向切割导电层150、间隔元件120与透光片170后，半导体结构100会产生多个半导体结构100a。其中，半导体结构100a可以为影像感测晶片，例如CMOS元件，但并不用以限制本发明。
应了解到，已叙述过的元件连接关系与材料将不再重复赘述。在以下叙述中，将叙述上述半导体结构100、100a的制造方法。
图3绘示根据本发明一实施方式的半导体结构的制作方法的流程图。首先在步骤S1中，设置间隔元件于基板上。接着在步骤S2中，形成沟槽贯穿基板，使得沟槽于基板的第一表面具有第一开口，沟槽于基板的第二表面具有第二开口，基板的侧壁朝向沟槽。之后在步骤S3中，形成第一绝缘层于沟槽中，使得部分的侧壁由第一绝缘层覆盖。接着在步骤S4中，形成第二绝缘层于第一绝缘层上、未被第一绝缘层覆盖的侧壁上与第一表面上，使得第一绝缘层与第二绝缘层间形成分界面。接着在步骤S5中，去除沟槽中的部分第二绝缘层、部分第一绝缘层与部分间隔元件，使得间隔元件形成凹部，且基板的焊垫从凹部裸露。之后在步骤S6中，形成导电层于第一绝缘层、第二绝缘层与凹部上，使得导电层电性接触焊垫。
在以下叙述中，将叙述上述半导体结构的制造方法的各步骤。
图4绘示根据本发明一实施方式的基板110、间隔元件120与透光片170的剖面图。间隔元件120设置于基板110上。透光片170贴附于间隔元件120上，使得间隔元件120位于透光片170与基板110之间。在制作时，可先将间隔元件120贴附于基板110，接着才将透光片170贴附于间隔元件120；亦可先将间隔元件120贴附于透光片170上，接着才将间隔元件120贴附于基板110。
图5绘示图4的基板110形成沟槽112后的剖面图。同时参阅图4与图5，待间隔元件120设置于基板110后，可形成贯穿基板110的沟槽112，使得沟槽112于基板110的第一表面114具有第一开口116，沟槽112于基板110的第二表面115具有第二开口117，且基板110的侧壁113朝向沟槽112。沟槽112可利用蚀刻制程形成，但并不以此为限。
图6绘示图5的基板110与间隔元件120上形成第一绝缘层130后的剖面图。同时参阅图5与图6，待基板110形成沟槽112后，可采用旋转涂布(spincoating)或喷雾涂布(spraycoating)的方式将第一绝缘层130形成于沟槽112中，且覆盖基板110的第一表面114。由于第一绝缘层130填入沟槽112中，因此第一绝缘层130在沟槽112的位置会呈凹陷状。
图7绘示图6的第一绝缘层130图案化后的剖面图。同时参阅图6与图7，待第一绝缘层130覆盖基板110与间隔元件120后，第一绝缘层130可经曝光与剥除制程图案化，使第一绝缘层130仅覆盖部分的侧壁113，且形成朝向第一开口116的曲面134。图案化后的第一绝缘层130如图7所示。
图8绘示图7的第一绝缘层130、未被第一绝缘层130覆盖的侧壁113与第一表面114上形成第二绝缘层140后的剖面图。同时参阅图7与图8，待第一绝缘层130图案化后，可于第一绝缘层130上、未被第一绝缘层130覆盖的侧壁113上与第一表面114上形成第二绝缘层140，使得第一绝缘层130与第二绝缘层140间形成分界面135。第二绝缘层140亦可用旋转涂布或喷雾涂布的方式形成。由于第二绝缘层140形成于图7第一绝缘层130的曲面134上，因此图8分界面135与图7曲面134的位置相同。
图9绘示图8的沟槽112中的部分第二绝缘层140、部分第一绝缘层130与部分间隔元件120去除后的剖面图。同时参阅图8与图9，待第二绝缘层140覆盖基板110与第一绝缘层130后，可利用光微影技术(例如曝光、显影、蚀刻)去除沟槽112中的部分第二绝缘层140、部分第一绝缘层130与部分间隔元件120，使得间隔元件120形成凹部122，且基板110的焊垫111从凹部122裸露。其中，未被去除的第一绝缘层130与第二绝缘层140间仍存在分界面135。
具体而言，由于第一绝缘层130形成于沟槽112中后，第二绝缘层140还会形成于第一绝缘层130上、未被第一绝缘层130覆盖的侧壁113上与第一表面114上，因此第二绝缘层140较靠近沟槽112的第一开口116，使第二绝缘层140在基板110第一表面114与侧壁113的连接处(即区域A)较为平缓。当去除沟槽112中的部分第一绝缘层130与部分第二绝缘层140时，位于第一表面114与侧壁113的连接处的第二绝缘层140厚度较容易控制，不易过度减薄，可提升半导体结构100(见图1)、半导体结构100a(见图2)的可靠度。
图10绘示图9的第一绝缘层130、第二绝缘层140与凹部122上形成导电层150后的剖面图。同时参阅图9与图10，待图案化第一绝缘层130、第二绝缘层140与间隔元件120后，可于第一绝缘层130、第二绝缘层140与凹部122上形成导电层150，使得导电层150电性接触焊垫111。由于第一绝缘层130与第二绝缘层140可具有不同的应力，因此可依产品设计调配使用，较具弹性。如此一来，当导电层150形成于第一绝缘层130、第二绝缘层140与凹部122上后，导电层150不易剥离(peeling)，可提升半导体结构100(见图1)、半导体结构100a(见图2)的可靠度。
同时参阅图1与图10，待导电层150形成于第一绝缘层130、第二绝缘层140与凹部122后，在后续制程中，可于第一表面114上的导电层150形成球栅阵列160，使导电层150与球栅阵列160电性接触。接着便可沿沟槽112(如线段L)纵向切割导电层150、间隔元件120与透光片170，而形成图2的半导体结构100a。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (12)

1.一种半导体结构，其特征在于，包含：
一基板，具有一焊垫、一沟槽、一侧壁及相对的一第一表面与一第二表面，其中该焊垫位于该第二表面上，该沟槽于该第一表面具有一第一开口，该沟槽于该第二表面具有一第二开口，该侧壁朝向该沟槽；
一间隔元件，位于该第二表面上，且覆盖该第二开口，该间隔元件具有一凹部，且该凹部位于该第二开口；
一第一绝缘层，位于部分的该侧壁上；
一第二绝缘层，位于该第一表面上与未被该第一绝缘层覆盖的该侧壁上，使得该第一绝缘层与该第二绝缘层间形成一分界面；以及
一导电层，位于该第一绝缘层、该第二绝缘层与该凹部上，且该导电层电性接触该焊垫。
2.根据权利要求1所述的半导体结构，其特征在于，还包含：
一球栅阵列，电性接触位在该第一表面上的该导电层。
3.根据权利要求1所述的半导体结构，其特征在于，该第一绝缘层相对该侧壁的一第三表面与该第二绝缘层相对该侧壁的一第四表面共平面。
4.根据权利要求1所述的半导体结构，其特征在于，该基板为一硅晶圆或一硅晶片。
5.根据权利要求1所述的半导体结构，其特征在于，还包含：
一透光片，位于该间隔元件上，使得该间隔元件位于该透光片与该基板之间。
6.根据权利要求1所述的半导体结构，其特征在于，该第一绝缘层靠近该第一表面的一端缘至该第二表面的距离小于该第一表面与该第二表面间的距离。
7.一种半导体结构的制作方法，其特征在于，包含：
a)设置一间隔元件于一基板上；
b)形成一沟槽贯穿该基板，使得该沟槽于该基板的一第一表面具有一第一开口，该沟槽于该基板的一第二表面具有一第二开口，该基板的一侧壁朝向该沟槽；
c)形成一第一绝缘层于该沟槽中，使得部分的该侧壁由该第一绝缘层覆盖；
d)形成一第二绝缘层于该第一绝缘层上、未被该第一绝缘层覆盖的该侧壁上与该第一表面上，使得该第一绝缘层与该第二绝缘层间形成一分界面；
e)去除该沟槽中的部分该第二绝缘层、部分该第一绝缘层与部分该间隔元件，使得该间隔元件形成一凹部，且该基板的一焊垫从该凹部裸露；以及
f)形成一导电层于该第一绝缘层、该第二绝缘层与该凹部上，使得该导电层电性接触该焊垫。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，还包含：
形成一球栅阵列电性接触位在该第一表面上的该导电层。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，还包含：
贴附一透光片于该间隔元件上，使得该间隔元件位于该透光片与该基板之间。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，还包含：
沿该沟槽纵向切割该导电层、该间隔元件与该透光片。
11.根据权利要求7所述的半导体结构的制作方法，其特征在于，步骤c)包含：
于该第一绝缘层形成朝向该第一开口的一曲面。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，步骤d)包含：
形成该第二绝缘层于该曲面上，使该分界面与该曲面的位置相同。
CN201510207852.2A 2014-05-01 2015-04-28 半导体结构及其制作方法 Pending CN105047680A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103115723A TWI529891B (zh) 2014-05-01 2014-05-01 半導體結構及其製作方法
TW103115723 2014-05-01

Publications (1)

Publication Number Publication Date
CN105047680A true CN105047680A (zh) 2015-11-11

Family

ID=54355824

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510207852.2A Pending CN105047680A (zh) 2014-05-01 2015-04-28 半导体结构及其制作方法

Country Status (3)

Country Link
US (1) US9236429B2 (zh)
CN (1) CN105047680A (zh)
TW (1) TWI529891B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111095526A (zh) * 2017-09-20 2020-05-01 ams有限公司 用于制造半导体器件的方法以及半导体器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI578420B (zh) * 2015-05-04 2017-04-11 精材科技股份有限公司 半導體結構及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050095750A1 (en) * 2003-09-26 2005-05-05 Advanced Semiconductor Engineering, Inc. Wafer level transparent packaging
CN101217156A (zh) * 2007-01-04 2008-07-09 采钰科技股份有限公司 电子元件与cmos图像传感器的芯片级封装及制造方法
CN103094233A (zh) * 2011-11-04 2013-05-08 精材科技股份有限公司 半导体组件及其制法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
JP5344336B2 (ja) * 2008-02-27 2013-11-20 株式会社ザイキューブ 半導体装置
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
US8432032B2 (en) * 2010-01-13 2013-04-30 Chia-Sheng Lin Chip package and fabrication method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050095750A1 (en) * 2003-09-26 2005-05-05 Advanced Semiconductor Engineering, Inc. Wafer level transparent packaging
CN101217156A (zh) * 2007-01-04 2008-07-09 采钰科技股份有限公司 电子元件与cmos图像传感器的芯片级封装及制造方法
CN103094233A (zh) * 2011-11-04 2013-05-08 精材科技股份有限公司 半导体组件及其制法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111095526A (zh) * 2017-09-20 2020-05-01 ams有限公司 用于制造半导体器件的方法以及半导体器件
CN111095526B (zh) * 2017-09-20 2023-06-16 ams有限公司 用于制造半导体器件的方法以及半导体器件

Also Published As

Publication number Publication date
TW201543634A (zh) 2015-11-16
TWI529891B (zh) 2016-04-11
US20150318348A1 (en) 2015-11-05
US9236429B2 (en) 2016-01-12

Similar Documents

Publication Publication Date Title
CN102194777B (zh) 晶片封装体及其形成方法
CN103681704B (zh) Bsi芯片中的多金属膜堆叠件
CN102157462B (zh) 晶片封装体及其制造方法
CN102891117B (zh) 晶片封装体及其制造方法
CN103107157B (zh) 晶片封装体及其形成方法
JP6376750B2 (ja) 半導体装置および半導体装置の製造方法
CN102856336A (zh) 晶片封装体及其形成方法
TW201505144A (zh) 晶片封裝體及其製造方法
US9331256B2 (en) Semiconductor structure with sensor chip and landing pads
TWI540655B (zh) 半導體結構及其製造方法
CN105047680A (zh) 半导体结构及其制作方法
CN106449686A (zh) 一种背照式图像传感器的背面结构及其制备方法
CN103928410B (zh) 封装结构及其制作方法
US9520440B2 (en) Imaging device and method of manufacturing the same
WO2017103683A3 (en) Microbolometer structure
JP6865751B2 (ja) Ｌｅｄデバイス性能及び信頼性の向上のためのコンタクトエッチング及びメタライゼーション
CN105097763A (zh) 半导体结构及其制造方法
CN104078421A (zh) 非晶硅光电二极管基板的制造方法、基板及半导体装置
CN105895572A (zh) 晶片封装体及其制造方法
JP2005101144A (ja) 半導体装置および半導体装置の製造方法
CN108039318B (zh) 抗光照干扰的半导体芯片的制作方法
TWI549243B (zh) 半導體結構及其製造方法
CN105742300A (zh) 晶片封装体及其制作方法
JP2015201493A (ja) 半導体装置及びその製造方法
US9140662B1 (en) Preventing stray currents in sensors in conductive media

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20151111