JP6415604B2 - 本体貫通ビアライナの堆積 - Google Patents

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Description

本開示は、集積回路に関し、より具体的には、シリコン貫通ビアまたは他の本体貫通ビアの構造のためのライナに関する。
シリコン貫通ビア（ＴＳＶ）は、シリコン基板の中を通過する導電接続である。ＴＳＶ相互接続は、デバイス間で短い接続距離および速い速度を可能にする３次元システムインパッケージング（３Ｄ‐ＳｉＰ）技術と共に使用され得る。ＴＳＶは、基板にエッチングされた複数の開口部へと銅等の導電性材料を堆積させることで形成され得る。ＴＳＶライナとしても呼ばれる、シリコンと導電性材料との間の非導電層は、絶縁体としての役割を果たす。ＴＳＶ開口部のアスペクト比（すなわち、高さ対幅）は、例えば１２：１等、高い場合があり、ライナの形成をより困難にする。化学気相成長（ＣＶＤ）プラットフォーム上のライナ堆積工程は、キャップとしてのプラズマ支援の密封した圧縮酸化膜が後に続く、引張熱フィルムの堆積を含む。
典型的なＴＳＶ構造の部分的断面を示す。 図１ＡのＴＳＶ構造の一部の詳細図を示す。 本開示の実施形態に従って構成されたＴＳＶ構造の一部の断面を示す。 本開示の実施形態に従って構成されたＴＳＶ構造の一部の断面を示す。 本開示の実施形態に従って構成されたＴＳＶ構造を製造するための方法論を示す。 本開示の実施形態に従って構成されたＴＳＶ構造で実装されるコンピューティングシステムを示す。
複数の本体貫通ビアライナ構造、および、集積回路における複数のそのようなライナ構造を形成する処理について、複数の技術が開示される。実施形態において、集積回路は、１または複数のシリコン貫通ビア（ＴＳＶ）を有するシリコン半導体基板を含むが、他の本体貫通ビアが当該開示に照らし理解されるように使用され得る。各ＴＳＶは、基板の少なくとも一部を貫通して、例えば、基板の一方側（例えば、上部）から基板の反対面（例えば、底部）へ、または基板の一方の内部層から別の内部層まで延在する。ライナが、基板と各ＴＳＶとの間に配置される。ライナは、共に挟まれた複数の似ていない絶縁膜（例えば、引張膜および圧縮膜）の複数の交互の層で形成される。例えば、ライナは、２またはそれより多くの０．５×厚さの温度層および２またはそれより多くの０．５×厚さの圧縮層を交互に並んで連続して堆積させることで形成され得る。当該開示に照らし更に理解されるように、引張および圧縮膜が交互に堆積されるアプローチを使用することによって、応力がライナにおいて緩和され得、ビアの底部の角で複数の亀裂または継ぎ目等の欠陥を減らすか、または完全に排除する。それらの複数の技術は、例えば、２、３例を挙げると、離散メモリデバイス（例えば、不揮発性および揮発性メモリチップ）、統合システム設計（例えば、専用のシリコン）またはオンチップメモリ（例えば、オンチップ不揮発性キャッシュを有するマイクロプロセッサ）において、実施され得る。多数の他の実施形態、変更、および応用が、当該開示に照らし明らかになるであろう。
［概要］ 通常、ＴＳＶ相互接続を有する集積回路（ＩＣ）の製造処理の間、ビアにおける導体をシリコンから電気的に絶縁すべく、ビアがシリコン基板へとエッチングされた後にＴＳＶライナが堆積される。上で述べたように、化学気相成長（ＣＶＤ）プラットフォーム上のライナ堆積工程は、キャップとしてのプラズマ支援の密封した圧縮酸化膜が後に続く引張熱フィルムの堆積を含み得る。このアプローチは、ライナの高堆積速度または大きい厚さによって引き起こされる熱フィルムにおける応力の不整合および固有の引張応力により、ＴＳＶとビアの底部の角との間に複数の亀裂または継ぎ目をもたらし得る。亀裂または継ぎ目は、リークパスを提供し得、アニール処理の間に悪化し得、リークの２、３桁の増加をもたらす可能性がある。より詳細に、図１Ａは、基板１０２が引張膜層１１２および圧縮膜層１１４を有するライナ１１０によってビア１０４から絶縁されるＩＣ１００の部分的断面を示す。図１Ｂは、ライナ１１０がランディングパッド１０６上に搭載されているＩＣ１００の一部の詳細図である。引張膜１１２は、図１Ａおよび図１Ｂに示される態様において堆積される場合、ライナの高堆積速度または厚さによって引き起こされるライナ１１０の固有の応力により、ビア１０４および基板１０２の角１２２で亀裂１２０または継ぎ目を発達させ得る。この亀裂１２０または継ぎ目は、ビア１０４と基板１０２との間に望ましくないリークパスを設け得る。
従って、本開示の実施形態に従って、ＴＳＶライナ構造およびＴＳＶライナ堆積工程は、引張および圧縮膜が交互に堆積される挟み込みアプローチを使用して、ＩＣの機能的仕様を満たすべく、そのようなリークパスを減少させ得る。特に、各層が複数の薄い層に堆積される箇所で、交互する様式の複数のＴＳＶライナ層を実装することによって、ライナにおける応力は緩和され得る。本開示の構造および技術の使用は、本開示で様々に記載されるように、似ていない構造の交互する複数の層を使用するライナ構造を有する所与の集積回路または他のデバイスの撮像技術（例えば、透過電子顕微鏡法またはＴＥＭ）を用いることで断面的に識別され得る。例えば、ＴＥＭ撮像を使用すると、熱誘電体膜層とプラズマ支援化学気相成長（ＰＥＣＶＤ）誘電体膜層との間で、密度、屈折率、係数／硬度、および誘電率において観察可能な相違があろう。
複数の交互する層を有するＴＳＶライナを使用する多数の実施形態および構成が、例えば、ライナにおける応力で引き起こされる亀裂または継ぎ目を回避するのに個々の層を十分に薄く維持するように、ライナの所望される合計の厚さに応じて、層の数を変更する（例えば、４、６等）ことによって、実現され得る。本明細書において記載される構造および技術は、離散メモリデバイス等の多数のアプリケーションにおいて、並びにマイクロプロセッサまたは他のオンチップアプリケーションにおいて使用され得る。他の適切なアプリケーションが、当該開示に照らし明らかであろう。本明細書において記載される複数の技術は、いずれの種類の本体貫通ビア構造とも使用され得、シリコンに限定されないことは更に理解されるであろう。
［例示的構造］ 図２は、本開示の実施形態に従って構成された集積回路（ＩＣ）２００の一部の断面を示す。ＩＣ２００は、基板２０２および基板２０２を貫通して延在するＴＳＶ２０４を含む。ＴＳＶ２０４は、銅等の導電性材料で充填され得る。１つのＴＳＶのみが図２に示されるが、ＩＣ２００が任意の数のＴＳＶを有するように構成され得ることは理解されるであろう。ＩＣ２００は、いくつかの実施形態において、特定用途に応じて、ＴＳＶ２０４の一方または両方の端部で配置されたランディングパッド２０６または他の表面を含む。１または複数のＴＳＶライナ２１０は、基板２０２の側壁とビア２０４との間に配置される。ランディングパッド２０６を有する複数の実施形態において、ＴＳＶライナ２１０の一部は、図２に示されるように、ランディングパッド２０６に隣接する。ＴＳＶライナ２１０は、ビア２０４における導電性材料を基板２０２から電気的に絶縁する材料で製造され得る。いくつかの実施形態において、ＴＳＶライナ２１０は、複数の異なる堆積材料または方法を使用して形成される複数の誘電体膜層の交互する層を含む。例えば、複数の誘電体膜層は、酸化シリコン、窒化シリコン、炭化シリコン、炭素ドープ酸化物（ＣＤＯ）、酸化物ドープ炭化物、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、および酸化鉛スカンジウムタンタル、または大きい、さもなければ所与のアスペクト比に適合し得る他の誘電体膜等の１または複数の種類の酸化膜、窒化膜および炭化物膜を使用して形成されてよい。この例示的実施形態において、ＴＳＶライナ２１０は、第１の絶縁層２１２、第２の絶縁層２１４、第３の絶縁層２１６、および第４の絶縁層２１８を含む。第１のおよび第３の絶縁層２１２、２１６は、固有の引張応力を有する酸化膜、窒化膜または炭化物膜（または他の適切な絶縁体材料）であり、第２のおよび第４の絶縁層２１４、２１８は、固有の圧縮応力を有する酸化膜、窒化膜または炭化物膜（または他の適切な絶縁体材料）である。ＴＳＶライナ２１０は、様々な堆積技術で形成され得る。任意の層における複数の膜の応力は、堆積中、複数の処理パラメータによって調節され得る。更に、当該開示に照らし、いくつかの他の実施形態において、第１のおよび第３の絶縁層２１２、２１６は、固有の圧縮応力を有する複数の膜であり得、第２のおよび第４の絶縁層２１４、２１８は固有の引張応力を有する複数の膜であり得ることが理解されるであろう。いくつかの実施形態において、第１のおよび第３の絶縁層２１２、２１６の堆積は、熱酸化工程を使用して実行され得、第２のおよび第４の絶縁層２１４、２１８の堆積は、プラズマ支援化学気相成長（ＰＥＣＶＤ）工程を使用して実行され得る。従って、第１のおよび第３の絶縁層２１２、２１６は、第２のおよび第４の絶縁層２１４、２１８とは異なる複数の構造的特性を有し得る。例えば、ＰＥＣＶＤの場合、各層の応力は、複数のジェネレータからの高および低周波数電力を調節することによって、圧縮性から引張性または引張性から圧縮性へと変化し得る。別の例において、ＰＥＣＶＤおよび熱フィルムの両方の場合、各層の応力は、絶縁体化合物における材料の比を調節することによって、（窒化シリコン膜に対して）ＳｉからＮまたは（二酸化シリコン膜に対して）ＳｉからＯの場合等の、圧縮性から引張性または引張性から圧縮性へと変化し得る。いくつかの例示的実施形態が以下に列挙され、各々は、第１の絶縁層から第４の絶縁層まで、２１２、２１４、２１６および２１８の順序で４つの層を列挙する。つまり、
・引張酸化物、圧縮酸化物、引張酸化物、圧縮酸化物
・引張酸化物、圧縮窒化物、引張酸化物、圧縮窒化物
・圧縮酸化物、引張酸化物、圧縮酸化物、引張酸化物
・圧縮窒化物、引張酸化物、圧縮窒化物、引張酸化物
これらの構造を形成するための例示的処理が、図４を参照して説明される。
図３は、本開示の別の実施形態に従って構成されたＩＣ３００の一部の断面を示す。ＩＣ３００は、基板３０２および基板３０２を貫通して延在するＴＳＶ３０４を含む。ＴＳＶ３０４は、銅等の導電性材料で充填され得る。１つのＴＳＶのみが図３に示されるが、ＩＣ３００は、任意の数のＴＳＶを有するように構成され得ることが理解されるであろう。ＩＣ３００は、いくつかの実施形態において、特定用途に応じて、ＴＳＶ３０４の一方または両方の端部で配置されたランディングパッド３０６または他の表面を含む。１または複数のＴＳＶライナ３１０は、基板３０２の側壁とビア３０４との間に配置される。ランディングパッド３０６を有する複数の実施形態において、ＴＳＶライナ３１０の一部は、図３に示されるように、ランディングパッド３０６に隣接する。
ＴＳＶライナ３１０は、ビア３０４における導電性材料を基板３０２から電気的に絶縁する材料で製造され得る。いくつかの実施形態において、ＴＳＶライナ３１０は、複数の異なる堆積材料または方法を使用して形成される誘電体膜層の複数の交互する層を含む。例えば、誘電体膜層は、前に説明されたように、大きいアスペクト比に適合し得る酸化シリコン、窒化シリコン、または他の誘電体膜等の１または複数の種類の酸化膜、窒化膜および炭化物膜を使用して形成されてよい。この例示的実施形態において、ＴＳＶライナ３１０は、第１の絶縁層３１２、第２の絶縁層３１４、第３の絶縁層３１６、第４の絶縁層３１８、第５の絶縁層３２０、および第６の絶縁層３２２を含む。第１の、第３のおよび第５の絶縁層３１２、３１６、３２０は、例えば、固有の引張応力を有する酸化膜または窒化膜または他の絶縁膜（例えば、二酸化シリコン）を含み得、第２の、第４のおよび第６の絶縁層３１４、３１８、３２２は、固有の圧縮応力を有する酸化膜または窒化膜または他の絶縁膜（例えば、窒化シリコン）を含み得る。ＴＳＶライナ３１０は、様々な堆積技術によって形成され得る。いくつかの実施形態において、第１の、第３のおよび第５の絶縁層３１２、３１６、３２０の堆積は、熱酸化工程を使用して実行され得、第２、第４のおよび第６の絶縁層３１４、３１８、３２２の堆積は、プラズマ支援化学気相成長（ＰＥＣＶＤ）工程を使用して実行され得る。従って、第１の、第３のおよび第５の絶縁層３１２、３１６、３２０は、第２、第４のおよび第６の絶縁層３１４、３１８、３２２とは異なる複数の構造的特性を有し得る。これらの構造を形成するための例示的処理は、図４を参照して説明されるであろう。当該開示に照らし、ＴＳＶライナの複数の他の実施形態は、本開示に記載されるものと似た複数の配置における任意の数の絶縁層で製造され得ることが理解されるであろう。
［例示的方法論］ 図４は、本開示の実施形態に従って構成された集積回路を製造するための方法論４００を示す。更に理解すべく、図２および３に示される複数の例示的構造を参照してよい。方法は、半導体基板を設ける段階４０２および基板を貫通してシリコン貫通ビア（ＴＳＶ）を形成する段階４０４を含む。いくつかの実施形態において、方法４００は、ＴＳＶの一端に隣接するランディングパッドを堆積させる段階４０６を含む。複数の他の実施形態において、ランディングパッドは、必要とされなくてよい。方法４００は、複数の第１の絶縁層および複数の第２の絶縁層の各々を、基板とＴＳＶとの間に交互に堆積させる段階４０８によって継続し、それによりＴＳＶを基板から電気的に絶縁するためのライナを形成する。複数の第１の絶縁層は、固有の引張応力を有し、複数の第２の絶縁層は、固有の圧縮応力を有する。いくつかの実施形態において、複数の第１の絶縁層のうち１つは、基板に隣接して堆積され、複数の第２の絶縁層のうち１つは、ＴＳＶに隣接して堆積される。いくつかの実施形態において、複数の第１の絶縁層の各々が、熱酸化工程を使用して堆積される。いくつかの実施形態において、複数の第２の絶縁層の各々が、プラズマ強化化学成長（ＰＥＣＶＤ）工程を使用して堆積される。いくつかの実施形態において、複数の第１の絶縁層の全ては、ほぼ同じ厚さを有する。いくつかの他の実施形態において、複数の第２の絶縁層の全ては、ほぼ同じ厚さを有する。更にいくつかの他の実施形態において、複数の第１のおよび第２の絶縁層の全ては、ほぼ同じ厚さを有する。
形成工程は、任意の数のシーケンスにおいて取られてもよく、図４の図示は、複数の工程段階の特定の順序を含意することは意図されていないことに留意されたい。むしろ、多数のそのような方法論が、当該開示に照らして明らかであろう。
［システム］ 図５は、本開示の実施形態に従って構成された集積回路で実装されたコンピューティングシステムを示す。見て分かるように、コンピューティングシステム５００は、マザーボード５０２を収容する。マザーボード５０２は、限定されないが、プロセッサ５０４および少なくとも１つの通信チップ５０６を含むいくつかの構成要素を含んでよい。それらの各々は、マザーボード５０２に物理的かつ電気的に接続され得るか、さもなければマザーボード５０２内に統合され得る。理解される通り、マザーボード５０２は、例えば、メインボード、メインボードに取り付けられるドーターボード、またはシステム５００のただ１つのボード等の、任意のプリント回路基板であってよい。その複数の用途に応じて、コンピューティングシステム５００は、マザーボード５０２に物理的かつ電気的に接続されてもされなくてもよい１または複数の他の構成要素を含んでよい。これらの他の構成要素は、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等の）大容量記憶装置を含んでよい。コンピューティングシステム５００に含まれる複数の構成要素のいずれも、本明細書において開示される複数の技術を使用して形成される１または複数の集積回路構造またはデバイスを含んでよい。いくつかの実施形態において、複数の機能が、１または複数のチップ内に統合され得る（例えば、例として、通信チップ５０６は、プロセッサ５０４の一部であり得、さもなければプロセッサ５０４内に統合され得る）ことに留意されたい。
通信チップ５０６は、コンピューティングシステム５００との間でデータを転送するための無線通信を可能にする。「無線」という用語およびその複数の派生語は、非固体媒体を介して、調節電磁放射を使用することによってデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネル等を記述するために使用され得る。この用語は、複数の関連デバイスはいかなる有線も含ないことを暗示してはいないが、いくつかの実施形態においては、含まないかもしれない。通信チップ５０６は、限定されないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１系統）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６系統）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、並びに、３Ｇ、４Ｇ、５Ｇおよびそれ以降として指定されるあらゆる他の無線プロトコルを含むいくつかの無線規格またはプロトコルのいずれかを実装してよい。コンピューティングシステム５００は、複数の通信チップ５０６を含んでよい。例えば、第１の通信チップ５０６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）等の複数の短距離無線通信に専用化されてよく、第２の通信チップ５０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯおよびその他等の複数の長距離無線通信に専用化されてもよい。
コンピューティングシステム５００のプロセッサ５０４は、プロセッサ５０４内にパッケージ化される集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書において様々に記載されるような１または複数の集積回路構造またはデバイスで実装されるオンボード回路を含む。「プロセッサ」という用語は、例えば、複数のレジスタおよび／またはメモリからの電子データを処理して、その電子データを複数のレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指し得る。通信チップ５０６は、通信チップ５０６内にパッケージ化される集積回路ダイも含んでよい。いくつかのそのような例示的実施形態に従って、通信チップの集積回路ダイは、本明細書において記載されるような１または複数の集積回路構造またはデバイスを含む。当該開示に照らして理解されるように、マルチスタンダードの無線機能が、プロセッサ５０４の中に直接統合されてよい（例えば、別個の複数の通信チップを有するのではなく、むしろあらゆるチップ５０６の機能が、プロセッサ５０４の中に統合される）ことに留意されたい。プロセッサ５０４は、そのような無線機能を有するチップセットであり得ることに更に留意されたい。要するに、任意の数のプロセッサ５０４および／または通信チップ５０６が使用され得る。同様に、任意の１つのチップ、またはチップセットは、その中に統合される複数の機能を有し得る。
様々な実装において、コンピューティングデバイス５００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、または、本明細書において様々に記載されるような１または複数の集積回路構造またはデバイスを用いる任意の他の電子デバイスであり得る。
［更なる例示的実施形態］ 以下の複数の例は更なる複数の実施形態に関し、それらから、多数の変形および構成が明らかになるであろう。
例１は、半導体構造と、半導体構造の少なくとも一部を貫通して延在する本体貫通ビアと、基板と本体貫通ビアとの間に配置されたライナとを備える集積回路であって、ライナは、第１の絶縁層とは異なる複数の第２の絶縁層と交互する複数の第１の絶縁層を含む。
例２は、複数の第１の絶縁層の少なくとも１つが、固有の引張応力を有し、複数の第２の絶縁層の少なくとも１つが、固有の圧縮応力を有する、例１の主題を含む。
例３は、複数の第１の絶縁層のうち１つが半導体構造に隣接して配置され、複数の第２の絶縁層ののうち１つが、本体貫通ビアに隣接して配置される、前例のいずれかの主題を含む。
例４は、複数の第１の絶縁層の各々が誘電膜を含む、前例のいずれかの主題を含む。
例５は、第１のまたは第２の絶縁層の各々が、誘電膜等の熱酸化膜を含む、前例のいずれかの主題を含む。例６は、第１のまたは第２の絶縁層の各々が、誘電膜等の膜のプラズマ強化化学成長（ＰＥＣＶＤ）を含む、前例のいずれかの主題を含む。
例７は、前例のいずれかの主題を含み、第１のおよび／または第２の絶縁層の各々は、酸化シリコン、窒化シリコン、炭化シリコン、炭素ドープ酸化物（ＣＤＯ）、酸化物ドープ炭化物、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、および酸化鉛スカンジウムタンタルの少なくとも１つを含む。
例８は、複数の第１の絶縁層の全てがほぼ同じ厚さを有する、前例のいずれかの主題を含む。
例９は、複数の第２の絶縁層の全てがほぼ同じ厚さを有する、前例のいずれかの主題を含む。
例１０は、複数の第１のおよび第２の絶縁層の全てが、ほぼ同じ厚さを有する、前例のいずれかの主題を含む。
例１１は、前例のいずれかの主題を含み、本体貫通ビアの一端に隣接して配置されたランディングパッドを更に備え、ライナの一部は、ランディングパッドに隣接する。
例１２は、前例のいずれかの集積回路を備える３次元システムインパッケージデバイスである。
例１３は、半導体構造はシリコンを含み、本体貫通ビアはシリコン貫通ビア（ＴＳＶ）である、前例のいずれかの主題を含む。
例１４は、集積回路を製造する方法であって、半導体構造を設ける段階と、半導体構造の少なくとも一部を貫通する本体貫通ビアを形成する段階と、複数の第１の絶縁層および複数の第２の絶縁層の各々を、半導体構造と本体貫通ビアとの間に交互に堆積させ、それによりライナを形成し、第２の絶縁層は第１の絶縁層とは異なる、段階と、を備える。
例１５は、第１の絶縁層が固有の引張応力を有し、第２の絶縁層が固有の圧縮応力を有する、例１４の主題を含む。
例１６は、引張応力を有するように、複数の第１の絶縁層の各々の堆積を調節する段階と、圧縮応力を有するように、複数の第２の絶縁層の各々堆積を調節する段階と、を更に備える、例１４−１５のいずれかの主題を含む。例１７は、半導体構造に隣接する複数の第１の絶縁層のうち１つを堆積させる段階と、本体貫通ビアに隣接する複数の第２の絶縁層のうち１つを堆積させる段階とを更に備える、例１４−１６のいずれかの主題を含む。
例１８は、熱酸化工程を使用して第１のまたは第２の絶縁層の各々を堆積させる段階を更に備える、例１４−１７のいずれかの主題を含む。
例１９は、プラズマ強化化学成長（ＰＥＣＶＤ）工程を使用して、複数の第１のまたは第２の絶縁層の各々を堆積させる段階を更に備える、例１４−１８のいずれかの主題を含む。
例２０は、ほぼ同じ厚さを有する複数の第１の絶縁層の全てを堆積させる段階を更に備える、例１４−１９のいずれかの主題を含む。
例２１は、ほぼ同じ厚さを有する第２の絶縁層の全てを堆積させる段階を更に備える、例１４−２０のいずれかの主題を含む。
例２２は、ほぼ同じ厚さを有する複数の第１のおよび第２の絶縁層の全てを堆積させる段階を更に備える、例１４−２１のいずれかの主題を含む。
例２３は、ライナの一部がランディングパッドに隣接するように、本体貫通ビアの一端に隣接してランディングパッドを配置する段階を更に備える、例１４−２２のいずれかの主題を含む。
例２４は、半導体構造がシリコンを含み、本体貫通ビアがシリコン貫通ビア（ＴＳＶ）を含む、例１４−２３のいずれかの主題を含む。例２５は、例１４−２４の主題を含み、複数の第１の絶縁層の各々は、酸化シリコン、窒化シリコン、炭化シリコン、炭素ドープ酸化物（ＣＤＯ）、酸化物ドープ炭化物、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、および酸化鉛スカンジウムタンタルのうち少なくとも１つを含み、複数の第２の絶縁層の各々は、酸化シリコン、窒化シリコン、炭化シリコン、炭素ドープ酸化物（ＣＤＯ）、酸化物ドープ炭化物、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、および酸化鉛スカンジウムタンタルのうち少なくとも１つを含む。
例２６は、半導体構造と、半導体構造の少なくとも一部を貫通して延在する本体貫通ビアと、本体貫通ビアを基板から電気的に絶縁するためのライナと、を備える集積回路であって、ライナは、複数の異なる材料の交互する絶縁層を有する。
例２７は、複数の異なる材料が似ていない固有の応力を有する、例２６の主題を含む。
例２８は、複数の絶縁層の少なくとも１つが固有の引張応力を有し、複数の絶縁層の少なくとも別の１つが固有の圧縮応力を有する、例２６または２７の主題を含む。
例２９は、複数の絶縁層の１つが半導体構造に隣接して配置され、複数の絶縁層の別の１つが本体貫通ビアに隣接して配置される、例２６−２８のいずれかの主題を含む。
例３０は、複数の絶縁層の少なくとも１つが、熱酸化膜を含む、例２６−２９のいずれかの主題を含む。
例３１は、複数の絶縁層の少なくとも１つがプラズマ強化化学成長（ＰＥＣＶＤ）酸化膜を含む、例２６−３０のいずれかの主題を含む。
例３２は、複数の絶縁層の少なくとも２つがほぼ同じ厚さを有する、例２６−３１のいずれかの主題を含む。
例３３は、複数の絶縁層の全てがほぼ同じ厚さを有する、例２６−３２のいずれかの主題を含む。
例３４は、本体貫通ビアの一端に隣接して配置されたランディングパッドを更に備え、ライナの一部が、ランディングパッドに隣接する、例２６−３３のいずれかの主題を含む。
例３５は、半導体構造がシリコンを含み、本体貫通ビアが、シリコン貫通ビア（ＴＳＶ）を含む、例２６−３４のいずれかの主題を含む。
本開示の複数の実施形態の上述の説明は、例示および説明の目的で示されてきた。網羅的であること、または本開示を開示された正確な形態に限定することは、意図されない。多くの変形形態および変更が、当該開示に照らして可能である。本開示の範囲は、この詳細な説明によって限定されないが、むしろ本明細書に添付された特許請求の範囲によって限定されることが意図される。

Claims (25)

  1. 半導体構造と、
    前記半導体構造の少なくとも一部を貫通して延在する本体貫通ビアと、
    前記半導体構造と前記本体貫通ビアとの間に配置されたライナと、を備え、
    前記ライナは、複数の第２の絶縁層と交互する複数の第１の絶縁層を含み、前記複数の第２の絶縁層は、前記複数の第１の絶縁層とは材料又は堆積方法が異なり、
    前記複数の第１の絶縁層の全ておよび前記複数の第２の絶縁層の全てのうち少なくとも１つは、ほぼ同じ厚さを有する、
    集積回路。
  2. 前記複数の第１の絶縁層の少なくとも１つは、固有の引張応力を有し、前記複数の第２の絶縁層の少なくとも１つは、固有の圧縮応力を有する、請求項１に記載の集積回路。
  3. 前記複数の第１の絶縁層のうち１つは、前記半導体構造に隣接して配置され、前記複数の第２の絶縁層のうち１つは、前記本体貫通ビアに隣接して配置される、請求項１に記載の集積回路。
  4. 前記複数の第１の絶縁層の各々は、熱誘電体膜を含む、請求項１に記載の集積回路。
  5. 前記複数の第１の絶縁層または前記複数の第２の絶縁層の各々は、熱酸化膜を含む、請求項１に記載の集積回路。
  6. 前記複数の第１の絶縁層または前記複数の第２の絶縁層の各々は、プラズマ強化化学成長（ＰＥＣＶＤ）誘電膜を含む、請求項１に記載の集積回路。
  7. 前記複数の第１の絶縁層および前記複数の第２の絶縁層のうち少なくとも１つの各々は、酸化シリコン、窒化シリコン、炭化シリコン、炭素ドープ酸化物（ＣＤＯ）、酸化物ドープ炭化物、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、および酸化鉛スカンジウムタンタルの少なくとも１つを含む、請求項１から６のいずれか一項に記載の集積回路。
  8. 前記複数の第１の絶縁層の各々は、酸化シリコンを含み、前記複数の第２の絶縁層の各々は、窒化シリコンを含む、請求項７に記載の集積回路。
  9. 前記本体貫通ビアの一端に隣接して配置されたランディングパッドを更に備え、前記ライナの一部は、前記ランディングパッドに隣接する、請求項１から６のいずれか一項に記載の集積回路。
  10. 前記半導体構造は、シリコンを含み、前記本体貫通ビアは、シリコン貫通ビア（ＴＳＶ）である、請求項１から６のいずれか一項に記載の集積回路。
  11. 請求項１から６のいずれか一項に記載の集積回路を備える、３次元システムインパッケージデバイス。
  12. 集積回路を製造する方法であって、
    半導体構造を設ける段階と、
    前記半導体構造の少なくとも一部を貫通して本体貫通ビアを形成する段階と、
    前記半導体構造と前記本体貫通ビアとの間に複数の第１の絶縁層および複数の第２の絶縁層の各々を交互に堆積させ、それによりライナを形成する段階と、を備え、
    ほぼ同じ厚さを有する前記複数の第１の絶縁層の全ておよび前記複数の第２の絶縁層の全てのうち少なくとも１つを堆積させる段階を更に備え、
    前記複数の第２の絶縁層は、前記複数の第１の絶縁層とは材料又は堆積方法が異なる、
    方法。
  13. 前記複数の第１の絶縁層の少なくとも１つは、固有の引張応力を有し、前記複数の第２の絶縁層の少なくとも１つは、固有の圧縮応力を有する、請求項１２に記載の方法。
  14. 引張応力を有するように、前記複数の第１の絶縁層の各々の堆積を調節する段階と、圧縮応力を有するように、前記複数の第２の絶縁層の各々の堆積を調節する段階と、を更に備える、請求項１２または１３に記載の方法。
  15. 前記半導体構造に隣接する前記複数の第１の絶縁層のうち１つを堆積させる段階と、前記本体貫通ビアに隣接する前記複数の第２の絶縁層のうち１つを堆積させる段階と、を更に備える、請求項１２または１３に記載の方法。
  16. 熱酸化工程を使用して前記複数の第１の絶縁層の各々を堆積させる段階を更に備える、請求項１２または１３に記載の方法。
  17. プラズマ強化化学成長（ＰＥＣＶＤ）工程を使用して、前記複数の第２の絶縁層の各々を堆積させる段階を更に備える、請求項１２または１３に記載の方法。
  18. 前記ライナの一部がランディングパッドに隣接するように、前記ランディングパッドを前記本体貫通ビアの一端に隣接して配置する段階を更に備える、請求項１２または１３に記載の方法。
  19. 前記半導体構造は、シリコンを含み、前記本体貫通ビアは、シリコン貫通ビア（ＴＳＶ）である、請求項１２または１３に記載の方法。
  20. 前記複数の第１の絶縁層の各々は、酸化シリコン、窒化シリコン、炭化シリコン、炭素ドープ酸化物（ＣＤＯ）、酸化物ドープ炭化物、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、および酸化鉛スカンジウムタンタルのうち少なくとも１つを含み、前記複数の第２の絶縁層の各々は、酸化シリコン、窒化シリコン、炭化シリコン、炭素ドープ酸化物（ＣＤＯ）、酸化物ドープ炭化物、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、および酸化鉛スカンジウムタンタルのうち少なくとも１つを含む、請求項１２または１３に記載の方法。
  21. 前記複数の第１の絶縁層の各々は、酸化シリコンを含み、前記複数の第２の絶縁層の各々は、窒化シリコンを含む、請求項２０に記載の方法。
  22. 半導体構造と、
    基板の少なくとも一部を貫通して延在する本体貫通ビアと、
    前記本体貫通ビアを前記基板から電気的に絶縁するためのライナと、を備える集積回路であって、
    前記ライナは、複数の異なる材料の複数の交互する絶縁層を有し、
    前記複数の交互する絶縁層の少なくとも２つは、ほぼ同じ厚さを有する、
    集積回路。
  23. 前記複数の異なる材料は、似ていない固有の応力を有する、請求項２２に記載の集積回路。
  24. 複数の前記絶縁層のうち少なくとも１つは、固有の引張応力を有し、前記複数の絶縁層の少なくとも別の１つは、固有の圧縮応力を有する、請求項２２に記載の集積回路。
  25. 複数の前記絶縁層のうち１つは、前記半導体構造に隣接して配置され、前記複数の絶縁層のうち別の１つは、前記本体貫通ビアに隣接して配置される、請求項２２から２４のいずれか一項に記載の集積回路。
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