TW201703211A - 整合有互連及通孔的微機電系統（ｍｅｍｓ）結構 - Google Patents

整合有互連及通孔的微機電系統（ｍｅｍｓ）結構 Download PDF

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TW201703211A
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etch stop
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sacrificial
conductive
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啟文 林
奇川 帕瓦席
金瑞松
艾恩 楊
肯瓦爾 辛格
羅伯特 布里斯托
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英特爾股份有限公司
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Abstract

本發明揭示一種被沉積在基板上犧牲層中的溝槽中之導電層。在該導電層之上沉積一蝕刻停止層。移除該犧牲層以形成一間隙。在一個實施例中，一樑在基板之上。一互連在該樑上。一蝕刻停止層在該樑之上。一間隙在該樑與該蝕刻停止層之間。

Description

整合有互連及通孔的微機電系統(MEMS)結構
本文所述實施例係相關於製造電子裝置之領域，而更明確地，係關於微機電系統(MEMS)結構整合。
一般而言，微機電系統係指小型化的機械裝置與機電裝置，例如嵌入於半導體晶片中之感測器、閥、機構(gear)、鏡與致動器。目前來說，隨著小型化與裝置的更高密度之需求繼續增加，傳統電子裝置封裝方法快達到其極限。典型地，微機電系統(MEMS)組件在封裝整合層級上被整合於系統中。針對封裝整合，MEMS結構與互補金屬氧化物半導體(CMOS)電晶體在不同矽基板上被生產，如同離散組件一般。此些不同離散組件接著被整合於封裝中。
典型地，MEMS處理與CMOS處理具有不同之處理需求。傳統MEMS整合技術之一係MEMS先處理技術。根據MEMS先處理技術，該MEMS組件在電晶體與互連之前先被處理。另一傳統MEMS整合技術係CMOS先處理 技術。根據CMOS先處理技術，該電晶體在MEMS處理之前先被處理。
傳統MEMS整合技術較為笨重並導致「矽面積」增加(“silicon area”penalty)與增加之製造成本。
100‧‧‧側視圖
101‧‧‧基板
102‧‧‧犧牲層
103‧‧‧蝕刻停止層
104‧‧‧溝槽
105‧‧‧遮罩層
106,107‧‧‧通孔開口
108‧‧‧導電層
109‧‧‧硬遮罩層
110‧‧‧視圖
111‧‧‧凹陷
112‧‧‧導電通孔
113‧‧‧導電通孔
114‧‧‧深度
115‧‧‧犧牲層
116‧‧‧蝕刻停止層
117‧‧‧間隙
118‧‧‧間隙
119‧‧‧樑
120‧‧‧視圖
121‧‧‧互連接觸區
123‧‧‧蝕刻停止層
124‧‧‧互連接觸區
125‧‧‧互連
126‧‧‧電極
127‧‧‧互連
128‧‧‧絕緣層
130‧‧‧視圖
131‧‧‧長度
132‧‧‧寬度
133‧‧‧深度
140‧‧‧視圖
150‧‧‧視圖
151‧‧‧寬度
160‧‧‧視圖
170‧‧‧視圖
180‧‧‧視圖
181‧‧‧MEMS裝置結構
182‧‧‧間隙
183‧‧‧間隙
184‧‧‧部分
185‧‧‧部分
186‧‧‧部分
187‧‧‧部分
190‧‧‧視圖
200‧‧‧視圖
201‧‧‧基板
202‧‧‧犧牲層
203‧‧‧蝕刻停止層
204,205‧‧‧部分
206,207‧‧‧通孔開口
208‧‧‧導電層
210‧‧‧側視圖
211‧‧‧凹陷
215‧‧‧犧牲層
300‧‧‧側視圖
301‧‧‧基板
302‧‧‧犧牲層
303‧‧‧硬遮罩層
304‧‧‧溝槽
305,306,307,308‧‧‧通孔開口
309‧‧‧導電層
310‧‧‧視圖
311,312,313,314‧‧‧導電通孔
315‧‧‧硬遮罩層
316‧‧‧犧牲層
317‧‧‧蝕刻停止層
318‧‧‧硬遮罩層
319‧‧‧部分
320‧‧‧視圖
321‧‧‧間隙
322‧‧‧部分
323‧‧‧部分
324‧‧‧部分
325‧‧‧蝕刻停止層
326‧‧‧蝕刻停止層
327‧‧‧間隙
329‧‧‧間隙
330‧‧‧視圖
331‧‧‧間隙
332‧‧‧絕緣層
333‧‧‧樑
334,335‧‧‧互連接觸區
336,337‧‧‧互連
338‧‧‧互連
339‧‧‧深度
340‧‧‧視圖
341‧‧‧孔
342‧‧‧凹陷
350‧‧‧視圖
352,353‧‧‧部分
360‧‧‧視圖
370‧‧‧視圖
380‧‧‧視圖
400‧‧‧側視圖
401‧‧‧硬遮罩層
402‧‧‧凹陷
403‧‧‧蝕刻停止層
404‧‧‧蝕刻停止層
405‧‧‧部分
410‧‧‧視圖
411,412‧‧‧間隙
413‧‧‧蝕刻停止層
414,415‧‧‧間隙
416‧‧‧絕緣層
417,419‧‧‧互連
420‧‧‧視圖
423‧‧‧犧牲層
430‧‧‧視圖
440‧‧‧視圖
450‧‧‧視圖
451‧‧‧樑
452,453‧‧‧互連接觸區
460‧‧‧視圖
470‧‧‧視圖
500‧‧‧視圖
501‧‧‧基板
502‧‧‧間隙
503‧‧‧導電通孔
504‧‧‧樑
505‧‧‧互連
506‧‧‧電極
507‧‧‧蝕刻停止層
508‧‧‧ILD層
509‧‧‧間隙
510‧‧‧視圖
511,512‧‧‧間隙
512‧‧‧電極
600‧‧‧側視圖
601‧‧‧基板
602‧‧‧犧牲層
603‧‧‧蝕刻停止層
604,605‧‧‧柱
606‧‧‧溝槽
607,608‧‧‧通孔開口
609‧‧‧導電溝槽
610‧‧‧視圖
611‧‧‧互連結構
612‧‧‧溝槽
613,614‧‧‧通孔開口
620‧‧‧視圖
621,622, 623,624‧‧‧導電通孔
625‧‧‧犧牲層
626‧‧‧蝕刻停止層
630‧‧‧視圖
631‧‧‧樑(或平板)
632,633, 634,635, 636‧‧‧間隙
641‧‧‧ILD層
643‧‧‧導電層
645,646‧‧‧互連接觸區
647,648, 649‧‧‧間隙
651‧‧‧MEMS結構
700‧‧‧側視圖
701‧‧‧基板
702‧‧‧間隙
704,705‧‧‧導電通孔
705‧‧‧樑
706,707,709‧‧‧間隙
711‧‧‧MEMS結構
712‧‧‧互連接觸區
713‧‧‧蝕刻停止層
714‧‧‧ILD層
715‧‧‧互連
716‧‧‧電極
717‧‧‧互連
718‧‧‧金屬襯墊
719‧‧‧可填充材料層
800‧‧‧圖式
801‧‧‧樑
802‧‧‧長度
803‧‧‧寬度
804‧‧‧厚度
901‧‧‧三維視圖
1000‧‧‧圖式
1001‧‧‧曲線
1100‧‧‧圖式
1101‧‧‧曲線
1200‧‧‧圖式
1201‧‧‧曲線
1300‧‧‧中介物
1302‧‧‧第一基板
1304‧‧‧第二基板
1306‧‧‧球狀陣列
1308‧‧‧金屬互連
1310‧‧‧通孔
1312‧‧‧矽穿孔
1314‧‧‧嵌入式裝置
1316‧‧‧DSP
1320‧‧‧晶片組
1400‧‧‧計算裝置
1402‧‧‧積體電路晶粒
1404‧‧‧處理器
1406‧‧‧晶粒上記憶體
1408‧‧‧通訊晶片
1410‧‧‧揮發性記憶體
1412‧‧‧非揮發性記憶體
1414‧‧‧GPU
1416‧‧‧DSP
1420‧‧‧晶片組
1422‧‧‧天線
1424‧‧‧觸控螢幕顯示器
1426‧‧‧觸控螢幕顯示器控制器
1428‧‧‧電池
1432‧‧‧動態感測器
1434‧‧‧揚聲器
1436‧‧‧照相機
1438‧‧‧輸入裝置
1440‧‧‧大量儲存裝置
1442‧‧‧加密處理器
1444‧‧‧GPS裝置
本發明之實施例藉由參考以下說明與所附圖式將能最佳地瞭解，該圖式係被使用以顯示該發明之實施例。在圖式中：圖1A依據一實施例顯示用以提供電子裝置封裝的裝置之部分的側視圖與俯視圖。
圖1B係依據一實施例將蝕刻停止層與犧牲層圖案化與蝕刻之後以形成溝槽的視圖，該圖1B係相似於圖1A。
圖1C係依據一實施例形成通孔開口之後的視圖，該圖1C相似於圖1B。
圖1D係依據一實施例移除經圖案化的硬遮罩層之後的視圖，該圖1D相似於圖1C。
圖1E係依據一實施例沉積導電層至溝槽中之後的視圖，該圖1E相似於圖1D。
圖1F係依據一實施例移除導電層之部分之後形成凹陷用以形成MEMS裝置結構的視圖，該圖1F相似於圖1E。
圖1G係依據一實施例沉積犧牲層至凹陷中並移除經圖案化的硬遮罩層之後的視圖，該圖1G相似於圖1F。
圖1H係依據一實施例沉積蝕刻停止層在犧牲層上之後的視圖，該圖1H相似於圖1G。
圖1I係依據一實施例移除犧牲層之後的視圖，該圖1I相似於圖1H。
圖1J係依據一實施例填充蝕刻停止層之多孔材料之後以形成密集蝕刻停止層的視圖，該圖1J係相似於圖1I。
圖1K係依據一實施例形成下一個互連層之後的視圖，該圖1K相似於圖1J。
圖2係依據另一實施例沉積犧牲層至導電層中凹陷裡之後的電子裝置的部份之側視圖。
圖3A依據另一實施例顯示電子裝置之部分的側視圖。
圖3B係依據一實施例沉積導電層穿透經圖案化的硬遮罩層至溝槽與通孔開口中之後的視圖，該圖3B相似於圖3A。
圖3C係依據一實施例移除導電層之部分之後形成凹陷用以形成MEMS裝置的視圖，該圖3C相似於圖3B。
圖3D係依據一實施例選擇性地沉積孔填滿之犧牲層至凹陷中並移除經圖案化的硬遮罩層之後的視圖，該圖3D相似於圖3C。
圖3E係依據一實施例沉積蝕刻停止層在孔填滿之犧牲層與孔填滿之犧牲層的部分上之後的視圖，該圖3E相似於圖3D。
圖3F係依據一實施例沉積經圖案化的硬遮罩層在蝕刻停止層上和從犧牲層之孔與從孔填滿之犧牲層的部分之孔移除孔填充物之後的視圖，該圖3F相似於圖3E。
圖3G係依據一實施例選擇性地移除犧牲層與犧牲層之部分之後用以形成MEMS裝置結構的視圖，該圖3G相似於圖3F。
圖3H係依據一實施例填充蝕刻停止層之多孔材料之後以形成密集蝕刻停止層的視圖，該圖3H係相似於圖3G。
圖3I係依據一實施例形成下一個互連層之後的視圖，該圖3I相似於圖3H。
圖4A依據另一實施例顯示電子裝置之部分的側視圖。
圖4B係依據一實施例移除導電層之部分之後形成凹陷用以形成MEMS裝置的視圖，該圖4B相似於圖4A。
圖4C係依據一實施例選擇性地沉積孔填滿之犧牲層穿透經圖案化的硬遮罩層至凹陷中之後的視圖，該圖4C相似於圖4B。
圖4D係依據一實施例沉積蝕刻停止層在犧牲層上之後的視圖，該圖4D相似於圖4C。
圖4E係依據一實施例從犧牲層之孔與從犧牲層的部分之孔移除孔填充物之後的視圖，該圖4E相似於圖4D。
圖4F係依據一實施例選擇性地移除犧牲層與犧牲層之部分之後用以形成MEMS裝置結構的視圖，該圖4F相 似於圖4E。
圖4G係依據一實施例填充蝕刻停止層之多孔材料之後以形成密集(填滿)蝕刻停止層的視圖，該圖4G係相似於圖4F。
圖4H係依據一實施例形成下一個互連層之後的視圖，該圖4H相似於圖4G。
圖5A係依據一實施例之包含整合MEMS結構的電子裝置的側視圖。
圖5B係依據另一實施例之包含整合MEMS結構的電子裝置的側視圖。
圖6A依據另一實施例顯示電子裝置之部分的側視圖。
圖6B係依據一實施例沉積導電層至溝槽中之後的視圖，該圖6B相似於圖6A。
圖6C係依據一實施例於導電溝槽之凹陷中沉積蝕刻停止層在犧牲層上之後以形成MEMS結構的視圖，該圖6C相似於圖6B。
圖6D係依據一實施例移除犧牲層之後的視圖，該圖6D相似於圖6C。
圖7係依據另一實施例之包含整合MEMS結構的電子裝置的側視圖。
圖8依據一實施例顯示用於MEMS共振器應用之雙邊夾緊樑側視圖之圖式。
圖9係依據一實施例的雙邊夾緊樑之三維視圖。
圖10依據一實施例顯示針對雙邊夾緊樑之振盪振幅對時間圖表。
圖11依據一實施例顯示針對具有約100的品質因素(Q-factor)之雙邊夾緊樑之振盪振幅對頻率圖表。
圖12依據一實施例顯示針對具有約1000的品質因素(Q-factor)之雙邊夾緊樑之振盪振幅對頻率圖表。
圖13顯示包括一或多個該發明的實施例之中介物。
圖14顯示根據該發明一個實施例之計算裝置。
【發明內容及實施方式】
說明用以整合具有互連與通孔處理之微機電系統(MEMS)結構之方法與裝置。本文所述之實施例使用相容處理而整合似MEMS結構至互補金屬氧化物半導體(CMOS)後端製程(BEOL)(例如，互連、通孔、或兩者)層。
一般而言，後端製程(BEOL)係指IC生產之部分，其中該獨立裝置(例如，電晶體、電容器、電阻器、或其他被動與主動電子裝置)利用佈線而互連在晶圓上。典型地，BEOL涉及生產接點、絕緣層、金屬層(metal level)、互連、通孔、與對晶片對封裝連接之接合點。本文所述之具有互連與通孔處理的整合MEMS之實施例有利地提供更多空間在基板上，該空間可用於相較於傳統MEMS技術而降低「矽面積」增加與製造成本之佈線。並行MEMS與BEOL CMOS處理有效地導致相較於傳統MEMS技術較 佳之感測器讀數。
在替代實施例中，整合於BEOL處理之MEMS結構係雙邊夾緊樑(或平板)(例如，如圖1K、3I與4H所示)、單邊夾緊樑(或平板)(例如，如圖5A所示)、具有一或多個控制/感測電極之雙邊夾緊樑(或平板)(例如，如圖7所示)、或具有一或多個控制/感測電極之單邊夾緊樑(或平板)(如圖5B所示)。在至少若干實施例中，BEOL金屬互連形成樑狀結構，並且該樑狀結構由一或多個通孔夾緊。在至少若干實施例中，整合該MEMS結構至BEOL處理中涉及移除環繞金屬線之層間介電質(ILD)，並形成具有額外金屬凹陷之金屬互連，用以與下一層處理區隔，其另外於以下詳細說明。
在接下來之說明中，將使用由熟悉該技術領域者一般以向熟悉該技術領域之其他者表示其工作內容所運用之術語而描述所說明性實施之各種態樣。然而，對於熟悉該技術領域者將係明顯地，本發明可僅具有若干所述態樣而被實施。為了說明之目的，陳述特定數字、材料與組態以為了提供該說明性實施之徹底理解。然而，對於熟悉該技術領域者將係明顯地，本發明可不具有該特定細節而被實施。在其他情況中，眾所皆知的特徵被省略或簡化以為了不模糊該說明性實施。
將輪流以最能幫助理解本發明之方式將各種操作描述為多個離散操作；然而，說明之順序不應被解釋為在暗示此些操作係必須順序相依地。特別係，此些操作不需以所 呈現之順序執行。
雖然於附圖中說明並顯示特定例示性實施例，應瞭解該實施例僅係說明性而非限制性地，並且該實施例並不限於所顯示與說明之特定建構與配置，因為該熟悉該技術領域者可能會想到若干修改。
全文說明書中所提及之"一個實施例"、"另一實施例"、或"實施例"代表與該實施例有關被說明之特定特徵、結構、或特性係包括在至少一實施例中。因此，諸如"一個實施例"及"實施例"之該詞彙在說明書全文中各處的出現並不全然全指向該相同實施例。另外，該特定特徵、結構、或特性可以任意適當方式結合於一或多個實施例中。
此外，發明性態樣存在於所揭示單一實施例中不到所有的特徵中。因此，在詳細說明之後的申請專利範圍特此明確地被納入於本詳細說明中，其中各申請項本身自成一個別實施例。雖然例示性實施例已說明於本文中，熟悉該技術領域者將能認清該些例示性實施例可搭配本文所述之修正與修改而執行。該說明因此應被理解作說明性而非限制性地。
在一個實施例中，BEOL結構包含一樑在基板之上。該樑由一或多個通孔夾緊。在一個實施例中，導電層被沉積在基板上BEOL區中犧牲層裡之溝槽中。在該導電層之上沉積一蝕刻停止層。移除該犧牲層以形成由一或多個通孔所夾緊之樑。在一實施例中，該樑係MEMS裝置之部分，其與互補金屬氧化物半導體(CMOS)BEOL處理同時 形成。
在一實施例中，MEMS裝置包含機械式共振器。典型地，當使用於機械式設計中時，機械式共振器具有相較於電性RLC共振器較高之品質因素(Q)。該機械式共振器亦可被使用作質量與粒子感測器，其中在共振器表面上沉積或官能化之粒子改變該共振器之共振特性。
圖1A依據一實施例顯示電子裝置之部分的側視圖100。蝕刻停止層103被沉積在基板101上之犧牲層102上。在一實施例中，犧牲層102位於電子裝置之BEOL區中。在實施例中，基板101包含半導體材料，例如矽(Si)。在一實施例中，基板101係單晶矽基板。在另一實施例中，基板101係多晶矽基板。在另一實施例中，基板101代表一先前互連層。仍在另一實施例中，基板101係非晶質矽基板。在替代實施例中，基板101包括矽、鍺(“Ge”)、鍺化矽(“SiGe”)、以III-V材料為基之材料，例如砷化鎵(“GaAs”)、或其任意組合。在一實施例中，基板101包括用於機體電路之金屬化互連層。在至少若干實施例中，基板101包括電子裝置，例如電晶體、記憶體、電容器、電阻器、光電子裝置、開關、及藉由電性絕緣層而分離之任意其他主動與被動電子裝置，該電性絕緣層舉例而言包括層間介電質、溝槽絕緣層、或由在製造電子裝置之技術領域中具有通常知識者所知的任意其他絕緣層。在至少若干實施例中，基板101包括互連，例如，經組態以連接金屬化層之通孔。
在實施例中，基板101係包括大塊較低基板、中間絕緣層、與頂部單晶體層之絕緣體上半導體(SOI)基板。該頂部單晶體層可包含以上所列任意材料，例如，矽。
在各種實施中，該基板可係，例如，有機物、陶瓷、玻璃、或半導體基板。在一實施中，半導體基板可係晶質基板，其係使用大塊矽或矽晶絕緣體次結構形成地。在其他實施例中，半導體基板可使用替代材料而形成，其可或可不與矽結合，該材料包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或III-V族或V族材料之其他組合。雖然已在此處說明可從其中形成基板之些許材料的實例，但可作為基礎並在其上建立被動與主動電子裝置(例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電子裝置、或任意其他電子裝置)之任意材料係落入在本發明之精神與範疇中地。
在一實施例中，犧牲層102係低k層間介電質(ILD)層。在一實施例中，犧牲層102係氮化鈦(TiN)層。在替代實施例中，犧牲層102包含有機物質、無機物質、或兩者。在替代實施例中，犧牲層102係氧化層，例如氧化矽層(例如，SiO2)、氧化鋁(例如，Al2O3)、碳摻雜氧化物(例如碳摻雜氧化矽)、或碳層。在另一實施例中，犧牲層102係聚合物層，例如聚苯乙烯層或其他犧牲層。
在一實施例中，犧牲層102之厚度係藉由該互連堆疊之厚度而決定。在一實施例中，沉積犧牲層102至從約 50奈米(nm)至約200nm之厚度。
在實施例中，使用沉積技術之一而沉積犧牲層102在基板101上，該沉積技術包括但不限於，例如電漿加強化學氣相沈積(“PECVD”)之化學氣相沈積(“CVD”)、物理氣相沈積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置領域中具有通常知識者所知的其他沉積技術。
在一實施例中，蝕刻停止層103包含孔(空穴)。一般而言，多孔性係指空穴(亦即，空的)空間對材料之總體積的測量。在一實施例中，蝕刻停止層具有至少25%之多孔性。在更明確實施例中，該蝕刻停止層103之多孔性係大於60%。
在一實施例中，蝕刻停止層103係摻雜介電層。在一實施例中，蝕刻停止層103係碳摻雜氧化矽(SiOC)層。在一實施例中，SiOC蝕刻停止層103之多孔性隨著含碳量增加而增加。在一實施例中，蝕刻停止層103係低介電常數(k)層。在一實施例中，蝕刻停止層103具有低於或等於2.1之介電常數k。在另一實施例中，蝕刻停止層103係具有大於氧化矽之介電常數k的高k介電層。
在替代實施例中，蝕刻停止層103係氧化層，例如氧化矽層、碳摻雜氧化物、摻氟氧化矽、金屬氧化物，例如氧化鈦、氧化鋁、或任意其他金屬氧化物；氫基倍半矽氧烷(HSQ)、氟化非晶質碳、甲基倍半矽氧烷(MSQ)、氮化層，例如氮化矽、氮化鈦、氮氧化矽、碳化矽、或其他蝕 刻停止層。在一實施例中，蝕刻停止層103之厚度係從約5nm至約20nm。在一更明確實施例中，蝕刻停止層103之厚度係約10nm。
在實施例中，使用沉積技術之一而沉積蝕刻停止層103在犧牲層102上，該沉積技術包括但不限於，全面式沈積、例如電漿加強化學氣相沈積(“PECVD”)之化學氣相沈積(“CVD”)、物理氣相沈積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置之領域中具有通常知識者所知的其他沉積技術。
圖1B係依據一實施例將蝕刻停止層與犧牲層圖案化與蝕刻之後以形成溝槽的視圖110，該圖1B係相似於圖1A。溝槽104形成在犧牲層102中。在一個實施例中，藉由MEMS結構之設計而決定溝槽之長度131。在一實施例中，溝槽之長度131係從約100nm至約10微米(μm)。溝槽104藉由使用一或多個圖案化與蝕刻技術圖案化與蝕刻犧牲層102上的蝕刻停止層103而形成，該圖案化與蝕刻技術係在製造電子裝置之領域中具有通常知識者所知地。
圖1C係依據一實施例形成通孔開口106與107之後的視圖120，該圖1C相似於圖1B。如圖1C所示，經圖案化的硬遮罩層105被形成在蝕刻停止層103之部分上與犧牲層上。如圖1C所示，通孔開口106與通孔開口107被形成穿過經圖案化的硬遮罩層105與溝槽104之底部而 下至基板101。在一實施例中，通孔開口之寬度132係相似於溝槽104之深度133。在一實施例中，通孔開口之寬度132係從約20nm至約100nm。
在一實施例中，硬遮罩層105係氮化層，例如氮化矽、氮氧化矽、或於製造電子裝置領域中具有通常知識者所知之任意其他硬遮罩層。經圖案化之遮罩層105可使用硬遮罩層沉積與圖案化技術之一而形成。該硬遮罩層沉積與圖案化技術係於製造電子裝置領域中具有通常知識者所知地。在一實施例中，通孔開口106與107係藉由使用一或多個蝕刻技術(例如乾蝕刻、濕蝕刻、或此兩者蝕刻技術)將犧牲層102蝕刻穿過經圖案化之硬遮罩層105而形成，該蝕刻技術係在製造電子裝置之領域中具有通常知識者所知地。
圖1D係依據一實施例移除經圖案化的硬遮罩層105之後的視圖130，該圖1D相似於圖1C。如圖1D所示，溝槽104與通孔開口106與107被形成在犧牲層102中。在一實施例中，溝槽104與通孔開口106與107被形成作為BEOL處理之部分。在一實施例中，硬遮罩層105可使用硬遮罩層移除技術之一而移除。該硬遮罩層移除技術係於製造電子裝置領域中具有通常知識者所知地。
圖1E係依據一實施例沉積導電層108至溝槽104中之後的視圖140，該圖1E相似於圖1D。如圖1E所示，該導電層108填充溝槽104。導電層108填充開口106與107以個別形成導電通孔112與113。導電層108與犧牲 層102上蝕刻停止層103的部分齊平。
在一實施例中，該導電層108包含銅層、鉭層、鎢層、釕層、或其任意組合。在替代實施例中，可被使用於導電層108的導電材料之實例包括，但不限於例如，銅、鉭、鎢、釕、鈦、鉿、鋯、鋁、銀、錫、鉛之金屬，金屬合金、金屬碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁、其他導電材料、或其任意組合。在一更明確實施例中，導電層108係銅層。在另一實施例中，導電層108具有比銅更高之機械剛性。
在另一實施例中，作為導電層效用之金屬襯墊(未示出)被沉積在溝槽104之側壁與底部上、凹陷111之底部上、與通孔開口106與107之側壁上。在一實施例中，導電層108被沉積在金屬襯墊上。在另一實施例中，絕緣層被沉積在金屬襯墊上。金屬襯墊可使用導電層沉積技術之一而被沉積，該沉積技術包括但不限於，無電電鍍、電鍍、濺鍍、化學氣相沈積(“CVD”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置領域中具有通常知識者所知的任意其他導電層沉積技術。電子裝置之實施例包含如進一步於以下關於圖7而詳細說明之金屬襯墊。
在替代實施例中，導電層108可使用導電層沉積技術之一而被沉積，例如，無電電鍍、電鍍、濺鍍、化學氣相沈積(“CVD”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置領域中具有通常知識 者所知的任意其他導電層沉積技術。在一實施例中，使用化學機械研磨(CMP)技術之一使導電層108與犧牲層102上蝕刻停止層103的部分齊平，該化學機械研磨技術係在製造電子裝置之領域中具有通常知識者所知地。
圖1F係依據一實施例移除導電層108之部分之後形成凹陷111用以形成MEMS裝置結構的視圖150，該圖1F相似於圖1E。如圖1F所示，經圖案化的硬遮罩層109被沉積在導電層108與蝕刻停止層103上。在一實施例中，硬遮罩層109係氮化層，例如氮化矽、氮氧化矽、或於製造電子裝置領域中具有通常知識者所知之任意其他硬遮罩層。經圖案化之遮罩層109可使用硬遮罩層沉積與圖案化技術之一而形成，該硬遮罩層沉積與圖案化技術係於製造電子裝置領域中具有通常知識者所知地。在一實施例中，凹陷111係藉由使用一或多個蝕刻技術(例如乾蝕刻、濕蝕刻、或此兩者蝕刻技術)將導電層108蝕刻穿過經圖案化之硬遮罩層109並再蝕刻至一深度114而形成在MEMS裝置之區域中，該蝕刻技術係在製造電子裝置之領域中具有通常知識者所知地。在更明確實施例中，藉由使用檸檬酸濕蝕刻而形成銅之導電層108中之凹陷111。在一個實施例中，藉由MEMS裝置設計而決定凹陷之深度114。在一實施例中，凹陷之深度114係從約10nm至約30nm。在一更明確實施例中，深度114係約20nm。藉由MEMS裝置設計而決定該凹陷之各導電側壁之寬度，諸如寬度151。在一實施例中，寬度151係從約20nm至 約30nm。
圖1G係依據一實施例選擇性沉積犧牲層115至凹陷111中並移除經圖案化的硬遮罩層109之後的視圖160，該圖1G相似於圖1F。在一實施例中，以犧牲層115穿過經圖案化的硬遮罩層109而回填充(back-fill)在MEMS裝置之區域中的凹陷111。在一實施例中，犧牲層115之材料係相似於該犧牲層102之材料。在另一實施例中，犧牲層115之材料係不同於該犧牲層102之材料。
在一實施例中，犧牲層115係低k(介電常數)層間介電質(ILD)層。在一實施例中，犧牲層115係TiN層。在替代實施例中，犧牲層115包含有機物質、無機物質、或兩者。在替代實施例中，犧牲層115係氧化層，例如氧化矽層(例如，SiO2)、氧化鋁(例如，Al2O3)、碳摻雜氧化物(例如碳摻雜氧化矽)、碳層。在另一實施例中，犧牲層102係聚合物層，例如聚苯乙烯層或其他犧牲層。
在一實施例中，沉積犧牲層115並接著蝕刻回至預定之厚度。在一實施例中，犧牲層115被沉積至該厚度以與犧牲層102之頂部齊平。在一實施例中，沉積犧牲層115至從約5nm至約20nm之厚度。在一更明確實施例中，沉積犧牲層115至約10nm之厚度。
在實施例中，使用沉積技術之一而選擇性沉積犧牲層115穿透經圖案化之硬遮罩層109，該沉積技術包括但不限於，例如電漿加強化學氣相沈積(“PECVD”)之化學氣相沈積(“CVD”)、物理氣相沈積(“PVD”)、分子束磊晶 (“MBE”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置領域中具有通常知識者所知的其他沉積技術。在一實施例中，經圖案化之硬遮罩層109可使用硬遮罩層移除技術之一而移除，該硬遮罩層移除技術係於製造電子裝置領域中具有通常知識者所知地。
圖1H係依據一實施例沉積蝕刻停止層116在犧牲層115上之後的視圖170，該圖1H相似於圖1G。在一實施例中，蝕刻停止層116係穿透經圖案化的硬遮罩(未示出)並選擇性地沉積在犧牲層115上。如圖1H所示，蝕刻停止層116與犧牲層102上凹陷111導電側壁之頂部和蝕刻停止層103的部分齊平。在一實施例中，蝕刻停止層116之材料係相似於該蝕刻停止層103之材料。在另一實施例中，蝕刻停止層116之材料係不同於該蝕刻停止層103之材料。
在一實施例中，蝕刻停止層116包含孔(空穴)。在一實施例中，蝕刻停止層具有至少25%之多孔性。在更明確實施例中，該蝕刻停止層103之多孔性係大於60%。在一實施例中，蝕刻停止層116係摻雜介電層。在一實施例中，蝕刻停止層116係碳摻雜氧化矽(SiOC)層。在一實施例中，蝕刻停止層116係低介電常數(k)層。在一實施例中，蝕刻停止層116具有低於3之介電常數k。在另一實施例中，蝕刻停止層103係具有大於氧化矽之介電常數k的高k介電層。
在替代實施例中，蝕刻停止層116係氧化層，例如氧 化矽層、碳摻雜氧化矽、摻氟氧化矽、金屬氧化物，例如氧化鈦、氧化鋁、或任意其他金屬氧化物；氫基倍半矽氧烷(HSQ)、摻氟的氧化矽、氟化非晶質碳、甲基倍半矽氧烷(MSQ)、氮化層，例如氮化矽、氮化鈦、氮氧化矽、碳化矽、或其他蝕刻停止層。在一實施例中，蝕刻停止層116之厚度係從約5nm至約20nm。在一更明確實施例中，蝕刻停止層116之厚度係約10nm。
在實施例中，使用沉積技術之一而沉積蝕刻停止層116，該沉積技術包括但不限於，全面式沈積、例如電漿加強化學氣相沈積(“PECVD”)之化學氣相沈積(“CVD”)、物理氣相沈積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置之領域中具有通常知識者所知的其他沉積技術。
圖1I係依據一實施例移除犧牲層102與115之後的視圖180，該圖1I相似於圖1H。如圖1I所示，犧牲層115與102被移除穿過多孔蝕刻停止層116與103，該被移除之犧牲層115與102對於存在於該互連堆疊中其他材料係選擇性地。在一實施例中，使用濕蝕刻技術移除該犧牲層。亦即，多孔蝕刻停止層對濕化學係可滲透地，其溶解該犧牲層，以致於形成獨立式(free-standing)MEMS裝置結構181。在一實施例中，僅在MEMS裝置之區域中使用硬遮罩以移除該犧牲層。
在一實施例中，使用包含過氧化氫之化學計時性濕蝕 刻將TiN之犧牲層115與102移除穿過多孔碳摻雜氧化矽之蝕刻停止層。在一實施例中，藉由使用標準乾淨(SC)化學(諸如SC 1、SC2、或兩者)之濕蝕刻將TiN之犧牲層移除穿過多孔碳摻雜氧化矽之蝕刻停止層。該SC1與SC2化學係於製造電子裝置領域中具有通常知識者所知地。在一實施例中，以高於室溫之高溫濕蝕刻TiN之犧牲層115與102。在一實施例中，用以濕蝕刻該犧牲層穿過該蝕刻停止層之高溫係從約50度C至約75度C。
如圖1I所示，MEMS裝置結構181包含雙邊夾緊樑(或平板)119在基板101之上、互連接觸區121與互連接觸區124係在樑119上。間隙117係在樑119與蝕刻停止層116之間，以致於蝕刻停止層116藉由間隙117而自樑119分離。間隙118係形成於樑119下方，以致於樑119藉由間隙118而自基板101分離。如圖1I所示，導電通孔112係在樑119一端之下方，而導電通孔113係在樑119另一端之下方。間隙182被形成在蝕刻停止層103之部分184與基板101之部分187間，該部分184係在MEMS結構181外面。如圖1I所示，間隙183被形成在蝕刻停止層103之部分185與基板101之部分186間，該部分185係在MEMS結構181外面。在一實施例中，間隙117、118、182、與183之各者係氣隙(air gap)。
圖1J係依據一實施例填充蝕刻停止層116與103之多孔材料之後以形成密集蝕刻停止層123的視圖190，該圖1J係相似於圖1I。多孔蝕刻停止層116與103被轉換 為密集(填滿)之蝕刻停止層123，用以增加密封性與機械剛性、增加k值至至少係4、並改善圖案化保真度。填滿之蝕刻停止層123被使用以增加電容並用以增加在之後程序中形成的控制電極與感測電極之控制。在一實施例中，經填滿之蝕刻停止層123作為用於下一層圖案化之密封式障壁。在一實施例中，藉由以填充物(stuffant)材料填充該孔、固化該多孔材料、或兩者而填充蝕刻停止層之多孔材料。在一實施例中，用以填充該蝕刻停止層的孔之填充物材料係聚合物(例如，聚苯乙烯或其他聚合物)、氮化鈦、或其他填充物材料。在一實施例中，在高於室溫之溫度將蝕刻停止層之孔以聚合物填充物填充。在一實施例中，使用電子束固化、紫外(UV)光固化、退火、或其任意組合而將多孔蝕刻停止層固化。在一實施例中，蝕刻停止層在至少400度C之溫度被填滿。
圖1K係依據一實施例形成下一個互連層之後的視圖200，該圖1K相似於圖1J。在一實施例中，該下一層包含沉積在經填滿蝕刻停止層123上之絕緣層128。在實施例中，絕緣層128係層間介電質(ILD)層。在一實施例中，絕緣層128係氧化層，例如氧化矽層。在另一實施例中，絕緣層128係氮化層，例如氮化矽層。在替代實施例中，絕緣層128係氧化鋁、氮氧化矽、其他氧化層/氮化層、其任意組合、或藉由電子裝置設計而決定之其他電性絕緣層。互連125與127穿透絕緣層128並個別形成在接觸區121與124之上。電極126形成在該經填滿蝕刻停止 層123上。在一實施例中，電極126係控制電極、感測電極、或兩者。在一實施例中，該下一層使用BEOL處理而形成，該BEOL處理係於製造電子裝置領域中具有通常知識者所知地。
圖2係依據另一實施例沉積犧牲層215至導電層208中之凹陷211裡之後的電子裝置的部份之側視圖210。如圖2所示，犧牲層202被沉積在基板201上。如以上圖1E有關說明，導電層208被沉積在犧牲層202中的溝槽204與通孔開口206與207中。可使用一或多個圖案化與蝕刻技術而形成溝槽204與通孔開口206和207，該圖案化與蝕刻技術係在製造電子裝置之領域中具有通常知識者所知地。凹陷211被形成在導電層208中，而犧牲層115被沉積在凹陷211中。在一實施例中，基板201代表基板101，犧牲層202代表犧牲層102，導電層208代表導電層108，凹陷211代表凹陷111，及犧牲層215代表犧牲層115。如圖2所示，蝕刻停止層203被沉積在溝槽211之外的犧牲層202之部分204與205上與犧牲層215上。在一實施例中，蝕刻停止層203代表蝕刻停止層103與116。圖2所示之實施例係不同於圖1H所示之實施例，不同之處在於蝕刻停止層203被沉積在溝槽211之外皂的犧牲層202之部分204與205上，並同時沉積在犧牲層215上。亦即，在形成犧牲層215之後，蝕刻停止層203被沉積在溝槽211之外的犧牲層202之部分204與205上。在一實施例中，在沉積蝕刻停止層203與移除犧牲層202與 215以形成MEMS裝置結構之後，蝕刻停止層203被填滿，並且使用以上參照圖1I、1J、與1K所說明之技術，在該填滿之蝕刻停止層與該MEMS裝置結構上形成下一個互連層。
圖3A-3I與4A-4H顯示實施例，其中該犧牲層係孔填滿之犧牲層。在一實施例中，犧牲層對濕化學之感受性藉由孔填充物之存在而有所調變。孔填充物係選擇性地從MEMS裝置之區域中犧牲層的部分被移除。如以下進一步詳細說明地，接著選擇性的移除犧牲層之部分以形成獨立式MEMS裝置結構，孔填充物已從該犧牲層之部分中移除。
圖3A依據另一實施例顯示電子裝置之部分的側視圖300。經圖案化的硬遮罩層303被沉積在基板301上之犧牲層302上。在一實施例中，基板301代表基板101。在一實施例中，犧牲層302係孔填滿的犧牲層。亦即，犧牲層302具有孔，諸如孔341由填充物填充一般，該填充物例如聚合物或其他填充物。在一實施例中，犧牲層302對濕蝕刻化學之感受性藉由填充物之存在而有所調變。舉例而言，隨著犧牲層302中之孔填充物量的增加，犧牲層302對濕蝕刻化學之感受性降低。在一實施例中，孔填滿的犧牲層302並不易感於移除其中孔填充物已被移除之多孔犧牲層的濕化學，如以下將進一步詳細說明地。
在一實施例中，填充物係聚合物(例如，聚苯乙烯或其他聚合物)、氮化鈦。在一實施例中，孔填滿之犧牲層 302係氮化鈦(TiN)層，該TiN層具有以填充物(諸如聚合物或其他填充物)填充之孔。在替代實施例中，孔填滿之犧牲層302係氧化層，例如氧化矽層(例如，SiO2)、氧化鋁(例如，Al2O3)、碳摻雜氧化物(例如碳摻雜氧化矽)、或碳層、或具有被填充物填滿之孔的其他犧牲層。在一實施例中，孔填滿之犧牲層302係碳摻雜氧化物，其具有約略範圍從約25%至約60%之多孔性。在一實施例中，孔填滿的犧牲層302具有大於4之k值。
在一實施例中，犧牲層302之厚度係相似於該犧牲層102之厚度。在一實施例中，使用以上參照圖1A所說明的沉積技術之一而沉積犧牲層302在基板301上。
溝槽304形成在孔填滿之犧牲層302中。在一個實施例中，藉由MEMS結構之設計而決定溝槽304之寬度。在一實施例中，溝槽304之長度係從約100nm至約10微米(μm)。可使用一或多個圖案化與蝕刻技術而形成溝槽304，該圖案化與蝕刻技術係在製造電子裝置之領域中具有通常知識者所知地。
如圖3A所示，通孔開口305、306、307與308被形成在孔填滿之犧牲層302中。在一實施例中，通孔開口之寬度係相似於溝槽304之深度。在一實施例中，通孔開口之寬度係從約20nm至約200nm。在一實施例中，可使用一或多個圖案化與蝕刻技術而形成通孔開口305、306、307和308，該圖案化與蝕刻技術係在製造電子裝置之領域中具有通常知識者所知地。在一實施例中，溝槽 304與通孔開口305、306、307與308被形成作為BEOL處理之部分。
如圖3A所示，經圖案化的硬遮罩層303被形成在孔填滿之犧牲層302的部分上。在一實施例中，經圖案化的硬遮罩層303係氮化層，例如氮化矽、氮氧化矽、或於製造電子裝置領域中具有通常知識者所知之任意其他硬遮罩層。經圖案化之硬遮罩層303可使用硬遮罩層沉積與圖案化技術之一而形成，該硬遮罩層沉積與圖案化技術係於製造電子裝置領域中具有通常知識者所知地。
圖3B係依據一實施例沉積導電層309穿透硬遮罩層303至溝槽304與通孔開口305、306、307與308中之後的視圖310，該圖3B相似於圖3A。如圖3B所示，導電層309填充溝槽304與通孔開口305、306、307與308以個別形成導電通孔311、312、313與314。導電層309與孔填滿之犧牲層302的部分齊平。在一實施例中，該導電層309包含銅層、鉭層、鎢層、釕層、或其任意組合。在替代實施例中，可被使用於導電層309的導電材料之實例包括，但不限於例如，銅、鉭、鎢、釕、鈦、鉿、鋯、鋁、銀、錫、鉛之金屬，金屬合金、金屬碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁、其他導電材料、或其任意組合。在一更明確實施例中，導電層309係銅層。在另一實施例中，導電層309具有比銅更高之機械剛性。
在另一實施例中，作為導電層效用之金屬襯墊(未示 出)被沉積在溝槽304之側壁與底部上與通孔311、312、313與314之側壁上。在一實施例中，導電層309被沉積在金屬襯墊上。在另一實施例中，絕緣層被沉積在金屬襯墊上。金屬襯墊可使用導電層沉積技術之一而被沉積，該沉積技術例如，無電電鍍、電鍍、濺鍍、化學氣相沈積(“CVD”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置領域中具有通常知識者所知的任意其他導電層沉積技術。電子裝置之實施例包含如進一步於以下關於圖7而詳細說明之金屬襯墊。
在替代實施例中，導電層309可使用導電層沉積技術之一而被沉積，例如，無電電鍍、電鍍、濺鍍、化學氣相沈積(“CVD”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置領域中具有通常知識者所知的任意其他導電層沉積技術。在一實施例中，使用CMP技術之一使導電層309與孔填滿之犧牲層302的部分齊平，該化學機械研磨技術係在製造電子裝置之領域中具有通常知識者所知地。
圖3C係依據一實施例移除導電層309之部分之後形成凹陷342用以形成MEMS裝置的視圖320，該圖3C相似於圖3B。如圖3C所示，經圖案化的硬遮罩層315被沉積在導電層309、導電通孔313與314、及孔填滿之犧牲層302之部分上。在一實施例中，硬遮罩層315係氮化層，例如氮化矽、氮氧化矽、或於製造電子裝置領域中具有通常知識者所知之任意其他硬遮罩層。經圖案化之硬遮 罩層315可使用硬遮罩層沉積與圖案化技術之一而形成，該硬遮罩層沉積與圖案化技術係於製造電子裝置領域中具有通常知識者所知地。在一實施例中，凹陷342係藉由使用一或多個蝕刻技術(例如乾蝕刻、濕蝕刻、或此兩者蝕刻技術)將導電層309蝕刻穿過經圖案化之硬遮罩層315並再蝕刻至一預定深度而形成在MEMS裝置之區域中，該蝕刻技術係在製造電子裝置之領域中具有通常知識者所知地。在一實施例中，藉由使用檸檬酸濕蝕刻而形成銅之導電層中之凹陷342。在一個實施例中，藉由MEMS裝置設計而決定凹陷342之深度。在一實施例中，凹陷342之深度係從約10nm至約30nm。在一更明確實施例中，凹陷342之深度係約20nm。藉由MEMS裝置設計而決定凹陷342之各導電側壁之寬度。在一實施例中，凹陷342之各導電側壁寬度係從約20nm至約30nm。
圖3D係依據一實施例選擇性沉積孔填滿之犧性層316至凹陷342中並移除經圖案化的硬遮罩層315之後的視圖330，該圖3D相似於圖3C。如圖3D所示，以孔填滿之犧牲層316穿過經圖案化的硬遮罩層315而回填充(back-fill)在MEMS裝置之區域中的凹陷342。在一實施例中，孔填滿之犧牲層316之材料係相似於該孔填滿之犧牲層302之材料。在另一實施例中，孔填滿之犧牲層316之材料係不同於該孔填滿之犧牲層302之材料。
在一實施例中，孔填滿之犧牲層316被沉積至該厚度以與孔犧牲層102之頂部齊平。在一實施例中，沉積犧牲 層115至從約5nm至約20nm之厚度。在一更明確實施例中，沉積犧牲層115至約10nm之厚度。在實施例中，使用沉積技術之一而選擇性沉積孔填滿之犧牲層316穿透經圖案化之硬遮罩層315，該沉積技術包括但不限於，例如電漿加強化學氣相沈積(“PECVD”)之化學氣相沈積(“CVD”)、物理氣相沈積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置領域中具有通常知識者所知的其他沉積技術。如圖3D所示，孔填滿之犧牲層316與孔填滿之犧牲層302之部分被凹陷至相對於導電層309頂部之預定深度339，以在程序之較後期沉積蝕刻停止層在其上。在一實施例中，使用濕蝕刻、乾蝕刻、或兩者技術之一使孔填滿之犧牲層316與孔填滿之犧牲層302的部分凹陷，該蝕刻技術係在製造電子裝置之領域中具有通常知識者所知地。在一實施例中，經圖案化之硬遮罩層315可使用硬遮罩層移除技術之一而移除，該硬遮罩層移除技術係於製造電子裝置領域中具有通常知識者所知地。
圖3E係依據一實施例沉積蝕刻停止層317在孔填滿之犧牲層316與孔填滿之犧性層302之部分上之後的視圖340，該圖3E相似於圖3D。如圖3E所示，蝕刻停止層317與凹陷342導電側壁之頂部和導電通孔313與314之頂部齊平。在一實施例中，蝕刻停止層317之材料係相似於該蝕刻停止層116與103之一者之材料。蝕刻停止層317之厚度係相似於該蝕刻停止層116之厚度。在一實施 例中，使用以上相關於蝕刻停止層116與103所述之沉積技術之一而沉積蝕刻停止層317。
圖3F係依據一實施例沉積經圖案化的硬遮罩層318在蝕刻停止層317上和從犧牲層316之孔與從孔填滿之犧牲層302的部分319之孔移除孔填充物之後的視圖350，該圖3F相似於圖3E。孔填充物被移除穿過藉由經圖案化的硬遮罩層318所暴露之蝕刻停止層317之部分325。在一實施例中，使用乾蝕刻技術(例如，灰化技術(ashing technique))之一而移除孔填充物。一般而言，針對電漿灰化技術，使用電漿源而產生反應種(例如，氧或氟反應種)。該反應種與孔填充物結合以形成灰，並利用真空幫浦而移除該灰。亦即，藉由乾蝕刻(灰)而選擇性地從犧牲層316與孔填滿之犧牲層302之部分319移除孔填充物，以致於犧牲層316與部分319可被選擇性地使用用以形成MEMS裝置結構的稍後程序之濕化學而移除。如圖3F所示，部分319包含在導電通孔311與312間之部分324、在犧牲層302之孔填滿部分352與導電通孔311間之部分323、與犧牲層302之孔填滿部分353與導電通孔312間之部分322。
在一實施例中，硬遮罩層318係氮化層，例如氮化矽、氮氧化矽、或於製造電子裝置領域中具有通常知識者所知之任意其他硬遮罩層。經圖案化之硬遮罩層318可使用硬遮罩層沉積與圖案化技術之一而形成，該硬遮罩層沉積與圖案化技術係於製造電子裝置領域中具有通常知識者 所知地。
圖3G係依據一實施例選擇性地移除犧牲層316與犧牲層302之部分319之後用以形成MEMS裝置結構的視圖360，該圖3G相似於圖3F。在一實施例中，使用濕蝕刻化學穿透多孔蝕刻停止層317而完全去除犧牲層316與犧性層302之部分319，其中該移除部分之填充物已被取出。亦即，多孔蝕刻停止層317對濕化學係可滲透地，其溶解該犧牲層之部分319，以致於形成包含樑333之獨立式MEMS裝置結構。如圖3G所示，犧牲層302之孔填滿部分(諸如部分352與353)藉由濕蝕刻化學而保持完整。
在一實施例中，使用包含過氧化氫之化學計時性濕蝕刻將TiN之犧牲層的多孔部分319移除穿過多孔碳摻雜氧化矽之蝕刻停止層325。在一實施例中，藉由使用標準乾淨(SC)化學(諸如SC 1、SC2、或兩者)之濕蝕刻將TiN之犧牲層的多孔部分319移除穿過多孔碳摻雜氧化矽之蝕刻停止層。該SC1與SC2化學係於製造電子裝置領域中具有通常知識者所知地。在一實施例中，以高於室溫之高溫濕蝕刻TiN之犧牲層的多孔部分319。在一實施例中，用以濕蝕刻該多孔部分319之高溫係從約50度C至約75度C。
如圖3G所示，MEMS裝置結構包含樑333在基板301之上、互連接觸區334與互連接觸區335係在樑333上。間隙321係在樑333與蝕刻停止層325之間。間隙327形成在樑333下方，並在導電通孔311與312之間， 如圖3G所示。間隙329被形成在蝕刻停止層317之部分、基板301之部分、部分352與MEMS裝置結構的側壁之間，該蝕刻停止層317之部分係在MEMS結構一端的外面。間隙331被形成在蝕刻停止層317之部分、基板301之部分、部分353與MEMS結構的相反側壁之間，該蝕刻停止層317之部分係在MEMS結構另一端的外面，如圖3G所示。在一實施例中，間隙327、321、329、與331之各者係氣隙。
圖3H係依據一實施例填充蝕刻停止層317之多孔材料之後以形成密集蝕刻停止層326的視圖370，該圖3H係相似於圖3G。如上述，多孔蝕刻停止層317被轉換為密集(填滿)之蝕刻停止層326。在一實施例中，經填滿之蝕刻停止層326代表填滿之蝕刻停止層123。使用以上參照圖1J所述之多孔蝕刻停止層填滿技術之一，形成經填滿之蝕刻停止層123。
圖3I係依據一實施例形成下一互連層之後的視圖380，該圖3I相似於圖3H。如圖3I所示，該下一互連層包含沉積在經填滿蝕刻停止層326與導電通孔314上之絕緣層332。在一實施例中，絕緣層332代表絕緣層128。互連336與337穿透絕緣層332並個別形成在接觸區334與335之上。互連338形成在導電通孔313上。在一實施例中，該下一互連層使用BEOL處理而形成，如以上說明地。
圖4A依據另一實施例顯示電子裝置之部分的側視圖 400。蝕刻停止層403被沉積在基板301上之孔填滿之犧牲層302上。蝕刻停止層403代表上述之蝕刻停止層之一。如上述，導電層309被沉積至溝槽與通孔中。如上述，導電層309被沉積至溝槽與通孔開口中，以形成導電通孔311、312、313與314。如圖4A所示，導電層309與蝕刻停止層403的部分齊平。在一實施例中，使用CMP技術之一使導電層309與蝕刻停止層403的部分齊平，該化學機械研磨技術係在製造電子裝置之領域中具有通常知識者所知地。
圖4B係依據一實施例移除導電層309之部分之後形成凹陷402用以形成MEMS裝置結構的視圖410，該圖4B相似於圖4A。如圖4B所示，經圖案化的硬遮罩層401被沉積在導電層309、導電通孔313與314、及蝕刻停止層403之部分上。在一實施例中，經圖案化之硬遮罩層401代表上述之經圖案化的硬遮罩層之一。凹陷402代表上述之凹陷之一。
圖4C係依據一實施例選擇性沉積孔填滿之犧牲層423穿透經圖案化之硬遮罩層401至凹陷402中之後的視圖420，該圖4C相似於圖4B。在一實施例中，孔填滿之犧牲層423代表上述之孔填滿之犧牲層之一。孔填滿之犧牲層423被沉積至該厚度以與孔填滿之犧牲層302之頂部齊平，如上述並參照圖1G般。
圖4D係依據一實施例沉積蝕刻停止層404在犧牲層423上之後的視圖430，該圖4D相似於圖4C。如上述， 蝕刻停止層404與犧牲層302上凹陷402導電側壁之頂部和蝕刻停止層303的部分齊平。在一實施例中，蝕刻停止層404代表上述之蝕刻停止層之一。
圖4E係依據一實施例從犧牲層423之孔與從犧牲層302的部分419之孔移除孔填充物之後的視圖440，該圖4E相似於圖4D。如圖4D所示，部分419包含在導電通孔311與312間之部分405、在犧牲層302之孔填滿部分與導電通孔311間之部分、與犧牲層302之孔填滿部分與導電通孔312間之部分。如以上參照圖3F所述，移除孔填充物穿過蝕刻停止層404。
圖4F係依據一實施例選擇性地移除犧牲層423與犧牲層302之部分419之後用以形成MEMS裝置結構的視圖450，該圖4F相似於圖4E。在一實施例中，使用濕蝕刻化學穿透多孔蝕刻停止層404而完全去除犧牲層423與犧牲層302之部分419，其中該移除部分之填充物已被取出，如以上所述並參照圖3G。
如圖4F所示，MEMS裝置結構包含樑451在基板301之上、互連接觸區452與互連接觸區453係在樑451上。間隙412係在樑451與蝕刻停止層404之間。間隙411形成在樑451下方，並在導電通孔311與312之間，如圖4F所示。間隙415被形成在蝕刻停止層303之部分、基板301之部分、犧牲層302之填滿部分與MEMS裝置結構的側壁之間，該蝕刻停止層303之部分係在MEMS結構一端的外面。間隙414被形成在蝕刻停止層 303之部分、基板301之部分、犧牲層302之填滿部分與MEMS結構的相反側壁之間，該蝕刻停止層303之部分係在MEMS結構另一端的外面，如圖4F所示。在一實施例中，間隙411、412、414與415之各者係氣隙。
圖4G係依據一實施例填充蝕刻停止層303之多孔材料之後以形成密集(填滿)蝕刻停止層413的視圖460，該圖4G係相似於圖4F。如上述，多孔蝕刻停止層303被轉換為填滿之蝕刻停止層413。在一實施例中，經填滿之蝕刻停止層413代表上述經填滿之蝕刻停止層之一。
圖4H係依據一實施例形成下一互連層之後的視圖470，該圖4H相似於圖4G。如圖4H所示，該下一互連層包含沉積在經填滿蝕刻停止層413與導電通孔314上之絕緣層416，如以上說明一般。互連417與419穿透絕緣層416並個別形成在接觸區452與453之上。如上說明地，互連419形成在導電通孔313上。
圖5A係依據一實施例之包含整合MEMS結構的電子裝置的側視圖500。如圖5A所示，整合MEMS結構包含單邊夾緊樑504在基板501之上。基板501代表上述之基板之一。互連505係穿透ILD層508沉積至相鄰於樑504一端之互連接觸區上。如上述，經填滿之蝕刻停止層507被沉積在MEMS結構之上。在一實施例中，ILD層508係高k介電層。在替代實施例中，ILD層508係例如氧化矽層之氧化層、例如氮化矽之氮化層、氧化鋁、氮氧化矽、其他氧化層/氮化層、其任意組合、或藉由電子裝置 設計而決定之其他電性絕緣層。
間隙512係形成在樑504與蝕刻停止層507之間。間隙511係形成在樑504與基板501之間。間隙509被形成在蝕刻停止層507之部分與樑504一端所在的基板之部分間；而間隙502被形成在蝕刻停止層507之部分與樑504另一端所在的基板之部分間，如上述。在一實施例中，間隙511、512、509與502之各者係氣隙。導電通孔503形成在樑504下方。電極506形成在該經填滿蝕刻停止層507上，如上述。
圖5B係依據另一實施例之包含整合MEMS結構的電子裝置的側視圖510。圖5B不同於5A，不同之處在於電極512形成在該經填滿蝕刻停止層507上。在替代實施例中，電極512係控制電極、感測電極、或兩者，如上述。
圖6A依據另一實施例顯示電子裝置之部分的側視圖600。如圖6A所示，溝槽606及612和通孔開口607、608、613及614被形成在基板602上的犧牲層602中，作為BEOL處理之部分，如上述一般。基板602代表上述之基板之一。在一實施例中，犧牲層602代表犧牲層102。如圖6A所示，層間介電質(ILD)層641填充通孔開口以形成ILD柱604與605。在一實施例中，ILD層641係高k介電層。在替代實施例中，ILD層641係例如氧化矽層之氧化層、例如氮化矽層之氮化層、氧化鋁、氮氧化矽、其他氧化層/氮化層、其任意組合、或藉由電子裝置設計而決定之其他電性絕緣層。在一實施例中，ILD層 641對犧牲層602具有蝕刻選擇性。在一實施例中，ILD層641係旋塗ILD。在另一實施例中，ILD層641係硬遮罩層。ILD層641可使用ILD沉積技術之一而沉積於通孔開口中，該沉積技術係於製造電子裝置領域中具有通常知識者所知地。
圖6B係依據一實施例沉積導電層643至溝槽606與612中之後的視圖610，該圖6B相似於圖6A。如圖6B所示，導電層643填充溝槽606與612以形成導電溝槽609與612。導電層643填充開口607、608、613與614以個別形成導電通孔621、622、623與624。導電層643與犧牲層602上蝕刻停止層603的部分齊平，如以上所述。在一實施例中，導電層643代表上述之導電層之一。如圖6B所顯示地，ILD柱604與605作用為用於互連結構611之支撐柱。
圖6C係依據一實施例於導電溝槽609之凹陷中沉積蝕刻停止層626在犧牲層625上之後以形成MEMS結構的視圖620，該圖6C相似於圖6B。在一實施例中，蝕刻停止層626代表蝕刻停止層116，而蝕刻停止層625代表犧牲層115。使用上述之凹陷形成技術之一而形成導電溝槽609之凹陷。
圖6D係依據一實施例移除犧牲層625與602之後的視圖630，該圖6D相似於圖6C。如圖6D所示，犧牲層625與602被完全地移除穿過多孔蝕刻停止層626與603，如以上參照圖1I所說明地。如圖6D所示，MEMS 裝置結構包含樑(或平板)631在基板601之上、互連接觸區645與互連接觸區646係在樑631上。間隙633係在樑631與蝕刻停止層626之間。間隙636係在樑631下方，並在導電通孔621與622之間。間隙647在MEMS結構外面的蝕刻停止層603之部分與基板之部分間。間隙648係形成在MEMS結構651與互連結構609之間。如圖6D所示，間隙634被形成在導電通孔623與ILD柱604之間，間隙636被形成在ILD柱604與605之間，而間隙635被形成在ILD柱650與導電通孔624之間。間隙649被形成在蝕刻停止層603之部分與基板601之部分間。如上述，在一實施例中，間隙632、633、634、635、636、647、648與649之各者係氣隙。在一實施例中，形成MEMS結構651之後，蝕刻停止層603被填滿，並且使用以上參照圖1I、1J、與1K所說明之技術，在該經填滿之蝕刻停止層、該MEMS結構651與互連結構611上形成下一個互連層。
圖7係依據另一實施例之包含整合MEMS結構的電子裝置的側視圖700。整合MEMS結構711包含雙邊夾緊樑705在基板701之上。在一實施例中，基板701代表上述之基板之一。互連715係穿透ILD層714沉積至相鄰於樑705一端之互連接觸區712上，而互連717被沉積在相鄰於樑705另一端之互連接觸區上，如圖7所示。如上述，經填滿之蝕刻停止層713被沉積在MEMS結構之上。間隙707係形成在樑705與蝕刻停止層713之間。間 隙706係形成在樑705與基板701之間。間隙709被形成在蝕刻停止層713之部分與樑705一端所在的基板701之部分間；而間隙702被形成在蝕刻停止層713之部分與樑705另一端所在的基板701之部分間，如上述。在一實施例中，間隙702、706、707與709之各者係氣隙。導電通孔704與705形成在樑705下方。電極716形成在該經填滿蝕刻停止層713上，如上述。在一實施例中，電極716係感測電極、控制電極、或兩者，如上述一般。如圖7所示，MEMS結構711包含金屬襯墊718，而使用如以上參照圖1E所說明的技術之一而將可填充材料層719沉積在金屬襯墊718之上。在一個實施例中，如以上參考圖1E一般，可填充材料層719係導電層。在更明確實施例中，金屬襯墊718係鉭襯墊，而可填充材料層719係例如銅之導電層。在另一實施例中，可填充材料層719係具有實質上高剛性(例如楊氏模量)之絕緣層用以增加樑705之共振頻率(例如，氮化矽、碳化矽、或其他高剛性之絕緣層、或其任意組合)。在一實施例中，金屬襯墊718與可填充材料層719可使用襯墊與可填充材料沉積技術之一而被沉積，該沉積技術包括但不限於，無電電鍍、電鍍、濺鍍、化學氣相沈積(“CVD”)、金屬有機化學氣相沈積(“MOCVD”)、原子層沈積(“ALD”)、或在製造電子裝置領域中具有通常知識者所知的任意其他已知沉積技術。
使用BEOL材料與尺寸用於MEMS結構之模擬包含：顯示其具有足夠訊號之共振器樑、與可應用於MEMS 共振器應用之共振頻率。模擬之實例如以下。
圖8依據一實施例顯示用於MEMS共振器應用之雙邊夾緊樑801之圖式800。圖9係依據一實施例的雙邊夾緊樑801之三維視圖901。樑801具有長度L 802、寬度w 803、與厚度t 804。在一實施例中，該樑具有以下性質：長度L係約200nm；寬度w係約100nm；厚度t係約20nm；楊氏模量E係約128GPa(銅模量)；密度：ρ介子係約8960kg/m^3(銅密度)；質量m係約3.584e-18kg；和第二慣性矩：I係約1/12 * w * t^3=6.66e-32 m^4。用於雙邊夾緊樑801之解析解與有線元模組提供約1.9GHz之共振頻率。有效之彈性常數k係約530N/m。
圖10依據一實施例顯示針對雙邊夾緊樑801之振盪振幅(nm)對時間(ns)圖表1000。曲線1001顯示最大振盪振幅係約1.7nm。
圖11依據一實施例顯示針對具有約100之品質因素的雙邊夾緊樑801之振盪振幅(nm)對頻率(GHz)圖表1100。曲線1101顯示共振頻率係約1.9GHz。
圖12依據一實施例顯示針對具有約1000之品質因素的雙邊夾緊樑801之振盪振幅(nm)對頻率(GHz)圖表1200。曲線1201顯示共振頻率係約1.9GHz。在一實施例中，針對具有約200nm之長度L、約100nm之寬度W、與約10nm之氣隙g之樑801，該偏壓Vdc估計約為2.0V、最大AC電壓Vac最大值約為0.3V、及力振福Famp約為1nN。針對共振器樑801之電容電流約為8E-9A，其 係在MEMS系統之雜訊下限(noise floor)以上的有利數量級。
圖13顯示包括一或多個該發明的實施例之中介物1300。中介物1300係使用以橋接第一基板1302至第二基板1304之中介層。舉例而言，第一基板1302可係積體電路晶粒。舉例而言，第二基板1304可係記憶體模組、電腦主機板、或另一積體電路晶粒。一般而言，中介物1300之目的在於擴展連結至更廣之節距，或用以重新路由一連結至一不同連結。例如，中介物1300可耦接積體電路晶粒至球柵陣列(BGA)1306，該BGA 1306可接著耦接至該第二基板1304。在一些實施例中，該第一與第二基板1302/1304被附接至中介物1300之相反側。在其他實施例中，該第一與第二基板1302/1304被附接至中介物1300之同一側。且在進一步實施例中，三或更多基板藉由使用中介物1300而互相互連。
該中介物1300可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚酰亞胺之聚合物材料所形成。在另外實施例中，中介物可由替代剛硬或可撓材料所形成，該材料可包括用於半導體基板的上述相同材料(諸如矽、鍺、與其他III-V族與VI族材料)。
中介物可包括金屬互連1308與通孔1310，其包括但不限於矽穿孔(TSV)1312。中介物1300可另外包括嵌入式裝置1314，其包括被動與主動裝置。該等裝置包括，但不限於，本文所述MEMS裝置、電容器、去耦電容器、 電阻器、電感器、熔絲、二極體、變壓器、感測器與靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、與MEMS裝置等較複雜裝置亦可被形成在中介物1300上。依據該發明之實施例，本文揭示之裝置或處理可用於中介物1300之製程中。
圖14顯示根據該發明一個實施例之計算裝置1400。該計算裝置1400可包括多個組件。在一實施例中，此些組件被附接至一或多個主機板上。在替代實施例中，此些組件被製造至單一系統單晶片(SoC)晶粒上，而非在主機板上。計算裝置1400中組件包括但未限於積體電路晶粒1402與至少一個通訊晶片1408。在若干實施中，通訊晶片1408被製造為積體電路晶粒1402之部分。積體電路晶粒1402可包括諸如中央處理單元(CPU)之處理器1404、一般用作快取記憶體之晶粒上記憶體1406、其可藉由諸如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)之技術而被設置。
計算裝置1400可包括可以或可以不係實體與電性耦接至主機板或製造於SoC晶粒中之其他組件。此些其他組件包括但未限於，揮發性記憶體1410(例如，DRAM)、非揮發性記憶體1412(例如，ROM或快閃記憶體)、圖形處理單元1414(GPU)、數位訊號處理器1416(DSP)、加密處理器1442(一執行硬體中密碼演算法之專用處理器)、晶片組1420、天線1422、顯示器或觸控螢幕顯示器1424、觸 控螢幕顯示器控制器1426、電池1428、或其他電源、全球定位系統(GPS)裝置1444、功率放大器(PA)、羅盤、動態共處理器或感測器1432(其可包括加速器、陀螺儀、與羅盤)、揚聲器1434、照相機1436、使用者輸入裝置1438(諸如，鍵盤、滑鼠、觸控筆、與觸控板)、與大量儲存裝置1440(諸如，硬碟機、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片1408致能用於資料傳輸之無線通訊可以從計算裝置1400接收與傳送至計算裝置1400。術語"無線"與其衍生詞可被用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可透過使用經調變電磁輻射穿過非固體媒體而通訊資料。該術語並不暗示所相關裝置不包含任何佈線，雖然在一些實施例中其可能沒有任何佈線。通訊晶片1408可實施數種無線標準或協定之任意者，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍伸物、以及其他指定為3G、4G、5G與之後的任何其它無線協定。該計算裝置1400可包括複數個通訊晶片1408。例如，第一通訊晶片1408可致能諸如Wi-Fi與藍芽之較短程無線通訊，而第二通訊晶片1408可致能諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之較長程無線通訊。
術語"處理器"可指處理來自暫存器及/或記憶體之電子 資料以轉變該電子資料成為其他可儲存於暫存器及/或記憶體之電子資料的任何裝置或裝置之部分。一或更多組件，例如積體電路晶粒1302、通訊晶片1308、GPU 1314、加密處理器1342、DSP 1316、晶片組1320、與其他組件可包括一或多個MEMS裝置，該MEMS裝置依據該發明之實施例而形成。在進一步實施例中，另一容納在計算裝置1400內之組件可包含一或多個MEMS裝置，該MEMS裝置依據該發明之實施例而形成。
在各種實施例中，計算裝置1400可係膝上型電腦、易網機、筆記型電腦、超筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超極行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、顯示器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施中，計算裝置1400可係任何其他處理資料的電子裝置。
以上發明之顯示實施的說明，包括摘要中所說明之內容，目地不在於係窮舉式或以限制該發明於所揭示之確切形式。雖然為了說明性的目的而於本文中描述本發明之特定實施與實例，如熟悉該相關領域者所認知地，在本發明的範疇中之各種等效修改係可行地。
有鑑於以上詳細說明而可以操作此些修改至該發明。在以下申請專利範圍中使用之術語不應被解釋為限制該發明至說明書與申請專利範圍中所揭示之特定實施。反而該發明之範疇應全然地藉由以下申請專利範圍而訂定，該申 請專利範圍應依據已建立的詮釋申請專利範圍之教示而被解釋。
以下實例關於進一步的實施例：在一實施例中，製造電子裝置之方法包含：在基板上後端製程(BEOL)區裡的第一犧牲層中的溝槽中沉積第一導電層；在該第一導電層之上沉積蝕刻停止層；及移除該第一犧牲層以形成由一或多個通孔所夾緊之樑。
在一實施例中，製造電子裝置之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；移除第一導電層之部分以形成凹陷；沉積第二犧牲層至凹陷中、沉積蝕刻停止層在該第二犧牲層上；移除該第一犧牲層以形成間隙，並移除該第二犧牲層以形成間隙。
在一實施例中，用以製造電子裝置之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；在該第一導電層上沉積絕緣層，在該第一導電層之上沉積蝕刻停止層；及移除該第一犧牲層以形成間隙。
在一實施例中，用以製造電子裝置之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；在該第一導電層上沉積第二導電層，在該第一導電層上沉積蝕刻停止層；及移除該第一犧牲層以形成間隙，其中該第一導電層包含銅層、鉭層、鎢層、釕層、或其任意組合。
在一實施例中，用以製造電子裝置之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；在該第一導電層之上沉積蝕刻停止層；及移除該第一犧牲層以形成間隙，其中該第一犧牲層係氮化鈦層。
在一實施例中，用以製造電子裝置之方法包含：在基板上第一犧牲層中的溝槽中沉積第一導電層；在該第一導電層之上沉積蝕刻停止層；及移除該第一犧牲層以形成間隙，並從該第一犧牲層移除孔填充物。
在一實施例中，用以製造電子裝置之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；在該第一導電層之上沉積蝕刻停止層；及移除該第一犧牲層以形成間隙，其中該蝕刻停止層係多孔層。
在一實施例中，用以製造MEMS結構之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；沉積第二犧牲層在該第一導電層上；沉積蝕刻停止層在該第二犧牲層上；並移除該第一犧牲層與該第二犧牲層之至少一者。
在一實施例中，用以製造MEMS結構之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；移除第一導電層之部分以形成凹陷，沉積第二犧牲層至第一導電層上的凹陷中，沉積蝕刻停止層在該第 二犧牲層上；並移除該第一犧牲層與該第二犧牲層之至少一者。
在一實施例中，用以製造MEMS結構之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；沉積第二犧牲層在該第一導電層上；沉積蝕刻停止層在該第二犧牲層上；移除該第一犧牲層與該第二犧牲層之至少一者；並填滿該蝕刻停止層。
在一實施例中，用以製造MEMS結構之方法包含：在基板上BEOL區裡的第一犧牲層中形成溝槽；在該溝槽下方形成一或多個通孔；沉積第一導電層至溝槽中與一或多個通孔中，沉積第二犧牲層在該第一導電層上；沉積蝕刻停止層在該第二犧牲層上；並移除該第一犧牲層與該第二犧牲層之至少一者。
在一實施例中，用以製造MEMS結構之方法包含：在基板上第一犧牲層中的溝槽中沉積第一導電層；沉積第二犧牲層在該第一導電層上；沉積蝕刻停止層在該第二犧牲層上；從該第一犧牲層與該第二犧牲層之至少一者之部分移除孔填充物；並移除該第一犧牲層與該第二犧牲層之至少一者之部分。
在一實施例中，用以製造MEMS結構之方法包含：在基板上BEOL區裡的第一犧牲層中的溝槽中沉積第一導電層；沉積第二犧牲層在該第一導電層上；沉積蝕刻停止層 在該第二犧牲層上；移除該第一犧牲層與該第二犧牲層之至少一者；沉積絕緣層在該蝕刻停止層上；並形成一或多個互連穿過該絕緣層。
在一個實施例中，電子裝置包含其包括一樑在基板之上之(BEOL)結構，其中該樑由一或多個通孔所夾緊。
在一個實施例中，電子裝置包含其包括一樑在基板之上之(BEOL)結構，其中該樑由一或多個通孔所夾緊；蝕刻停止層在樑之上，而間隙在該樑與該蝕刻停止層之間。
在一個實施例中，電子裝置包含其包括一樑在基板之上之(BEOL)結構，其中該樑由一或多個通孔所夾緊；而間隙在該樑下方。
在一個實施例中，電子裝置包含其包括一樑在基板之上之(BEOL)結構，其中該樑由在該樑下方之一或多個通孔所夾緊。
在一個實施例中，電子裝置包含其包括一樑在基板之上之(BEOL)結構，其中該樑由一或多個通孔所夾緊；而電極在該樑之上。
在一個實施例中，電子裝置包含其包括一樑在基板之上之(BEOL)結構，其中該樑由一或多個通孔所夾緊；而至少一互連在該樑上。
在一個實施例中，電子裝置包含其包括一樑在基板之上之(BEOL)結構，其中該樑由一或多個通孔所夾緊；第二通孔在該基板上；導電溝槽在該第二通孔上；而絕緣柱在鄰近於該第二 通孔之溝槽下方；絕緣柱在相鄰於該第二通孔之該溝槽下方。
在一個實施例中，電子裝置包含一樑在基板之上；第一互連在該樑上；第一通孔在該樑下方；蝕刻停止層在樑之上，而第一間隙在該樑與該蝕刻停止層之間，其中第二間隙相鄰於該第一通孔。
在一個實施例中，電子裝置包含一樑在基板之上；第一互連在該樑上；蝕刻停止層在樑之上，第一間隙在該樑與該蝕刻停止層之間，而電極在該蝕刻停止層上。
在一個實施例中，電子裝置包含一樑在基板之上；第一互連與第二互連在該樑上；蝕刻停止層在該樑之上，而第一間隙在該樑與該蝕刻停止層之間。
在一個實施例中，電子裝置包含一樑在基板之上；第一互連在該樑上；蝕刻停止層在樑之上，而第一間隙在該樑與該蝕刻停止層之間；通孔在該基板上；導電溝槽在該通孔上；而絕緣柱在相鄰於該第二通孔之該溝槽下方。
在前面之說明書中，參考其特定例式性實施例而說明方法與裝置。將趨向明顯地，在沒有背離以下申請專利範圍所闡述之實施例的廣義精神與範疇的前提下，可對其作出各種修改。該說明書與圖式據此將被理解為係說明性意義，而非限制性意義地。
101‧‧‧基板
112‧‧‧導電通孔
113‧‧‧導電通孔
117‧‧‧間隙
118‧‧‧間隙
119‧‧‧樑
121‧‧‧互連接觸區
123‧‧‧蝕刻停止層
124‧‧‧互連接觸區
125‧‧‧互連
126‧‧‧電極
127‧‧‧互連
128‧‧‧絕緣層
181‧‧‧MEMS裝置結構
182‧‧‧間隙
183‧‧‧間隙
200‧‧‧視圖

Claims (20)

  1. 一種用以製造電子裝置之方法，其包含：在基板上第一犧牲層中的溝槽中沉積第一導電層；在該第一導電層之上沉積蝕刻停止層；及移除該第一犧牲層以形成間隙。
  2. 如申請專利範圍第1項的方法，其進一步包含：移除該第一導電層之部分以形成凹陷；沉積第二犧牲層在該凹陷中，其中該蝕刻停止層係被沉積在該第二犧牲層上；及移除該第二犧牲層。
  3. 如申請專利範圍第1項的方法，其進一步包含：沉積絕緣層在該第一導電層上。
  4. 如申請專利範圍第1項的方法，其進一步包含：沉積第二導電層在該第一導電層上。
  5. 如申請專利範圍第1項的方法，其中該第一導電層包含銅層、鉭層、鎢層、釕層、或其任意組合。
  6. 如申請專利範圍第1項的方法，其中該第一犧牲層係氮化鈦層。
  7. 如申請專利範圍第1項的方法，其進一步包含：從該第一犧牲層移除孔填充物。
  8. 如申請專利範圍第1項的方法，其中該蝕刻停止層係多孔層。
  9. 一種用以製造MEMS結構之方法，其包含：在基板上第一犧牲層中的溝槽中沉積第一導電層； 在該第一導電層上沉積第二犧牲層；在該第二犧牲層上沉積蝕刻停止層；及移除該第一犧牲層與該第二犧牲層之至少一者。
  10. 如申請專利範圍第9項的方法，其進一步包含：移除該第一導電層之部分以形成凹陷，其中該第二犧牲層被沉積至該凹陷中。
  11. 如申請專利範圍第9項的方法，其進一步包含：在該移除之後填充該蝕刻停止層。
  12. 如申請專利範圍第9項的方法，其進一步包含：在該溝槽下方形成一或多個通孔，其中該第一導電層被沉積在該一或多個通孔中。
  13. 如申請專利範圍第9項的方法，其進一步包含：從該第一犧牲層與該第二犧牲層之至少一者的部分移除孔填充物。
  14. 如申請專利範圍第9項的方法，其進一步包含：沉積絕緣層在該蝕刻停止層上；及形成一或多個互連穿過該絕緣層。
  15. 一種電子裝置，其包含：樑在基板之上；第一互連在該樑上；蝕刻停止層在該樑之上；及第一間隙在該樑與該蝕刻停止層之間。
  16. 如申請專利範圍第15項的電子裝置，其進一步包含： 第二間隙在該樑下方。
  17. 如申請專利範圍第15項的電子裝置，其進一步包含：第一通孔在該梁下方。
  18. 如申請專利範圍第15項的電子裝置，其進一步包含：電極在該蝕刻停止層上。
  19. 如申請專利範圍第15項的電子裝置，其進一步包含：第二互連在該樑上。
  20. 如申請專利範圍第15項的電子裝置，其進一步包含：第二通孔在該基板上；導電溝槽在該第二通孔上；及絕緣柱在相鄰於該第二通孔之該溝槽下方。
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