KR20180019527A - 인터커넥트들 및 비아들에 의한 mems 구조물들의 통합 - Google Patents

인터커넥트들 및 비아들에 의한 mems 구조물들의 통합 Download PDF

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KR20180019527A
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치트라 파와쉐
라성 김
이안 에이. 영
칸왈 지트 싱
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Abstract

전도성 층이 기판 상의 희생 층에서의 트렌치 내에 퇴적된다. 에칭 정지 층이 전도성 층 위에 퇴적된다. 갭을 형성하기 위해 희생 층이 제거된다. 일 실시예에서, 빔은 기판 위에 있다. 인터커넥트는 빔 상에 있다. 에칭 정지 층은 빔 위에 있다. 빔과 에칭 정지 층 사이에 갭이 있다.

Description

인터커넥트들 및 비아들에 의한 MEMS 구조물들의 통합
본원에 기술되는 실시예들은 전자 디바이스 제조 분야에 관한 것이며, 상세하게는, 마이크로 전자 기계 시스템(micro-electromechanical systems)(MEMS) 구조물들의 통합에 관한 것이다.
일반적으로, 마이크로 전자 기계 시스템들(micro-electromechanical systems)은 반도체 칩들에 임베딩(embed)된 소형 기계 및 전자-기계 디바이스들, 예컨대, 센서들, 밸브들, 기어들, 미러들 및 액추에이터들을 지칭한다. 현재, 디바이스들의 소형화 및 고밀도화(higher density)에 대한 요구들이 계속하여 증가함에 따라, 종래의 전자 디바이스 패키징 방법들은 그들의 한계에 도달하고 있다. 전형적으로, MEMS 컴포넌트들은 패키지 통합 레벨에서 시스템에 통합된다. 패키지 통합을 위해, MEMS 구조물들과 상보적 금속-산화물 반도체(complementary metal-oxide semiconductor)(CMOS) 트랜지스터들은, 개별 컴포넌트들로서, 상이한 실리콘 기판들 상에 제조된다. 이 상이한 개별 컴포넌트들은 이어서 패키지에 통합된다.
전형적으로, MEMS 처리 및 CMOS 처리는 상이한 공정 요구사항들을 갖는다. 종래의 MEMS 통합 기법들 중 하나는 MEMS-first 처리 기법이다. MEMS-first 처리 기법에 따르면, MEMS 컴포넌트들이 트랜지스터들 및 인터커넥트(interconnect)들보다 먼저 처리된다. 종래의 MEMS 통합 기법들 다른 하나는 CMOS-first 처리 기법이다. CMOS-first 처리 기법에 따르면, 트랜지스터들이 MEMS 처리보다 먼저 처리된다.
종래의 MEMS 통합 기법들은 크기가 커서(bulky), "실리콘 면적(silicon area)" 불이익 및 제조 비용 증가를 초래한다.
본 발명의 실시예들은 본 발명의 실시예들을 예시하는 데 사용되는 이하의 설명 및 첨부 도면들을 참조함으로써 가장 잘 이해될 수 있다.
도 1a는 일 실시예에 따른, 전자 디바이스 패키지를 제공하는 장치의 일부분의 측면도 및 평면도.
도 1b는 일 실시예에 따른, 트렌치를 형성하기 위해 에칭 정지 층(etch stop layer) 및 희생 층(sacrificial layer)을 패터닝 및 에칭한 후의 도 1a와 유사한 도면.
도 1c는 일 실시예에 따른, 비아 개구부(via opening)들을 형성한 후의 도 1b와 유사한 도면.
도 1d는 일 실시예에 따른, 패터닝된 하드 마스크 층(hard mask layer)이 제거된 후의 도 1c와 유사한 도면.
도 1e는 일 실시예에 따른, 전도성 층이 트렌치 내에 퇴적된 후의 도 1d와 유사한 도면.
도 1f는 일 실시예에 따른, MEMS 디바이스 구조물을 형성할 리세스(recess)를 형성하기 위해 전도성 층의 일부분이 제거된 후의 도 1e와 유사한 도면.
도 1g는 일 실시예에 따른, 희생 층이 리세스 내에 퇴적되고 패터닝된 하드 마스크 층이 제거된 후의 도 1f와 유사한 도면.
도 1h는 일 실시예에 따른, 에칭 정지 층이 희생 층 상에 퇴적된 후의 도 1g와 유사한 도면.
도 1i는 일 실시예에 따른, 희생 층들이 제거된 후의 도 1h와 유사한 도면.
도 1j는 일 실시예에 따른, 조밀한 에칭 정지 층(dense etch stop layer)을 형성하기 위해 에칭 정지 층들의 다공성 재료를 스터핑(stuffing)한 후의 도 1i와 유사한 도면.
도 1k는 일 실시예에 따른, 다음 인터커넥트 층이 형성된 후의 도 1j와 유사한 도면.
도 2는 다른 실시예에 따른, 희생 층이 전도성 층에서의 리세스 내에 퇴적된 후의 전자 디바이스의 일부분의 측면도.
도 3a는 다른 실시예에 따른, 전자 디바이스의 일부분의 측면도.
도 3b는 일 실시예에 따른, 전도성 층이 패터닝된 하드 마스크 층을 통해 트렌치 및 비아 개구부들 내에 퇴적된 후의 도 3a와 유사한 도면.
도 3c는 일 실시예에 따른, MEMS 디바이스를 형성할 리세스를 형성하기 위해 전도성 층의 일부분이 제거된 후의 도 3b와 유사한 도면.
도 3d는 일 실시예에 따른, 기공 스터핑된 희생 층(pore stuffed sacrificial layer)이 리세스 내에 선택적으로 퇴적되고 패터닝된 하드 마스크 층이 제거된 후의 도 3c와 유사한 도면.
도 3e는 일 실시예에 따른, 에칭 정지 층이 기공 스터핑된 희생 층 및 기공 스터핑된 희생 층의 부분들 상에 퇴적된 후의 도 3d와 유사한 도면.
도 3f는 일 실시예에 따른, 패터닝된 하드 마스크 층이 에칭 정지 층 상에 퇴적되고 기공 스터핑재(pore stuffant)들이 희생 층의 기공들로부터 그리고 기공 스터핑된 희생 층의 일부분의 기공들로부터 제거된 후의 도 3e와 유사한 도면.
도 3g는 일 실시예에 따른, MEMS 디바이스 구조물을 형성하기 위해 희생 층 및 희생 층의 일부분이 선택적으로 제거된 후의 도 3f와 유사한 도면.
도 3h는 일 실시예에 따른, 조밀한 에칭 정지 층을 형성하기 위해 에칭 정지 층의 다공성 재료를 스터핑한 후의 도 3g와 유사한 도면.
도 3i는 일 실시예에 따른, 다음 인터커넥트 층이 형성된 후의 도 3h와 유사한 도면.
도 4a는 다른 실시예에 따른, 전자 디바이스의 일부분의 측면도.
도 4b는 일 실시예에 따른, MEMS 디바이스를 형성할 리세스를 형성하기 위해 전도성 층의 일부분이 제거된 후의 도 4a와 유사한 도면.
도 4c는 일 실시예에 따른, 기공 스터핑된 희생 층이 패터닝된 하드 마스크 층을 통해 리세스 내에 선택적으로 퇴적된 후의 도 4b와 유사한 도면.
도 4d는 일 실시예에 따른, 에칭 정지 층이 희생 층 상에 퇴적된 후의 도 4c와 유사한 도면.
도 4e는 일 실시예에 따른, 기공 스터핑재들이 희생 층의 기공들로부터 그리고 희생 층의 일부분의 기공들로부터 제거된 후의 도 4d와 유사한 도면.
도 4f는 일 실시예에 따른, MEMS 디바이스 구조물을 형성하기 위해 희생 층 및 희생 층의 일부분이 선택적으로 제거된 후의 도 4e와 유사한 도면.
도 4g는 일 실시예에 따른, 조밀한(스터핑된) 에칭 정지 층을 형성하기 위해 에칭 정지 층의 다공성 재료를 스터핑한 후의 도 4f와 유사한 도면.
도 4h는 일 실시예에 따른, 다음 인터커넥트 층이 형성된 후의 도 4g와 유사한 도면.
도 5a는 일 실시예에 따른, 통합된 MEMS 구조물을 포함하는 전자 디바이스의 측면도.
도 5b는 다른 실시예에 따른, 통합된 MEMS 구조물을 포함하는 전자 디바이스의 측면도.
도 6a는 다른 실시예에 따른, 전자 디바이스의 일부분의 측면도.
도 6b는 일 실시예에 따른, 전도성 층이 트렌치들 내에 퇴적된 후의 도 6a와 유사한 도면.
도 6c는 일 실시예에 따른, MEMS 구조물을 형성하기 위해 에칭 정지 층이 전도성 트렌치의 리세스에서의 희생 층 상에 퇴적된 후의 도 6b와 유사한 도면.
도 6d는 일 실시예에 따른, 희생 층들이 제거된 후의 도 6c와 유사한 도면.
도 7은 다른 실시예에 따른, 통합된 MEMS 구조물을 포함하는 전자 디바이스의 측면도.
도 8은 일 실시예에 따른, MEMS 공진기 적용분야에 대한 이중 클램핑된 빔(double clamped beam)의 측면도를 예시하는 다이어그램.
도 9는 일 실시예에 따른, 이중 클램핑된 빔의 3차원도.
도 10은 일 실시예에 따른, 이중 클램핑된 빔에 대한 진동 진폭(oscillating amplitude) 대 시간의 그래프를 도시한 도면.
도 11은 일 실시예에 따른, 약 100의 Q 인자(Q-factor)를 갖는 이중 클램핑된 빔에 대한 진동 진폭 대 주파수의 그래프를 도시한 도면.
도 12는 일 실시예에 따른, 약 1000의 Q 인자를 갖는 이중 클램핑된 빔에 대한 진동 진폭 대 주파수의 그래프를 도시한 도면.
도 13은 본 발명의 하나 이상의 실시예들을 포함하는 인터포저(interposer)를 예시한 도면.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스를 예시한 도면.
인터커넥트 및 비아 처리에 의해 MEMS(micro-electromechanical systems) 구조물들을 통합하는 방법들 및 디바이스들이 기술된다. 본원에 기술되는 실시예들은 MEMS-유사 구조물(MEMS-like structure)들을 호환가능 처리에 의해 CMOS(complementary metal-oxide semiconductor) BEOL(back end of line)(예컨대, 인터커넥트, 비아, 또는 둘 다) 층들 내에 통합시킨다.
일반적으로, BEOL(back end of line)은 개별 디바이스들(예컨대, 트랜지스터들, 커패시터들, 저항기들, 또는 다른 수동 및 능동 전자 디바이스들)이 웨이퍼 상의 배선(wiring)과 상호연결되는 IC 제조의 일부분을 지칭한다. 전형적으로, BEOL은 칩-패키지 연결들을 위한 콘택트(contact)들, 절연 층들, 금속 레벨(metal level)들, 인터커넥트들, 비아들, 및 본딩 사이트(bonding site)들을 제조하는 것을 포함한다. 본원에 기술되는 인터커넥트 및 비아 처리에 의해 MEMS를 통합시키는 실시예들은 유리하게도 종래의 MEMS 기법들과 비교하여 배선을 위해 사용될 수 있는 더 많은 공간을 기판 상에 제공하여, "실리콘 면적" 불이익 및 제조 비용을 감소시킨다. 동시적인 MEMS 및 CMOS BEOL 처리는 유리하게도 종래의 MEMS 기법들과 비교하여 더 나은 센서 판독(sensor readout)을 가져온다.
대안의 실시예들에서, BEOL 처리에 통합된 MEMS 구조물은 (예컨대, 도 1k, 도 3i 및 도 4h에 도시된 바와 같은) 이중 클램핑된 빔(또는 플레이트), (예컨대, 도 5a에 도시된 바와 같은) 단일 클램핑된 빔(single-clamped beam)(또는 플레이트), (예컨대, 도 7에 도시된 바와 같은) 하나 이상의 제어/감지 전극들을 갖는 이중 클램핑된 빔(또는 플레이트), 또는 (예컨대, 도 5b에 도시된 바와 같은) 하나 이상의 제어/감지 전극들을 갖는 단일 클램핑된 빔(또는 플레이트)이다. 적어도 일부 실시예들에서, BEOL 금속 인터커넥트는 빔 구조물(beam structure)을 형성하고, 빔 구조물은 하나 이상의 비아들에 의해 클램핑된다. 적어도 일부 실시예들에서, MEMS 구조물들을 BEOL 처리에 통합시키는 것은, 이하에서 더욱 상세히 기술되는 바와 같이, 금속 라인들을 둘러싸는 층간 유전체(inter-layer dielectric, ILD)를 제거하는 것, 및 다음 층 처리와 분리시키기 위해 부가의 금속 리세스를 갖는 금속 인터커넥트를 형성하는 것을 포함한다.
이하의 설명에서, 예시적인 구현들의 다양한 양태들은 본 기술분야의 통상의 기술자가 자신의 연구의 내용을 본 기술분야의 다른 통상의 기술자에게 전달하기 위해 흔히 이용하는 용어들을 사용하여 기술될 것이다. 그렇지만, 본 발명이 기술된 양태들의 일부만으로 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 설명의 목적상, 예시적인 구현들의 완전한 이해를 제공하기 위해 특정 번호들, 재료들 및 구성들이 기재되어 있다. 그렇지만, 본 발명이 구체적인 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 예시적인 구현들을 불분명하게 하지 않기 위해 널리 공지된 특징들이 생략 또는 간략화되어 있다.
다양한 동작들이, 본 발명을 이해하는 데 가장 도움이 되는 방식으로, 다수의 개별 동작들로서 차례로 설명될 것이지만; 설명의 순서는 이 동작들이 꼭 순서 의존적(order dependent)임을 암시하는 것으로 해석되어서는 안된다. 상세하게는, 이 동작들이 제시의 순서로 수행될 필요가 없다.
특정의 예시적인 실시예들이 기술되고 첨부 도면들에 도시되어 있지만, 수정들이 본 기술분야의 통상의 기술자에게 안출될 수 있기 때문에, 이러한 실시예들이 제한적인 것이 아니라 예시적인 것에 불과하고 그 실시예들이 도시되고 기술된 특정의 구성들 및 배열들로 제한되지 않는다는 것을 잘 알 것이다.
명세서 전체에 걸쳐 "일 실시예", 또는 "다른 실시예", 또는 "실시예"라는 언급은 그 실시예와 관련하여 기술된 특정의 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에서 나오는 "일 실시예" 또는 "실시예"와 같은 문구들 모두가 꼭 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정의 특징들, 구조들, 또는 특성들이 하나 이상의 실시예들에서 임의의 적당한 방식으로 조합될 수 있다.
더욱이, 발명 양태들은 단일의 개시된 실시예의 특징들 전부보다 적은 것들에 있다. 따라서, 발명을 실시하기 위한 구체적인 내용 이후의 청구항들은 이로써 이 발명을 실시하기 위한 구체적인 내용에 명확히 포함되고, 각각의 청구항은 그 자체로 개별적인 실시예로서의 지위를 갖는다. 예시적인 실시예들이 본원에 기술되어 있지만, 본 기술분야의 통상의 기술자는 이 예시적인 실시예들이 본원에 기술되는 바와 같이 수정 및 변경되어 실시될 수 있다는 것을 인식할 것이다. 따라서, 본 설명은 제한하는 것이 아니라 예시적인 것으로 간주되어야 한다.
일 실시예에서, BEOL 구조물은 기판 위에 있는 빔을 포함한다. 빔은 하나 이상의 비아들에 의해 클램핑된다. 일 실시예에서, 기판 상의 BEOL 영역(BEOL area)에 있는 희생 층에서의 트렌치 내에 전도성 층이 퇴적된다. 에칭 정지 층이 전도성 층 위에 퇴적된다. 하나 이상의 비아들에 의해 클램핑된 빔을 형성하기 위해 희생 층이 제거된다. 일 실시예에서, 빔은 CMOS(complementary metal-oxide semiconductor) BEOL 처리와 동시에 형성되는 MEMS 디바이스의 일부이다.
일 실시예에서, MEMS 디바이스는 기계적 공진기(mechanical resonator)를 포함한다. 전형적으로, 기계적 설계에서 사용될 때, 기계적 공진기들은 전기적 RLC 공진기들보다 더 높은 품질 인자(quality factor, Q)를 갖는다. 공진기 표면 상에 퇴적되거나 그 상에서 기능(functionalize)하는 입자들이 이러한 공진기의 공진 특성들을 변화시키는 경우 기계적 공진기들은 또한 질량 및 입자 센서들로서 사용될 수 있다.
도 1a는 일 실시예에 따른, 전자 디바이스의 일부분의 측면도(100)를 도시하고 있다. 에칭 정지 층(103)이 기판(101) 상의 희생 층(102) 상에 퇴적된다. 일 실시예에서, 희생 층(102)은 전자 디바이스의 BEOL 영역에 위치된다. 일 실시예에서, 기판(101)은 반도체 재료, 예컨대, 실리콘(Si)을 포함한다. 일 실시예에서, 기판(101)은 단결정(monocrystalline) Si 기판이다. 다른 실시예에서, 기판(101)은 다결정(polycrystalline) 실리콘 기판이다. 다른 실시예에서, 기판(101)은 이전 인터커넥트 층을 나타낸다. 또 다른 실시예에서, 기판(101)은 비정질(amorphous) 실리콘 기판이다. 대안의 실시예들에서, 기판(101)은 실리콘, 게르마늄("Ge"), 실리콘 게르마늄("SiGe"), III-V족 재료들 기반 재료, 예컨대, 갈륨 비소(GaAs), 또는 이들의 임의의 조합을 포함한다. 일 실시예에서, 기판(101)은 집적 회로들에 대한 금속화 인터커넥트 층(metallization interconnect layer)들을 포함한다. 적어도 일부 실시예들에서, 기판(101)은 전기 절연 층(electrically insulating layer), 예를 들어, 층간 유전체, 트렌치 절연 층, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 임의의 다른 절연 층에 의해 분리되는 전자 디바이스들, 예컨대, 트랜지스터들, 메모리들, 커패시터들, 저항기들, 광전자 디바이스들, 스위치들, 그리고 임의의 다른 능동 및 수동 전자 디바이스들을 포함한다. 적어도 일부 실시예들에서, 기판(101)은 금속화 층(metallization layer)들을 연결시키도록 구성된 인터커넥트들, 예를 들어, 비아들을 포함한다.
일 실시예에서, 기판(101)은 벌크 하부 기판(bulk lower substrate), 중간 절연 층, 및 상부 단결정 층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 상부 단결정 층은 앞서 열거된 임의의 재료, 예컨대, 실리콘을 포함할 수 있다.
다양한 구현들에서, 기판은, 예컨대, 유기, 세라믹, 유리, 또는 반도체 기판일 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘 온 인슐레이터 하부구조물(silicon-on-insulator substructure)을 사용하여 형성된 결정질 기판일 수 있다. 다른 구현에서, 실리콘과 조합될 수 있거나 그렇지 않을 수 있고, 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인산염, 갈륨 비화물, 인듐 갈륨 비화물, 갈륨 안티몬화물, 또는 III-V족 또는 IV족 재료들의 다른 조합들 - 이들로 제한되지 않음 - 을 포함하는 대안의 재료들을 사용하여 반도체 기판이 형성될 수 있다. 기판을 형성할 수 있는 재료들의 몇몇 예들이 여기서 기술되지만, 수동 및 능동 전자 디바이스들(예컨대, 트랜지스터들, 메모리들, 캐패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)을 제조하는 데 기반이 될 수 있는 토대로서 역할을 할 수 있는 임의의 재료가 본 발명의 사상 및 범주 내에 속한다.
일 실시예에서, 희생 층(102)은 로우-k(low-k) 층간 유전체(ILD) 층이다. 일 실시예에서, 희생 층(102)은 티타늄 질화물(TiN) 층이다. 대안의 실시예들에서, 희생 층(102)은 유기 재료들, 무기 재료들, 또는 둘 다를 포함한다. 대안의 실시예들에서, 희생 층(102)은 산화물 층, 예컨대 실리콘 산화물 층(예컨대, SiO2), 알루미늄 산화물(예컨대, Al2O3), 탄소 도핑된 산화물(예컨대, 탄소 도핑된 실리콘 산화물), 또는 탄소 층이다. 다른 실시예에서, 희생 층(102)은 중합체 층, 예컨대, 폴리스티렌 층, 또는 다른 희생 층이다.
일 실시예에서, 희생 층(102)의 두께는 인터커넥트 스택(interconnect stack)의 두께에 의해 결정된다. 일 실시예에서, 희생 층(102)이 약 50 나노미터(nm) 내지 약 200 nm의 두께로 퇴적된다.
일 실시예에서, 희생 층(102)은 CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 퇴적 기법들 중 하나를 사용하여 기판(101) 상에 퇴적된다.
일 실시예에서, 에칭 정지 층(103)은 기공들(보이드(void)들)을 포함한다. 일반적으로, 기공률(porosity)은 재료의 총 체적에 대한 보이드(즉, "비어 있는") 공간들의 척도를 지칭한다. 일 실시예에서, 에칭 정지 층은 적어도 25%의 기공률을 갖는다. 보다 구체적인 실시예에서, 에칭 정지 층(103)의 기공률은 60% 초과이다.
일 실시예에서, 에칭 정지 층(103)은 도핑된 유전체 층이다. 일 실시예에서, 에칭 정지 층(103)은 탄소 도핑된 실리콘 산화물(SiOC) 층이다. 일 실시예에서, SiOC 에칭 정지 층(103)의 기공률은 탄소 함유량이 증가함에 따라 증가한다. 일 실시예에서, 에칭 정지 층(103)은 저 유전 상수(k) 층이다. 일 실시예에서, 에칭 정지 층(103)은 2.1 이하의 유전 상수(k)를 갖는다. 다른 실시예에서, 에칭 정지 층(103)은 실리콘 산화물의 유전 상수(k)보다 큰 유전 상수(k)를 갖는 하이-k(high-k) 유전체 층이다.
대안의 실시예들에서, 에칭 정지 층(103)은 산화물 층, 예컨대, 실리콘 산화물 층, 탄소 도핑된 실리콘 산화물, 플루오르 도핑된 실리콘 산화물, 금속 산화물, 예컨대, 티타늄 산화물, 알루미늄 산화물, 또는 임의의 다른 금속 산화물; HSQ(hydrogensilesquioxane), 플루오르화 비정질 탄소, MSQ(methylsesquioxane), 질화물 층, 예컨대, 실리콘 질화물, 티타늄 질화물, 실리콘 산화물 질화물(silicon oxide nitride), 실리콘 탄화물, 또는 다른 에칭 정지 층이다. 일 실시예에서, 에칭 정지 층(103)의 두께는 약 5 nm 내지 약 20 nm이다. 보다 구체적인 실시예에서, 에칭 정지 층(103)의 두께는 약 10nm이다.
일 실시예에서, 에칭 정지 층(103)은 블랭킷 퇴적(blanket deposition), CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 퇴적 기법들 중 하나를 사용하여 희생 층(102) 상에 퇴적된다.
도 1b는 일 실시예에 따른, 트렌치를 형성하기 위해 에칭 정지 층 및 희생 층을 패터닝 및 에칭한 후의 도 1a와 유사한 도면(110)이다. 트렌치(104)가 희생 층(102)에 형성된다. 일 실시예에서, 트렌치의 길이(131)는 MEMS 구조물의 설계에 의해 결정된다. 일 실시예에서, 트렌치의 길이(131)는 약 100 nm 내지 약 10 마이크로미터(㎛)이다. 트렌치(104)는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하나 이상의 패터닝 및 에칭 기법들을 사용하여 희생 층(102) 상의 에칭 정지 층(103)을 패터닝 및 에칭하는 것에 의해 형성된다.
도 1c는 일 실시예에 따른, 비아 개구부(106 및 107)들을 형성한 후의 도 1b와 유사한 도면(120)이다. 도 1c 도시된 바와 같이, 패터닝된 하드 마스크 층(105)이 에칭 정지 층(103) 및 희생 층의 부분들 상에 형성된다. 비아 개구부(106) 및 비아 개구부(107)가, 도 1c에 도시된 바와 같이, 패터닝된 하드 마스크 층(105) 및 트렌치(104)의 하단(bottom)을 관통하여 기판(101)에 이르기까지 형성된다. 일 실시예에서, 비아 개구부의 폭(132)은 트렌치(104)의 깊이(133)와 유사하다. 일 실시예에서, 비아 개구부의 폭(132)은 약 20 nm 내지 약 100 nm이다.
일 실시예에서, 하드 마스크 층(105)은 질화물 층, 예컨대, 실리콘 질화물, 실리콘 산화물 질화물, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 하드 마스크 층이다. 패터닝된 마스크 층(105)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하드 마스크 층 퇴적 및 패터닝 기법들 중 하나를 사용하여 형성될 수 있다. 일 실시예에서, 비아 개구부들(106 및 107)은 하나 이상의 에칭 기법들, 예컨대, 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 건식 에칭, 습식 에칭, 또는 양쪽 에칭 기법들을 사용하여, 패터닝된 하드 마스크 층(105)을 통해 희생 층(102)을 에칭함으로써 형성된다.
도 1d는 일 실시예에 따른, 패터닝된 하드 마스크 층(105)이 제거된 후의 도 1c와 유사한 도면(130)이다. 도 1d에 도시된 바와 같이, 트렌치(104) 및 비아 개구부들(106, 107)이 희생 층(102)에 형성된다. 일 실시예에서, 트렌치(104) 및 비아 개구부들(106 및 107)이 BEOL 처리의 일부로서 형성된다. 일 실시예에서, 하드 마스크 층(105)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하드 마스크 층 제거 기법들 중 하나를 사용하여 제거된다.
도 1e는 일 실시예에 따른, 전도성 층(108)이 트렌치(104) 내에 퇴적된 후의 도 1d와 유사한 도면(140)이다. 도 1e에 도시된 바와 같이, 전도성 층(108)이 트렌치(104)를 충전(fill)시킨다. 전도성 층(108)이 전도성 비아들(112, 113)을 형성하기 위해 개구부들(각각, 106, 107)을 충전시킨다. 전도성 층(108)은 희생 층(102) 상의 에칭 정지 층(103)의 부분들과 동일한 높이에 있다.
일 실시예에서, 전도성 층(108)은 구리 층, 탄탈륨 층, 텅스텐 층, 루테늄 층, 또는 이들의 임의의 조합을 포함한다. 대안의 실시예들에서, 전도성 층(108)에 사용될 수 있는 전도성 재료들의 예들은 금속들, 예컨대, 구리, 탄탈륨, 텅스텐, 루테늄, 티타늄, 하프늄, 지르코늄, 알루미늄, 은, 주석, 납, 금속 합금들, 금속 탄화물들, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 알루미늄 탄화물, 다른 전도성 재료들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는다. 보다 구체적인 실시예에서, 전도성 층(108)은 구리 층이다. 다른 실시예에서, 전도성 층(108)은 구리의 기계적 강성(mechanical stiffness)보다 더 높은 기계적 강성을 갖는다.
다른 실시예에서, 전도성 층으로서 기능하는 금속 라이너(metal liner)(도시되지 않음)가 트렌치(104)의 측벽들 및 하단, 리세스(111)의 하단, 및 비아 개구부들(106 및 107)의 측벽들 상에 퇴적된다. 일 실시예에서, 전도성 층(108)이 금속 라이너 상에 퇴적된다. 다른 실시예에서, 절연 층이 금속 라이너 상에 퇴적된다. 금속 라이너는 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법 - 이들로 제한되지 않음 - 과 같은, 전도성 층 퇴적 기법들 중 하나를 사용하여 퇴적될 수 있다. 금속 라이너를 포함하는 전자 디바이스의 일 실시예가 도 7과 관련하여 이하에서 더욱 상세히 기술된다.
대안의 실시예들에서, 전도성 층(108)은 전도성 층 퇴적 기법들, 예컨대, 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법 중 하나를 사용하여 퇴적된다. 일 실시예에서, 전도성 층(108)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 CMP(chemical-mechanical polishing) 기법들 중 하나를 사용하여 희생 층(102) 상의 에칭 정지 층(103)의 부분들과 동일한 높이에 있다.
도 1f는 일 실시예에 따른, MEMS 디바이스 구조물을 형성할 리세스(111)를 형성하기 위해 전도성 층(108)의 일부분이 제거된 후의 도 1e와 유사한 도면(150)이다. 도 1f에 도시된 바와 같이, 패터닝된 하드 마스크 층(109)이 전도성 층(108) 및 에칭 정지 층(103) 상에 퇴적된다. 일 실시예에서, 하드 마스크 층(109)은 질화물 층, 예컨대, 실리콘 질화물, 실리콘 산화물 질화물, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 하드 마스크 층이다. 패터닝된 마스크 층(109)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하드 마스크 층 퇴적 및 패터닝 기법들 중 하나를 사용하여 형성될 수 있다. 일 실시예에서, 하나 이상의 에칭 기법들, 예컨대, 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 건식 에칭, 습식 에칭, 또는 양쪽 에칭 기법들을 사용하여, 전도성 층(108)을 패터닝된 하드 마스크 층(109)을 통해 깊이(114)에 이르기까지 에칭함으로써 MEMS 디바이스의 영역에 리세스(111)가 형성된다. 보다 구체적인 실시예에서, 시트르산(citric acid)을 사용하는 습식 에칭에 의해 구리의 전도성 층(108)에 리세스(111)가 형성된다. 일 실시예에서, 리세스의 깊이(114)는 MEMS 디바이스 설계에 의해 결정된다. 일 실시예에서, 리세스의 깊이(114)는 약 10 nm 내지 약 30 nm이다. 보다 구체적인 실시예에서, 깊이(114)는 약 20 nm이다. 폭 (151)과 같은, 리세스의 각각의 전도성 측벽의 폭은 MEMS 디바이스 설계에 의해 결정된다. 일 실시예에서, 폭(151)은 약 20 nm 내지 약 30 nm이다.
도 1g는 일 실시예에 따른, 희생 층(115)이 리세스(111) 내에 선택적으로 퇴적되고 패터닝된 하드 마스크 층(109)이 제거된 후의 도 1f와 유사한 도면(160)이다. 일 실시예에서, MEMS 디바이스의 영역에서의 리세스(111)가 패터닝된 하드 마스크 층(109)을 통해 희생 층(115)으로 백필(back-fill)된다. 일 실시예에서, 희생 층(115)의 재료는 희생 층(102)의 재료와 유사하다. 다른 실시예에서, 희생 층(115)의 재료는 희생 층(102)의 재료와 상이하다.
일 실시예에서, 희생 층(115)은 로우-k 층간 유전체(ILD) 층이다. 일 실시예에서, 희생 층(115)은 TiN 층이다. 대안의 실시예들에서, 희생 층(115)은 유기 재료들, 무기 재료들, 또는 둘 다를 포함한다. 대안의 실시예들에서, 희생 층(115)은 산화물 층, 예컨대 실리콘 산화물 층(예컨대, SiO2), 알루미늄 산화물(예컨대, Al2O3), 탄소 도핑된 산화물(예컨대, 탄소 도핑된 실리콘 산화물), 또는 탄소 층이다. 다른 실시예에서, 희생 층(102)은 중합체 층, 예컨대, 폴리스티렌 층, 또는 다른 희생 층이다.
일 실시예에서, 희생 층(115)이 퇴적되고, 이어서 미리 결정된 두께로 에치백(etch back)된다. 일 실시예에서, 희생 층(115)은 희생 층(102)의 상단 부분(top portion)들과 동일한 높이가 되는 두께로 퇴적된다. 일 실시예에서, 희생 층(115)은 약 5 nm 내지 약 20 nm의 두께로 퇴적된다. 보다 구체적인 실시예에서, 희생 층(115)은 약 10nm의 두께로 퇴적된다.
일 실시예에서, 희생 층(115)은 CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 퇴적 기법들 중 하나를 사용하여 패터닝된 하드 마스크 층(109)을 통해 선택적으로 퇴적된다. 일 실시예에서, 패터닝된 하드 마스크 층(109)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하드 마스크 층 제거 기법들 중 하나를 사용하여 제거된다.
도 1h는 일 실시예에 따른, 에칭 정지 층(116)이 희생 층(115) 상에 퇴적된 후의 도 1g와 유사한 도면(170)이다. 일 실시예에서, 에칭 정지 층(116)은 패터닝된 하드 마스크(도시되지 않음)를 통해 희생 층(115) 상에 선택적으로 퇴적된다. 도 1h에 도시된 바와 같이, 에칭 정지 층(116)은 리세스(111)의 전도성 측벽들의 상단 부분들 및 희생 층(102) 상의 에칭 정지 층(103)의 부분들과 동일한 높이에 있다. 일 실시예에서, 에칭 정지 층(116)의 재료는 에칭 정지 층(103)의 재료와 유사하다. 다른 실시예에서, 에칭 정지 층(116)의 재료는 에칭 정지 층(103)의 재료와 상이하다.
일 실시예에서, 에칭 정지 층(116)은 기공들(보이드들)을 포함한다. 일 실시예에서, 에칭 정지 층은 적어도 25%의 기공률을 갖는다. 보다 구체적인 실시예에서, 에칭 정지 층(103)의 기공률은 60% 초과이다. 일 실시예에서, 에칭 정지 층(116)은 도핑된 유전체 층이다. 일 실시예에서, 에칭 정지 층(116)은 탄소 도핑된 실리콘 산화물(SiOC) 층이다. 일 실시예에서, 에칭 정지 층(116)은 저 유전 상수(k) 층이다. 일 실시예에서, 에칭 정지 층(116)은 3 미만의 유전 상수(k)를 갖는다. 다른 실시예에서, 에칭 정지 층(103)은 실리콘 산화물의 유전 상수(k)보다 큰 유전 상수(k)를 갖는 하이-k(high-k) 유전체 층이다.
대안의 실시예들에서, 에칭 정지 층(116)은 산화물 층, 예컨대, 실리콘 산화물 층, 탄소 도핑된 실리콘 산화물, 플루오르 도핑된 실리콘 산화물, 금속 산화물, 예컨대, 티타늄 산화물, 알루미늄 산화물, 또는 임의의 다른 금속 산화물; HSQ(hydrogensilesquioxane), 플루오르 도핑된 실리콘 산화물, 플루오르화 비정질 탄소, MSQ(methylsesquioxane), 질화물 층, 예컨대, 실리콘 질화물, 티타늄 질화물, 실리콘 산화물 질화물, 실리콘 탄화물, 또는 다른 에칭 정지 층이다. 일 실시예에서, 에칭 정지 층(116)의 두께는 약 5 nm 내지 약 20 nm이다. 보다 구체적인 실시예에서, 에칭 정지 층(116)의 두께는 약 10nm이다.
일 실시예에서, 에칭 정지 층(116)은 블랭킷 퇴적, CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 퇴적 기법들 중 하나를 사용하여 퇴적된다.
도 1i는 일 실시예에 따른, 희생 층들(102 및 115)이 제거된 후의 도 1h와 유사한 도면(180)이다. 도 1i에 도시된 바와 같이, 희생 층들(115 및 102)은 인터커넥트 스택에 존재하는 다른 재료들에 대해 선택적인 다공성 에칭 정지 층들(116 및 103)을 통해 제거된다. 일 실시예에서, 습식 에칭 기법을 사용하여 희생 층들이 제거된다. 즉, 프리 스탠딩(free-standing) MEMS 디바이스 구조물(181)이 형성되도록, 다공성 에칭 정지 층들이 희생 층들을 용해시키는 습식 화학제(wet chemistry)로 침투가능하다(permeable). 일 실시예에서, 하드 마스크는 MEMS 디바이스들의 영역들에서만 희생 층을 제거하는 데 사용된다.
일 실시예에서, TiN의 희생 층들(115 및 102)이 과산화수소수를 포함하는 화학제에 의한 일정 시간 동안 작용하는 습식 에칭(timed wet etch)을 사용하여 다공성 탄소 도핑된 실리콘 산화물의 에칭 정지 층을 통해 제거된다. 일 실시예에서, TiN의 희생 층들은, SC1, SC2 또는 둘 다와 같은, SC(Standard Clean) 화학제를 사용하는 습식 에칭에 의해 다공성 탄소 도핑된 실리콘 산화물의 에칭 정지 층을 통해 제거된다. SC1 및 SC2 화학제들은 전자 디바이스 제조 분야의 통상의 기술자에게 공지되어 있다. 일 실시예에서, TiN의 희생 층들(115 및 102)은 실온보다 더 높은 상승된 온도(elevated temperature)에서 습식 에칭된다. 일 실시예에서, 에칭 정지 층을 통해 희생 층들을 습식 에칭하기 위한 상승된 온도는 약 50℃ 내지 약 75℃이다.
도 1i에 도시된 바와 같이, MEMS 디바이스 구조물(181)은 기판(101) 위에 있는 이중 클램핑된 빔(또는 플레이트)(119)을 포함하고, 인터커넥트 콘택트 영역(interconnect contact region)(121) 및 인터커넥트 콘택트 영역(124)이 빔(119) 상에 있다. 에칭 정지 층(116)이 갭(gap)(117)에 의해 빔(119)으로부터 분리되도록, 빔(119)과 에칭 정지 층(116) 사이에 갭(117)이 있다. 빔(119)이 갭 (118)에 의해 기판(101)으로부터 분리되도록, 갭(118)이 빔(119) 아래에 형성된다. 도 1i에 도시된 바와 같이, 전도성 비아(112)는 빔(119)의 한쪽 단부 아래에 있고 전도성 비아(113)는 빔(119)의 다른 쪽 단부 아래에 있다. MEMS 구조물(181) 밖에 있는 에칭 정지 층(103)의 일부분(184)과 기판(101)의 일부분(187) 사이에 갭(182)이 형성된다. 도 1i에 도시된 바와 같이, MEMS 구조물(181) 밖에 있는 에칭 정지 층(103)의 일부분(185)과 기판(101)의 일부분(186) 사이에 갭(183)이 형성된다. 일 실시예에서, 갭들(117, 118, 182 및 183) 각각은 에어 갭(air gap)이다.
도 1j는 일 실시예에 따른, 조밀한 에칭 정지 층(123)을 형성하기 위해 에칭 정지 층들(116 및 103)의 다공성 재료를 스터핑한 후의 도 1i와 유사한 도면(190)이다. 기밀성(hermeticity) 및 기계적 경성(mechanical rigidity)을 증가시키고, k 값을 적어도 4로 증가시키며, 패터닝 충실도(patterning fidelity)를 개선시키기 위해 다공성 에칭 정지 층들(116 및 103)이 조밀한(스터핑된) 에칭 정지 층(123)으로 변환된다. 스터핑된 에칭 정지 층(123)은 커패시턴스를 증가시키기 위해 그리고 공정에서 나중에 형성되는 제어 전극 및 감지 전극의 제어를 향상시키기 위해 사용된다. 일 실시예에서, 스터핑된 에칭 정지 층(123)은 다음 층 패터닝을 위한 기밀 장벽(hermetic barrier)으로서 기능한다. 일 실시예에서, 기공들을 스터핑재 재료(stuffant material)로 충전시키는 것, 다공성 재료를 경화시키는 것, 또는 둘 다에 의해 에칭 정지 층의 다공성 재료가 스터핑된다. 일 실시예에서, 에칭 정지 층의 기공들을 충전시키는 스터핑재 재료는 중합체(예컨대, 폴리스티렌 또는 다른 중합체), 티타늄 질화물 또는 다른 스터핑재 재료이다. 일 실시예에서, 에칭 정지 층의 기공들은 실온보다 더 높은 온도에서 중합체 스터핑재로 충전된다. 일 실시예에서, 다공성 에칭 정지 층은 전자 빔 경화, UV(ultraviolet) 광 경화, 어닐링, 또는 이들의 임의의 조합을 사용하여 경화된다. 일 실시예에서, 에칭 정지 층은 적어도 400℃의 온도에서 스터핑된다.
도 1k는 일 실시예에 따른, 다음 인터커넥트 층이 형성된 후의 도 1j와 유사한 도면(200)이다. 일 실시예에서, 다음 층은 스터핑된 에칭 정지 층(123) 상에 퇴적된 절연 층(128)을 포함한다. 일 실시예에서, 절연 층(128)은 층간 유전체(ILD) 층이다. 일 실시예에서, 절연 층(128)은 산화물 층, 예컨대, 실리콘 산화물 층이다. 다른 실시예에서, 절연 층(128)은 질화물 층, 예컨대 실리콘 질화물 층이다. 대안의 실시예들에서, 절연 층(128)은 알루미늄 산화물, 실리콘 산화물 질화물, 다른 산화물/질화물 층, 이들의 임의의 조합, 또는 전자 디바이스 설계에 의해 결정되는 다른 전기 절연 층이다. 인터커넥트들(125 및 127)은 절연 층(128)을 통해 콘택트 영역들(각각, 121 및 124) 상에 형성된다. 스터핑된 에칭 정지 층(123) 상에 전극(126)이 형성된다. 일 실시예에서, 전극(126)은 제어 전극, 감지 전극, 또는 둘 다이다. 일 실시예에서, 다음 층은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 BEOL 처리를 사용하여 형성된다.
도 2는 다른 실시예에 따른, 희생 층(215)이 전도성 층(208)에서의 리세스(211) 내에 퇴적된 후의 전자 디바이스의 일부분의 측면도(210)이다. 도 2에 도시된 바와 같이, 희생 층(202)이 기판(201) 상에 퇴적된다. 도 1e와 관련하여 앞서 기술된 바와 같이, 희생 층(202)에서의 트렌치(204) 및 비아 개구부들(206, 207) 내에 전도성 층(208)이 퇴적된다. 트렌치(204) 및 비아 개구부들(206 및 207)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하나 이상의 패터닝 및 에칭 기법들을 사용하여 형성될 수 있다. 리세스(211)가 전도성 층(208)에 형성되고 희생 층(115)이 리세스(211)에 퇴적된다. 일 실시예에서, 기판(201)은 기판(101)을 나타내고, 희생 층(202)은 희생 층(102)을 나타내며, 전도성 층(208)은 전도성 층(108)을 나타내고, 리세스(211)는 리세스(111)를 나타내며, 희생 층(215)은 희생 층(115)을 나타낸다. 도 2에 도시된 바와 같이, 에칭 정지 층(203)은 트렌치(211) 밖에 있는 희생 층(202)의 부분들(204 및 205) 및 희생 층(215) 상에 퇴적된다. 일 실시예에서, 에칭 정지 층(203)은 에칭 정지 층들(103 및 116)을 나타낸다. 도 2에 도시된 실시예는, 에칭 정지 층(203)이 트렌치 (211) 밖에 있는 희생 층(202)의 부분들(204 및 205) 상에 그리고 희생 층(215) 상에 동시에 퇴적된다는 점에서, 도 1h에 도시된 실시예와 상이하다. 즉, 희생 층(215)이 형성된 후에 트렌치(211) 밖에 있는 희생 층(202)의 부분들(204 및 205) 상에 에칭 정지 층(203)이 퇴적된다. 일 실시예에서, 에칭 정지 층(203)을 퇴적시킨 후에, 도 1i, 도 1j, 및 도 1k와 관련하여 앞서 기술된 바와 같은 기법들을 사용하여, MEMS 디바이스 구조물을 형성하기 위해 희생 층들(202 및 215)이 제거되고, 에칭 정지 층(203)이 스터핑되며, 다음 인터커넥트 층이 스터핑된 에칭 정지 층 및 MEMS 디바이스 구조물 상에 형성된다.
도 3a 내지 도 3i 및 도 4a 내지 도 4h는 희생 층이 기공 스터핑된 희생 층인 실시예들을 예시하고 있다. 일 실시예에서, 습식 화학제에 대한 희생 층 감수성(sacrificial layer susceptibility)이 기공 스터핑재의 존재에 의해 변조(modulate)된다. 기공 스터핑재가 MEMS 디바이스의 영역에 있는 희생 층의 일부분으로부터 선택적으로 제거된다. 이어서, 이하에서 더욱 상세히 기술되는 바와 같이, 프리 스탠딩 MEMS 디바이스 구조물을 형성하기 위해, 기공 스터핑재가 제거된 희생 층의 부분이 선택적으로 제거된다.
도 3a는 다른 실시예에 따른, 전자 디바이스의 일부분의 측면도(300)를 도시하고 있다. 패터닝된 하드 마스크 층(303)은 기판(301) 상의 희생 층(302) 상에 퇴적된다. 일 실시예에서, 기판(301)은 기판(101)을 나타낸다. 일 실시예에서, 희생 층(302)은 기공 스터핑된 희생 층이다. 즉, 희생 층(302)은 스터핑재, 예컨대, 중합체, 또는 다른 스터핑재로 충전된 기공(341)과 같은 기공들을 갖는다. 일 실시예에서, 희생 층(302)의 습식 에칭 화학제에 대한 감수성이 스터핑재의 존재에 의해 변조된다. 예를 들어, 희생 층(302)에서의 기공 스터핑재의 양이 증가함에 따라, 습식 에칭 화학제에 대한 희생 층(302)의 감수성이 감소한다. 일 실시예에서, 이하에서 더욱 상세히 기술되는 바와 같이, 기공 스터핑된 희생 층(302)은 기공 스터핑재가 제거된 다공성 희생 층을 제거하는 습식 화학제에 영향을 받지 않는다.
일 실시예에서, 스터핑재는 중합체(예컨대, 폴리스티렌 또는 다른 중합체), 티타늄 질화물이다. 일 실시예에서, 기공 스터핑된 희생 층(302)은, 중합체 또는 다른 스터핑재와 같은, 스터핑재로 충전된 기공들을 갖는 티타늄 질화물(TiN) 층이다. 대안의 실시예들에서, 기공 스터핑된 희생 층(302)은 산화물 층, 예컨대 실리콘 산화물 층(예컨대, SiO2), 알루미늄 산화물(예컨대, Al2O3), 탄소 도핑된 산화물(예컨대, 탄소 도핑된 실리콘 산화물), 또는 탄소 층, 또는 스터핑재로 스터핑된 기공들을 갖는 다른 희생 층이다. 일 실시예에서, 기공 스터핑된 희생 층(302)은 약 25% 내지 약 60%의 대략적인 범위에 있는 기공률을 갖는 탄소 도핑된 산화물이다. 일 실시예에서, 기공 스터핑된 희생 층(302)은 4 초과의 k 값을 갖는다.
일 실시예에서, 희생 층(302)의 두께는 희생 층(102)의 두께와 유사하다. 일 실시예에서, 희생 층(302)은 도 1a와 관련하여 앞서 기술된 퇴적 기법들 중 하나를 사용하여 기판(301) 상에 퇴적된다.
트렌치(304)는 기공 스터핑된 희생 층(302)에 형성된다. 일 실시예에서, 트렌치(304)의 폭은 MEMS 구조물의 설계에 의해 결정된다. 일 실시예에서, 트렌치(304)의 길이는 약 100 nm 내지 약 10 마이크로미터(㎛)이다. 트렌치(304)는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하나 이상의 패터닝 및 에칭 기법들을 사용하여 형성된다.
도 3a에 도시된 바와 같이, 비아 개구부들(305, 306, 307 및 308)이 기공 스터핑된 희생 층(302)에 형성된다. 일 실시예에서, 비아 개구부들의 폭은 트렌치(304)의 깊이와 유사하다. 일 실시예에서, 비아 개구부들의 폭은 약 20 nm 내지 약 200 nm이다. 일 실시예에서, 비아 개구부들(305, 306, 307 및 308)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하나 이상의 패터닝 및 에칭 기법들을 사용하여 형성된다. 일 실시예에서, 트렌치(304) 및 비아 개구부들(305, 306, 307 및 308)은 BEOL 처리의 일부로서 형성된다.
도 3a에 도시된 바와 같이, 패터닝된 하드 마스크 층(303)이 기공 스터핑된 희생 층(302)의 부분들 상에 형성된다. 일 실시예에서, 패터닝된 하드 마스크 층(303)은 질화물 층, 예컨대, 실리콘 질화물, 실리콘 산화물 질화물, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 하드 마스크 층이다. 패터닝된 하드 마스크 층(303)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하드 마스크 층 퇴적 및 패터닝 기법들 중 하나를 사용하여 형성될 수 있다.
도 3b는 일 실시예에 따른, 전도성 층(309)이 패터닝된 하드 마스크 층(303)을 통해 트렌치(304) 및 비아 개구부들(305, 306, 307 및 308) 내에 퇴적된 후의 도 3a와 유사한 도면(310)이다. 도 3b에 도시된 바와 같이, 전도성 층(309)은 트렌치(304) 및 전도성 비아들(311, 312, 313 및 314)을 형성할 비아 개구부들(각각, 305, 306, 307 및 308)을 충전시킨다. 전도성 층(309)은 기공 스터핑된 희생 층(302)의 부분들과 동일한 높이에 있다. 일 실시예에서, 전도성 층(309)은 구리 층, 탄탈륨 층, 텅스텐 층, 루테늄 층, 또는 이들의 임의의 조합을 포함한다. 대안의 실시예들에서, 전도성 층(309)에 사용될 수 있는 전도성 재료들의 예들은 금속들, 예컨대, 구리, 탄탈륨, 텅스텐, 루테늄, 티타늄, 하프늄, 지르코늄, 알루미늄, 은, 주석, 납, 금속 합금들, 금속 탄화물들, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 알루미늄 탄화물, 다른 전도성 재료들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는다. 보다 구체적인 실시예에서, 전도성 층(309)은 구리 층이다. 다른 실시예에서, 전도성 층(309)은 구리의 기계적 강성보다 더 높은 기계적 강성을 갖는다.
다른 실시예에서, 전도성 층으로서 기능하는 금속 라이너(도시되지 않음)가 트렌치(304)의 측벽들 및 하단 그리고 비아들(311, 312, 313 및 314)의 측벽들 상에 퇴적된다. 일 실시예에서, 전도성 층(309)이 금속 라이너 상에 퇴적된다. 다른 실시예에서, 절연 층이 금속 라이너 상에 퇴적된다. 금속 라이너는 전도성 층 퇴적 기법들, 예컨대, 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법 중 하나를 사용하여 퇴적될 수 있다. 금속 라이너를 포함하는 전자 디바이스의 일 실시예가 도 7과 관련하여 이하에서 더욱 상세히 기술된다.
대안의 실시예들에서, 전도성 층(309)은 전도성 층 퇴적 기법들, 예컨대, 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법 중 하나를 사용하여 퇴적된다. 일 실시예에서, 전도성 층(309)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 CMP 기법들 중 하나를 사용하여 기공 스터핑된 희생 층(302)의 부분들과 동일한 높이에 있다.
도 3c는 일 실시예에 따른, MEMS 디바이스를 형성할 리세스(342)를 형성하기 위해 전도성 층(309)의 부분이 제거된 후의 도 3b와 유사한 도면(320)이다. 도 3c에 도시된 바와 같이, 패터닝된 하드 마스크 층(315)은 전도성 층(309), 전도성 비아들(313 및 314) 및 기공 스터핑된 희생 층(302)의 부분들 상에 퇴적된다. 일 실시예에서, 하드 마스크 층(315)은 질화물 층, 예컨대, 실리콘 질화물, 실리콘 산화물 질화물, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 하드 마스크 층이다. 패터닝된 마스크 층(315)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하드 마스크 층 퇴적 및 패터닝 기법들 중 하나를 사용하여 형성될 수 있다. 일 실시예에서, 하나 이상의 에칭 기법들, 예컨대, 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 건식 에칭, 습식 에칭, 또는 양쪽 에칭 기법들을 사용하여, 전도성 층(309)을 패터닝된 하드 마스크 층(315)을 통해 미리 결정된 깊이에 이르기까지 에칭함으로써 MEMS 디바이스의 영역에 리세스(342)가 형성된다. 일 실시예에서, 시트르산을 사용하는 습식 에칭에 의해 구리의 전도성 층에 리세스(342)가 형성된다. 일 실시예에서, 리세스(342)의 깊이는 MEMS 디바이스 설계에 의해 결정된다. 일 실시예에서, 리세스(342)의 깊이는 약 10 nm 내지 약 30 nm이다. 보다 구체적인 실시예에서, 리세스(342)의 깊이는 약 20nm이다. 리세스(342)의 각각의 전도성 측벽의 폭은 MEMS 디바이스 설계에 의해 결정된다. 일 실시예에서, 리세스(342)의 각각의 전도성 측벽의 폭은 약 20 nm 내지 약 30 nm이다.
도 3d는 일 실시예에 따른, 기공 스터핑된 희생 층(316)이 리세스(342) 내에 선택적으로 퇴적되고 패터닝된 하드 마스크 층(315)이 제거된 후의 도 3c와 유사한 도면(330)이다. 도 3d에 도시된 바와 같이, MEMS 디바이스의 영역에서의 리세스(342)가 패터닝된 하드 마스크 층(315)을 통해 기공 스터핑된 희생 층(316)으로 백필된다. 일 실시예에서, 기공 스터핑된 희생 층(316)의 재료는 기공 스터핑된 희생 층(302)의 재료와 유사하다. 다른 실시예에서, 기공 스터핑된 희생 층(316)의 재료는 기공 스터핑된 희생 층(302)의 재료와 상이하다.
일 실시예에서, 기공 스터핑된 희생 층(316)은 기공 희생 층(102)의 상단 부분들과 동일한 높이가 되는 두께로 퇴적된다. 일 실시예에서, 희생 층(115)은 약 5 nm 내지 약 20 nm의 두께로 퇴적된다. 보다 구체적인 실시예에서, 희생 층(115)은 약 10nm의 두께로 퇴적된다. 일 실시예에서, 기공 스터핑된 희생 층(316)은 CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 퇴적 기법들 중 하나를 사용하여 패터닝된 하드 마스크 층(315)을 통해 선택적으로 퇴적된다. 도 3d에 도시된 바와 같이, 기공 스터핑된 희생 층(316) 및 기공 스터핑된 희생 층(302)의 부분들은 공정에서 나중에 그 위에 에칭 정지 층을 퇴적시키기 위해 전도성 층(309)의 상단 부분들에 대해 미리 결정된 깊이(339)로 리세싱된다. 일 실시예에서, 기공 스터핑된 희생 층(316) 및 기공 스터핑된 희생 층(302)의 부분들은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 습식 에칭, 건식 에칭, 또는 양쪽 기법들 중 하나를 사용하여 리세싱된다. 일 실시예에서, 패터닝된 하드 마스크 층(315)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하드 마스크 층 제거 기법들 중 하나를 사용하여 제거된다.
도 3e는 일 실시예에 따른, 에칭 정지 층(317)이 기공 스터핑된 희생 층(316) 및 기공 스터핑된 희생 층(302)의 부분들 상에 퇴적된 후의 도 3d와 유사한 도면(340)이다. 도 3e에 도시된 바와 같이, 에칭 정지 층(317)은 리세스(342)의 전도성 측벽들의 상단 부분들 및 전도성 비아들(313 및 314)의 상단 부분들과 동일한 높이에 있다. 일 실시예에서, 에칭 정지 층(317)의 재료는 에칭 정지 층들(116 및 103) 중 하나의 에칭 정지 층의 재료와 유사하다. 에칭 정지 층(317)의 두께는 에칭 정지 층(116)의 두께와 유사하다. 일 실시예에서, 에칭 정지 층(317)은 에칭 정지 층들(116 및 103)과 관련하여 앞서 기술된 퇴적 기법들 중 하나를 사용하여 퇴적된다.
도 3f는 일 실시예에 따른, 패터닝된 하드 마스크 층(318)이 에칭 정지 층(317) 상에 퇴적되고 기공 스터핑재들이 희생 층(316)의 기공들로부터 그리고 기공 스터핑된 희생 층(302)의 부분(319)의 기공들로부터 제거된 후의 도 3e와 유사한 도면(350)이다. 기공 스터핑재들은 패터닝된 하드 마스크 층(318)에 의해 노출된 에칭 정지 층(317)의 부분(325)을 통해 제거된다. 일 실시예에서, 기공 스터핑재는 건식 에칭 기법들 중 하나, 예컨대, 애싱 기법(ashing technique)을 사용하여 제거된다. 일반적으로, 플라즈마 애싱 　 기법의 경우, 반응성 종(reactive species)(예컨대, 산소 또는 플루오르 반응성 종)이 플라즈마 소스(plasma source)를 사용하여 생성된다. 반응성 종은 기공 스터핑재와 결합되어 회분(ash)을 형성하고, 이 회분은 진공 펌프에 의해 제거된다. 즉, MEMS 디바이스 구조물을 형성하기 위해 공정에서 나중에 습식 화학제를 사용하여 희생 층(316) 및 부분(319)이 선택적으로 제거될 수 있도록, 기공 스터핑재가 건식 에칭(애싱)에 의해 희생 층(316) 및 기공 스터핑된 희생 층(302)의 부분(319)으로부터 선택적으로 제거된다. 도 3f에 도시된 바와 같이, 부분(319)은 전도성 비아(311)와 전도성 비아(312) 사이의 부분(324), 희생 층(302)의 기공 스터핑된 부분(352)과 전도성 비아(311) 사이의 부분(323), 및 희생 층(302)의 기공 스터핑된 부분(353)과 전도성 비아(312) 사이의 부분(322)을 포함한다.
일 실시예에서, 하드 마스크 층(318)은 질화물 층, 예컨대, 실리콘 질화물, 실리콘 산화물 질화물, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 하드 마스크 층이다. 패터닝된 마스크 층(318)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하드 마스크 층 퇴적 및 패터닝 기법들 중 하나를 사용하여 형성될 수 있다.
도 3g는 일 실시예에 따른, MEMS 디바이스 구조물을 형성하기 위해 희생 층(316) 및 희생 층(302)의 부분(319)이 선택적으로 제거된 후의 도 3f와 유사한 도면(360)이다. 일 실시예에서, 스터핑재들이 빠져나간 희생 층(316) 및 희생 층(302)의 부분(319)이 다공성 에칭 정지 층(317)을 통해 습식 에칭 화학제를 사용하여 완전히 제거된다. 즉, 빔(333)을 포함하는 프리 스탠딩 MEMS 디바이스 구조물이 형성되도록, 다공성 에칭 정지 층(317)이 희생 층의 부분(319)을 용해시키는 습식 화학제로 침투가능하다. 도 3g에 도시된 바와 같이, 부분들(352 및 353)과 같은, 희생 층(302)의 기공 스터핑된 부분들은 습식 에칭 화학제에 의해 손상되지 않은(intact) 채로 남아 있다.
일 실시예에서, TiN의 희생 층의 다공성 부분(319)이 과산화수소를 포함하는 화학제에 의한 일정 시간 동안 작용하는 습식 에칭을 사용하여 다공성 탄소 도핑된 실리콘 산화물의 에칭 정지 층(325)을 통해 제거된다. 일 실시예에서, TiN의 희생 층의 다공성 부분(319)은, SC1, SC2 또는 둘 다와 같은, SC(Standard Clean) 화학제를 사용하는 습식 에칭에 의해 다공성 탄소 도핑된 실리콘 산화물의 에칭 정지 층을 통해 제거된다. SC1 및 SC2 화학제들은 전자 디바이스 제조 분야의 통상의 기술자에게 공지되어 있다. 일 실시예에서, TiN의 희생 층의 다공성 부분(319)은 실온보다 더 높은 상승된 온도에서 습식 에칭된다. 일 실시예에서, 다공성 부분(319)을 습식 에칭하기 위한 상승된 온도는 약 50℃ 내지 약 75℃이다.
도 3g에 도시된 바와 같이, MEMS 디바이스 구조물은 기판(301) 위에 있는 빔(333)을 포함하고, 인터커넥트 콘택트 영역(334) 및 인터커넥트 콘택트 영역(335)이 빔(333) 상에 있다. 빔(333)과 에칭 정지 층(325) 사이에 갭(321)이 있다. 도 3g에 도시된 바와 같이, 갭(327)이 전도성 비아(311)와 전도성 비아(312) 사이에서 빔(333) 아래에 형성된다. MEMS 구조물의 한쪽 단부 밖에 있는 에칭 정지 층(317)의 일부분, 기판(301)의 일부분, 부분(352) 및 MEMS 디바이스 구조물의 측벽 사이에 갭(329)이 형성된다. 도 3g에 도시된 바와 같이, MEMS 구조물의 다른 쪽 단부 밖에 있는 에칭 정지 층(317)의 일부분, 기판(301)의 일부분, 부분(353) 및 MEMS 디바이스 구조물의 반대쪽 측벽 사이에 갭(331)이 형성된다. 일 실시예에서, 갭들(327, 321, 329 및 331) 각각은 에어 갭이다.
도 3h는 일 실시예에 따른, 조밀한 에칭 정지 층(326)을 형성하기 위해 에칭 정지 층(317)의 다공성 재료를 스터핑한 후의 도 3g와 유사한 도면(370)이다. 앞서 기술된 바와 같이, 다공성 에칭 정지 층(317)이 조밀한(스터핑된) 에칭 정지 층(326)으로 변환된다. 일 실시예에서, 스터핑된 에칭 정지 층(326)은 스터핑된 에칭 정지 층(123)을 나타낸다. 스터핑된 에칭 정지 층(123)은 도 1j와 관련하여 앞서 기술된 다공성 에칭 정지 층 스터핑 기법들 중 하나를 사용하여 형성된다.
도 3i는 일 실시예에 따른, 다음 인터커넥트 층이 형성된 후의 도 3h와 유사한 도면(380)이다. 도 3i에 도시된 바와 같이, 다음 인터커넥트 층은 스터핑된 에칭 정지 층(326) 및 전도성 비아(314) 상에 퇴적된 절연 층(332)을 포함한다. 일 실시예에서, 절연 층(332)은 절연 층(128)을 나타낸다. 인터커넥트들(336 및 337)은 절연 층(332)을 통해 콘택트 영역들(각각, 334 및 335) 상에 형성된다. 인터커넥트(338)는 전도성 비아(313) 상에 형성된다. 일 실시예에서, 앞서 기술된 바와 같이, 다음 인터커넥트 층은 BEOL 처리를 사용하여 형성된다.
도 4a는 다른 실시예에 따른, 전자 디바이스의 일부분의 측면도(400)를 도시하고 있다. 에칭 정지 층(403)이 기판(301) 상의 기공 스터핑된 희생 층(302) 상에 퇴적된다. 에칭 정지 층(403)은 앞서 기술된 에칭 정지 층들 중 하나를 나타낸다. 앞서 기술된 바와 같이, 전도성 층(309)이 트렌치 및 비아 내에 퇴적된다. 앞서 기술된 바와 같이, 전도성 비아들(311, 312, 313 및 314)을 형성하기 위해 전도성 층(309)이 트렌치 및 비아 개구부들에 퇴적된다. 도 4a에 도시된 바와 같이, 전도성 층(309)은 에칭 정지 층(403)의 부분들과 동일한 높이에 있다. 일 실시예에서, 전도성 층(309)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 CMP 기법들 중 하나를 사용하여 에칭 정지 층(403)의 부분들과 동일한 높이에 있다.
도 4b는 일 실시예에 따른, MEMS 디바이스를 형성할 리세스(402)를 형성하기 위해 전도성 층(309)의 일부분이 제거된 후의 도 4a와 유사한 도면(410)이다. 도 4b에 도시된 바와 같이, 패터닝된 하드 마스크 층(401)은 전도성 층(309), 전도성 비아들(313 및 314) 및 에칭 정지 층(403)의 부분들 상에 퇴적된다. 일 실시예에서, 패터닝된 하드 마스크 층(401)은 앞서 기술된 패터닝된 하드 마스크 층들 중 하나를 나타낸다. 리세스(402)는 앞서 기술된 리세스들 중 하나를 나타낸다.
도 4c는 일 실시예에 따른, 기공 스터핑된 희생 층(423)이 패터닝된 하드 마스크 층(401)을 통해 리세스(402) 내에 선택적으로 퇴적된 후의 도 4b와 유사한 도면(420)이다. 일 실시예에서, 기공 스터핑된 희생 층(423)은 앞서 기술된 기공 스터핑된 희생 층들 중 하나를 나타낸다. 도 1g와 관련하여 앞서 기술된 바와 같이, 기공 스터핑된 희생 층(423)은 기공 스터핑된 희생 층(302)의 상단 부분들과 동일한 높이가 되는 두께로 퇴적된다.
도 4d는 일 실시예에 따른, 에칭 정지 층(404)이 희생 층(423) 상에 퇴적된 후의 도 4c와 유사한 도면(430)이다. 앞서 기술된 바와 같이, 에칭 정지 층(404)은 리세스(402)의 전도성 측벽들의 상단 부분들 및 희생 층(302) 상의 에칭 정지 층(303)의 부분들과 동일한 높이에 있다. 일 실시예에서, 에칭 정지 층(404)은 앞서 기술된 에칭 정지 층들 중 하나를 나타낸다.
도 4e는 일 실시예에 따른, 기공 스터핑재들이 희생 층(423)의 기공들로부터 그리고 희생 층(302)의 일부분(419)의 기공들로부터 제거된 후의 도 4d와 유사한 도면(440)이다. 도 4d에 도시된 바와 같이, 부분(419)은 전도성 비아(311)와 전도성 비아(312) 사이의 부분(405), 희생 층(302)의 기공 스터핑된 부분과 전도성 비아(311) 사이의 부분, 및 희생 층(302)의 기공 스터핑된 부분과 전도성 비아(312) 사이의 부분을 포함한다. 기공 스터핑재들은, 도 3f와 관련하여 앞서 기술된 바와 같이, 에칭 정지 층(404)을 통해 제거된다.
도 4f는 일 실시예에 따른, MEMS 디바이스 구조물을 형성하기 위해 희생 층(423) 및 희생 층(302)의 부분(419)이 선택적으로 제거된 후의 도 4e와 유사한 도면(450)이다. 일 실시예에서, 도 3g와 관련하여 앞서 기술된 바와 같이, 스터핑재들이 빠져나간 희생 층(423) 및 희생 층(302)의 부분(419)이 다공성 에칭 정지 층(404)을 통해 습식 에칭 화학제를 사용하여 완전히 제거된다.
도 4f에 도시된 바와 같이, MEMS 디바이스 구조물은 기판(301) 위에 있는 빔(451)을 포함하고, 인터커넥트 콘택트 영역(452) 및 인터커넥트 콘택트 영역(453)이 빔(451) 상에 있다. 빔(451)과 에칭 정지 층(404) 사이에 갭(412)이 있다. 도 4f에 도시된 바와 같이, 갭(411)이 전도성 비아(311)와 전도성 비아(312) 사이에서 빔(451) 아래에 형성된다. MEMS 구조물의 한쪽 단부 밖에 있는 에칭 정지 층(303)의 일부분, 기판(301)의 일부분, 희생 층(302)의 스터핑 부분 및 MEMS 디바이스 구조물의 측벽 사이에 갭(415)이 형성된다. 도 4f에 도시된 바와 같이, MEMS 구조물의 다른 쪽 단부 밖에 있는 에칭 정지 층(303)의 일부분, 기판(301)의 일부분, 희생 층(302)의 스터핑된 부분 및 MEMS 디바이스 구조물의 반대쪽 측벽 사이에 갭(414)이 형성된다. 일 실시예에서, 갭들(411, 412, 414 및 415) 각각은 에어 갭이다.
도 4g는 일 실시예에 따른, 조밀한(스터핑된) 에칭 정지 층(413)을 형성하기 위해 에칭 정지 층(303)의 다공성 재료를 스터핑한 후의 도 4f와 유사한 도면(460)이다. 앞서 기술된 바와 같이, 다공성 에칭 정지 층(303)이 스터핑된 에칭 정지 층(413)으로 변환된다. 일 실시예에서, 앞서 기술된 바와 같이, 스터핑된 에칭 정지 층(413)은 스터핑된 에칭 정지 층들 중 하나를 나타낸다.
도 4h는 일 실시예에 따른, 다음 인터커넥트 층이 형성된 후의 도 4g와 유사한 도면(470)이다. 도 4h에 도시된 바와 같이, 앞서 기술된 바와 같이, 다음 인터커넥트 층은 스터핑된 에칭 정지 층(413) 및 전도성 비아(314) 상에 퇴적된 절연 층(416)를 포함한다. 인터커넥트들(417 및 419)은 절연 층(416)을 통해 콘택트 영역들(각각, 452 및 453) 상에 형성된다. 앞서 기술된 바와 같이, 인터커넥트(419)는 전도성 비아(313) 상에 형성된다.
도 5a는 일 실시예에 따른, 통합된 MEMS 구조물을 포함하는 전자 디바이스의 측면도(500)이다. 도 5a에 도시된 바와 같이, 통합된 MEMS 구조물은 기판(501) 위에 있는 단일 클램핑된 빔(504)을 포함한다. 기판(501)은 앞서 기술된 기판들 중 하나를 나타낸다. 인터커넥트(505)는 ILD 층(508)을 통해 빔(504)의 한쪽 단부에 인접한 인터커넥트 콘택트 영역 상에 퇴적된다. 앞서 기술된 바와 같이, 스터핑된 에칭 정지 층(507)이 MEMS 구조물 위에 퇴적된다. 일 실시예에서, ILD 층(508)은 하이-k 유전체 층이다. 대안의 실시예들에서, ILD 층(508)은 산화물 층, 예컨대, 실리콘 산화물 층, 질화물 층, 예컨대, 실리콘 질화물 층, 알루미늄 산화물, 실리콘 산화물 질화물, 다른 산화물/질화물 층, 이들의 임의의 조합, 또는 전자 디바이스 설계에 의해 결정되는 다른 전기 절연 층이다.
에칭 정지 층(507)과 빔(504) 사이에 갭(512)이 형성된다. 빔(504)과 기판(501) 사이에 갭(511)이 형성된다. 앞서 기술된 바와 같이, 에칭 정지 층(507)의 부분과 빔(504)의 한쪽 단부에 있는 기판의 부분 사이에 갭(509)이 형성되고 에칭 정지 층(507)의 부분과 빔(504)의 다른 쪽 단부에 있는 기판의 부분 사이에 갭(502)이 형성된다. 일 실시예에서, 갭들(511, 512, 509 및 502) 각각은 에어 갭이다. 전도성 비아(503)가 빔(504) 아래에 형성된다. 앞서 기술된 바와 같이, 스터핑된 에칭 정지 층(507) 상에 전극(506)이 형성된다.
도 5b는 다른 실시예에 따른, 통합된 MEMS 구조물을 포함하는 전자 디바이스의 측면도(510)이다. 도 5b는 전극(512)이 스터핑된 에칭 정지 층(507) 상에 형성된다는 점에서 도 5a와 상이하다. 대안의 실시예들에서, 앞서 기술된 바와 같이, 전극(512)은 제어 전극, 감지 전극, 또는 둘 다이다.
도 6a는 다른 실시예에 따른, 전자 디바이스의 일부분의 측면도(600)를 도시하고 있다. 도 6a에 도시된 바와 같이, 앞서 기술된 바와 같이, 트렌치들(606 및 612) 및 비아 개구들(607, 608, 613 및 614)은 BEOL 처리의 일부로서 기판(602) 상의 희생 층(602)에 형성된다. 기판(602)은 앞서 기술된 기판들 중 하나를 나타낸다. 일 실시예에서, 희생 층(602)은 희생 층(102)을 나타낸다. 도 6a에 도시된 바와 같이, ILD 컬럼(column)들(604 및 605)을 형성하기 위해 층간 유전체(ILD) 층(641)이 비아 개구부들을 충전시킨다. 일 실시예에서, ILD 층(641)은 하이-k 유전체 층이다. 대안의 실시예들에서, ILD 층(641)은 산화물 층, 예컨대, 실리콘 산화물 층, 질화물 층, 예컨대, 실리콘 질화물 층, 알루미늄 산화물, 실리콘 산화물 질화물, 다른 산화물/질화물 층, 이들의 임의의 조합, 또는 전자 디바이스 설계에 의해 결정되는 다른 전기 절연 층이다. 일 실시예에서, ILD 층(641)은 희생 층(602)에 대한 에칭 선택성(etch selectivity)을 갖는다. 일 실시예에서, ILD 층(641)은 스핀-온 ILD(spin-on ILD)이다. 다른 실시예에서, ILD 층(641)은 하드 마스크 층이다. ILD 층(641)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 ILD 퇴적 기법들 중 하나를 사용하여 비아 개구부들 내에 퇴적될 수 있다.
도 6b는 일 실시예에 따른, 전도성 층(643)이 트렌치들(606 및 612) 내에 퇴적된 후의 도 6a와 유사한 도면(610)이다. 도 6b에 도시된 바와 같이, 전도성 트렌치들(609 및 612)을 형성하기 위해 전도성 층(643)이 트렌치들(606 및 612)을 충전시킨다. 전도성 층(643)은 전도성 비아들(621, 622, 623 및 624)을 형성할 개구부들(각각, 607, 608, 613 및 614)을 충전시킨다. 앞서 기술된 바와 같이, 전도성 층(643)은 희생 층(602) 상의 에칭 정지 층(603)의 부분들과 동일한 높이에 있다. 일 실시예에서, 전도성 층(643)은 앞서 기술된 전도성 층들 중 하나를 나타낸다. 도 6b에 도시된 바와 같이, ILD 컬럼들(604 및 605)은 인터커넥트 구조물(611)에 대한 지지 컬럼들로서 기능한다.
도 6c는 일 실시예에 따른, MEMS 구조물을 형성하기 위해 에칭 정지 층(626)이 전도성 트렌치(609)의 리세스에서의 희생 층(625) 상에 퇴적된 후의 도 6b와 유사한 도면(620)이다. 일 실시예에서, 에칭 정지 층(626)은 에칭 정지 층(116)을 나타내고, 희생 층(625)은 희생 층(115)을 나타낸다. 전도성 트렌치(609)의 리세스는 앞서 기술된 리세스 형성 기법들 중 하나를 사용하여 형성된다.
도 6d는 일 실시예에 따른, 희생 층(625) 및 희생 층(602)이 제거된 후의 도 6c와 유사한 도면(630)이다. 도 6d에 도시된 바와 같이, 희생 층들(625 및 602)은, 도 1i와 관련하여 앞서 기술된 바와 같이, 다공성 에칭 정지 층들(626 및 603)을 통해 완전히 제거된다. 도 6d에 도시된 바와 같이, MEMS 구조물은 기판(601) 위에 있는 빔(또는 플레이트)(631)을 포함하고, 인터커넥트 콘택트 영역(645) 및 인터커넥트 콘택트 영역(646)이 빔(631) 상에 있다. 빔(631)과 에칭 정지 층(626) 사이에 갭(633)이 있다. 갭(636)이 전도성 비아(621)와 전도성 비아(622) 사이에서 빔(631) 아래에 있다. MEMS 구조물 밖에 있는 에칭 정지 층(603)의 일부분과 기판의 일부분 사이에 갭(647)이 형성된다. MEMS 구조물(651)과 인터커넥트 구조물(609) 사이에 갭(648)이 형성된다. 도 6d에 도시된 바와 같이, 갭(634)은 전도성 비아(623)와 ILD 컬럼(604) 사이에 형성되고, 갭(636)은 ILD 컬럼(604)과 ILD 컬럼(605) 사이에 형성되고, 갭(635)은 ILD 컬럼(650)과 전도성 비아(624) 사이에 형성된다. 에칭 정지 층(603)의 일부분과 기판(601)의 일부분 사이에 갭(649)이 형성된다. 일 실시예에서, 앞서 기술된 바와 같이, 갭들(632, 633, 634, 635, 636, 647, 648 및 649) 각각은 에어 갭이다. 일 실시예에서, MEMS 구조물(651)이 형성된 후에, 도 1i, 도 1j, 및 도 1k와 관련하여 앞서 기술된 바와 같은 기법들을 사용하여, 에칭 정지 층(603)이 스터핑되고, 다음 인터커넥트 층이 스터핑된 에칭 정지 층, MEMS 구조물(651) 및 인터커넥트 구조물(611) 상에 형성된다.
도 7은 다른 실시예에 따른, 통합된 MEMS 구조물을 포함하는 전자 디바이스의 측면도(700)이다. 통합된 MEMS 구조물(711)은 기판(701) 위에 있는 이중 클램핑된 빔(705)을 포함한다. 일 실시예에서, 기판(701)은 앞서 기술된 기판들 중 하나를 나타낸다. 도 7에 도시된 바와 같이, 인터커넥트(715)는 ILD 층(714)을 통해 빔(705)의 한쪽 단부에 인접한 인터커넥트 콘택트 영역(712) 상에 퇴적되고, 인터커넥트(717)는 빔(705)의 다른 쪽 단부에 인접한 인터커넥트 콘택트 영역 상에 퇴적된다. 앞서 기술된 바와 같이, 스터핑된 에칭 정지 층(713)이 MEMS 구조물 위에 퇴적된다. 에칭 정지 층(713)과 빔(705) 사이에 갭(707)이 형성된다. 빔(705)과 기판(701) 사이에 갭(706)이 형성된다. 앞서 기술된 바와 같이, 에칭 정지 층(713)의 부분과 빔(705)의 한쪽 단부에 있는 기판(701)의 부분 사이에 갭(709)이 형성되고 에칭 정지 층(713)의 부분과 빔(705)의 다른 쪽 단부에 있는 기판(701)의 부분 사이에 갭(702)이 형성된다. 일 실시예에서, 갭들(702, 706, 707 및 709) 각각은 에어 갭이다. 전도성 비아들(704 및 705)이 빔(705) 아래에 형성된다. 앞서 기술된 바와 같이, 스터핑된 에칭 정지 층(713) 상에 전극(716)이 형성된다. 일 실시예에서, 앞서 기술된 바와 같이, 전극(716)은 감지 전극, 제어 전극, 또는 둘 다이다. 도 7에 도시된 바와 같이, MEMS 구조물(711)은 금속 라이너(718)를 포함하고 충전가능 재료 층(fillable material layer)(719)은 도 1e와 관련하여 앞서 기술된 바와 같은 기법들 중 하나를 사용하여 금속 라이너(718) 상에 퇴적된다. 일 실시예에서, 도 1e와 관련하여 앞서 기술된 바와 같이, 충전가능 재료 층(719)은 전도성 층이다. 보다 구체적인 실시예에서, 금속 라이너(718)는 탄탈륨 라이너이고, 충전가능 재료 층(719)은 전도성 층, 예컨대, 구리이다. 다른 실시예에서, 충전가능 재료 층(719)은 빔(705)(예컨대, 실리콘 질화물, 실리콘 탄화물, 또는 다른 고강성 절연 층, 또는 이들의 임의의 조합)의 공진 주파수를 증가시키기 위해 실질적으로 높은 강성(예컨대, 영률(Young's modulus))을 갖는 절연 층이다. 일 실시예에서, 금속 라이너(718) 및 충전가능 재료 층(719)은 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 공지된 퇴적 기법 - 이들로 제한되지 않음 - 과 같은, 라이너 및 충전가능 재료 퇴적 기법들 중 하나를 사용하여 퇴적된다.
공진기 빔을 포함하는 MEMS 구조물에 대한 BEOL 재료들 및 크기들을 사용하는 시뮬레이션들은 MEMS 공진기 적용분야들에 대해 적용가능한 충분한 신호 및 공진 주파수들이 있다는 것을 보여준다. 시뮬레이션들의 예들은 다음과 같다.
도 8은 일 실시예에 따른, MEMS 공진기 적용분야에 대한 이중 클램핑된 빔(801)을 예시하는 다이어그램(800)이다. 도 9는 일 실시예에 따른, 이중 클램핑된 빔(801)의 3차원도(901)이다. 빔(801)은 길이 L(802), 폭 w(803) 및 두께 t(804)를 갖는다. 일 실시예에서, 빔은 하기의 특성들을 갖는다: 길이 L은 약 200 nm이고; 폭 w는 약 100nm이며; 두께 t는 약 20nm이고; 영률 E는 약 128GPa(구리 모듈러스(modulus))이며; 밀도 ρ는 약 8960kg/m^3(구리 밀도)이고; 질량 m은 약 3.584e-18 kg이며; 2차 관성 모멘트 l은 약 1/12 * w * t^3=6.66e-32 m^4이다. 이중 클램핑된 빔(801)에 대한 해석해(analytical solution) 및 유한 요소 모델은 약 1.9GHz의 공진 주파수를 제공한다. 유효 스프링 상수(effective spring constant) k는 약 530N/m이다.
도 10은 일 실시예에 따른, 이중 클램핑된 빔(801)에 대한 진동 진폭(nm) 대 시간(ns)의 그래프(1000)를 도시하고 있다. 곡선(1001)은 최대 진동 진폭이 약 1.7 nm라는 것을 보여주고 있다.
도 11은 일 실시예에 따른, 약 100의 Q 인자를 갖는 이중 클램핑된 빔(801)에 대한 진동 진폭(nm) 대 주파수(GHz)의 그래프(1100)를 도시하고 있다. 곡선(1101)은 공진 주파수가 약 1.9GHz라는 것을 보여주고 있다.
도 12는 일 실시예에 따른, 약 1000의 Q 인자를 갖는 이중 클램핑된 빔(801)에 대한 진동 진폭(nm) 대 주파수(GHz)의 그래프(1200)를 도시하고 있다. 곡선(1201)은 공진 주파수가 약 1.9GHz라는 것을 보여주고 있다. 일 실시예에서, 길이 L이 약 200nm이고, 폭 W가 약 100nm이며, 에어 갭 g가 약 10nm인 빔(801)의 경우, 전압 바이어스 Vdc는 약 2.0 V인 것으로 추정되고, 최대 AC 전압 Vac max는 약 0.3 V이며, 힘 진폭 Famp는 약 1 nN이다. 공진기 빔(801)에 대한 용량성 전류(capacitive current)는 약 8E-9A이며, 이는 유리하게도 MEMS 시스템들의 잡음 플로어(noise floor)보다 몇 자릿수 더 높다.
도 13은 본 발명의 하나 이상의 실시예들을 포함하는 인터포저(1300)를 예시하고 있다. 인터포저(1300)는 제1 기판(1302)을 제2 기판(1304)에 브리징(bridge)하는 데 사용되는 개재 기판(intervening substrate)이다. 제1 기판(1302)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(1304)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1300)의 목적은 연결을 보다 넓은 피치로 벌어지게 하는 것(spread) 또는 연결을 상이한 연결로 재라우팅(reroute)하는 것이다. 예를 들어, 인터포저(1300)는 제2 기판(1304)에 차후에 결합될 수 있는 BGA(ball grid array)(1306)에 집적 회로 다이를 결합시킬 수 있다. 일부 실시예들에서, 제1 기판(1302)과 제2 기판(1304)은 인터포저(1300)의 양측면(opposing sides)에 부착된다. 다른 실시예들에서, 제1 기판(1302)과 제2 기판(1304)은 인터포저(1300)의 동일한 측면에 부착된다. 그리고 추가 실시예들에서, 3개 이상의 기판들이 인터포저(1300)를 통해 상호연결된다.
인터포저(1300)는 에폭시 수지, 유리섬유 강화(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같은, 반도체 기판에 사용하기 위한 앞서 기술된 동일한 재료들을 포함할 수 있는 대안의 경성(rigid) 또는 연성(flexible) 재료로 형성될 수 있다.
인터포저는 TSV(through-silicon vias)들(1312) - 이들로 제한되지 않음 - 을 비롯한 금속 인터커넥트들(1308) 및 비아들(1310)을 포함할 수 있다. 인터포저(1300)는, 수동 및 능동 디바이스들을 비롯한, 임베디드 디바이스들(1314)을 추가로 포함할 수 있다. 이러한 디바이스들은 본원에 기술되는 바와 같은 MEMS 디바이스들, 커패시터들, 디커플링 커패시터(decoupling capacitor)들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함하지만 이들로 제한되지 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(1300) 상에 형성될 수 있다. 본 발명의 실시예들에 따르면, 본원에 개시되는 장치들 또는 공정들이 인터포저(1300)의 제조에 사용될 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(1400)를 예시하고 있다. 컴퓨팅 디바이스(1400)는 다수의 컴포넌트들을 포함할 수 있다. 일 실시예에서, 이 컴포넌트들은 하나 이상의 마더보드들에 부착된다. 대안의 실시예에서, 이 컴포넌트들은 마더보드가 아닌 단일 SoC(system-on-a-chip) 다이 상에 제조된다. 컴퓨팅 디바이스(1400)에서의 컴포넌트들은 집적 회로 다이(1402) 및 적어도 하나의 통신 칩(1408)을 포함하지만, 이들로 제한되지 않는다. 일부 구현들에서, 통신 칩(1408)은 집적 회로 다이(1402)의 일부로서 제조된다. 집적 회로 다이(1402)는 CPU(central processing unit)와 같은 프로세서(1404), 임베디드 DRAM(embedded DRAM, eDRAM) 또는 스핀 전달 토크 메모리(spin-transfer torque memory)(STTM 또는 STTM-RAM)과 같은 기술들에 의해 제공될 수 있는, 캐시 메모리로서 종종 사용되는, 온-다이 메모리(1406)를 포함할 수 있다.
컴퓨팅 디바이스(1400)는 마더보드에 물리적으로 그리고 전기적으로 결합 또는 SoC 다이 내에 제조될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(1410)(예컨대, DRAM), 비휘발성 메모리(1412)(예컨대, ROM 또는 플래시 메모리), 그래픽 처리 유닛(1414)(GPU), 디지털 신호 프로세서(1416)(DSP), 암호 프로세서(1442)(하드웨어 내에서 암호 알고리즘들을 실행하는 특수 프로세서), 칩셋(1420), 안테나(1422), 디스플레이 또는 터치스크린 디스플레이(1424), 터치스크린 디스플레이 제어기(1426), 배터리(1428) 또는 다른 전원, GPS(global positioning system) 디바이스(1444), 전력 증폭기(PA), 나침반, 모션 코프로세서 또는 센서들(1432)(가속도계, 자이로스코프, 및 나침반을 포함할 수 있음), 스피커(1434), 카메라(1436), 사용자 입력 디바이스들(1438)(키보드, 마우스, 스타일러스, 및 터치패드 등), 및 대용량 저장 디바이스(1440)(하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk), 기타 등등)를 포함하지만, 이들로 제한되지 않는다.
통신 칩(1408)은 컴퓨팅 디바이스(1400)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그의 파생어들은 비고체 매체(non-solid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 관련 디바이스들이 어떤 와이어(wire)들도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 관련 디바이스들이 그렇지 않을 수 있다. 통신 칩(1408)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G, 및 그 이상의 것으로서 지정된 임의의 다른 무선 프로토콜들 - 이들로 제한되지 않음 - 을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1400)는 복수의 통신 칩들(1408)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1408)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고 제2 통신 칩(1408)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
"프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다. 하나 이상의 컴포넌트들, 예컨대, 집적 회로 다이(1302), 통신 칩(1308), GPU(1314), 암호 프로세서(1342), DSP(1316), 칩셋(1320), 및 다른 컴포넌트들은 본 발명의 실시예들에 따라 형성된 하나 이상의 MEMS 디바이스들을 포함할 수 있다. 추가의 실시예들에서, 컴퓨팅 디바이스(1400) 내에 하우징된 다른 컴포넌트는 본 발명의 실시예들에 따라 형성된 하나 이상의 MEMS 디바이스들을 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1400)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(1400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 기술된 것을 비롯한, 본 발명의 예시된 구현들에 대한 이상의 설명은 배타적이거나 본 발명을 개시된 정확한 형태들로 제한하려는 것으로 의도되어 있지 않다. 본 발명의 구체적인 구현들 및 본 발명에 대한 예들이 예시를 위해 본원에 기술되어 있지만, 관련 기술분야의 통상의 기술자라면 잘 알 것인 바와 같이, 본 발명의 범주 내에서 다양한 등가의 수정들이 가능하다.
이상의 상세한 설명을 고려하여 본 발명에 대해 이러한 수정들이 행해질 수 있다. 이하의 청구항들에서 사용되는 용어들이 본 발명을 명세서 및 청구항들에 개시된 특정 구현들로 제한하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 범주는 청구항 해석의 확립된 정설(doctrine)들에 따라 해석되어야만 하는 이하의 청구항들에 의해 전적으로 결정되어야 한다.
이하의 예들은 추가 실시예들에 관한 것이다:
일 실시예에서, 전자 디바이스를 제조하는 방법은 기판 상의 BEOL(back end of line) 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계; 제1 전도성 층 위에 에칭 정지 층(etch stop layer)을 퇴적시키는 단계; 및 하나 이상의 비아들에 의해 클램핑된 빔(beam)을 형성하기 위해 제1 희생 층을 제거하는 단계를 포함한다.
일 실시예에서, 전자 디바이스를 제조하는 방법은 기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계; 제1 전도성 층의 일부분을 제거하여 리세스(recess)를 형성하는 단계; 리세스 내에 제2 희생 층을 퇴적시키는 단계; 제2 희생 층 상에 에칭 정지 층을 퇴적시키는 단계; 제1 희생 층을 제거하여 갭(gap)을 형성하는 단계; 및 제2 희생 층을 제거하여 갭을 형성하는 단계를 포함한다.
일 실시예에서, 전자 디바이스를 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계; 제1 전도성 층 상에 절연 층을 퇴적시키는 단계; 제1 전도성 층 위에 에칭 정지 층을 퇴적시키는 단계; 및 갭을 형성하기 위해 제1 희생 층을 제거하는 단계를 포함한다.
일 실시예에서, 전자 디바이스를 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계; 제1 전도성 층 상에 제2 전도성 층을 퇴적시키는 단계; 제1 전도성 층 위에 에칭 정지 층을 퇴적시키는 단계; 및 갭을 형성하기 위해 제1 희생 층을 제거하는 단계를 포함하고, 여기서 제1 전도성 층은 구리 층, 탄탈륨 층, 텅스텐 층, 루테늄 층, 또는 이들의 임의의 조합을 포함한다.
일 실시예에서, 전자 디바이스를 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
제1 전도성 층 위에 에칭 정지 층을 퇴적시키는 단계; 및 갭을 형성하기 위해 제1 희생 층을 제거하는 단계를 포함하고, 여기서 제1 희생 층은 티타늄 질화물 층이다.
일 실시예에서, 전자 디바이스를 제조하는 방법은
기판 상의 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
제1 전도성 층 위에 에칭 정지 층을 퇴적시키는 단계; 및 갭을 형성하기 위해 제1 희생 층을 제거하는 단계; 및 제1 희생 층으로부터 기공 스터핑재(pore stuffant)를 제거하는 단계를 포함한다.
일 실시예에서, 전자 디바이스를 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
제1 전도성 층 위에 에칭 정지 층을 퇴적시키는 단계; 및 갭을 형성하기 위해 제1 희생 층을 제거하는 단계를 포함하고, 여기서 에칭 정지 층은 다공성 층이다.
일 실시예에서, MEMS 구조물을 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
제1 전도성 층 상에 제2 희생 층을 퇴적시키는 단계; 제2 희생 층 상에 에칭 정지 층을 퇴적시키는 단계; 및 제1 희생 층 및 제2 희생 층 중 적어도 하나를 제거하는 단계를 포함한다.
일 실시예에서, MEMS 구조물을 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계; 리세스를 형성하기 위해 제1 전도성 층의 일부분을 제거하는 단계; 제1 전도성 층 상의 리세스 내에 제2 희생 층을 퇴적시키는 단계; 제2 희생 층 상에 에칭 정지 층을 퇴적시키는 단계; 및 제1 희생 층 및 제2 희생 층 중 적어도 하나를 제거하는 단계를 포함한다.
일 실시예에서, MEMS 구조물을 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
제1 전도성 층 상에 제2 희생 층을 퇴적시키는 단계; 제2 희생 층 상에 에칭 정지 층을 퇴적시키는 단계; 제1 희생 층 및 제2 희생 층 중 적어도 하나를 제거하는 단계; 및 에칭 정지 층을 스터핑하는 단계를 포함한다.
일 실시예에서, MEMS 구조물을 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에 트렌치를 형성하는 단계; 트렌치 아래에 하나 이상의 비아들을 형성하는 단계; 트렌치 및 하나 이상의 비아들 내에 제1 전도성 층을 퇴적시키는 단계; 제1 전도성 층 상에 제2 희생 층을 퇴적시키는 단계; 제2 희생 층 상에 에칭 정지 층을 퇴적시키는 단계; 및 제1 희생 층 및 제2 희생 층 중 적어도 하나를 제거하는 단계를 포함한다.
일 실시예에서, MEMS 구조물을 제조하는 방법은
기판 상의 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
제1 전도성 층 상에 제2 희생 층을 퇴적시키는 단계; 제2 희생 층 상에 에칭 정지 층을 퇴적시키는 단계; 제1 희생 층 및 제2 희생 층 중 적어도 하나의 희생 층의 일부분으로부터 기공 스터핑재를 제거하는 단계; 및 제1 희생 층 및 제2 희생 층 중 적어도 하나의 희생 층의 그 부분을 제거하는 단계를 포함한다.
일 실시예에서, MEMS 구조물을 제조하는 방법은
기판 상의 BEOL 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
제1 전도성 층 상에 제2 희생 층을 퇴적시키는 단계; 제2 희생 층 상에 에칭 정지 층을 퇴적시키는 단계; 제1 희생 층 및 제2 희생 층 중 적어도 하나를 제거하는 단계; 에칭 정지 층 상에 절연 층을 퇴적시키는 단계; 및
절연 층을 통해 하나 이상의 인터커넥트(interconnect)들을 형성하는 단계를 포함한다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔을 포함하는 BEOL 구조물을 포함하며, 여기서 빔은 하나 이상의 비아들에 의해 클램핑된다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔을 포함하는 BEOL 구조물 - 빔은 하나 이상의 비아들에 의해 클램핑됨 -; 빔 위에 있는 에칭 정지 층; 및 빔과 에칭 정지 층 사이에 있는 갭을 포함한다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔을 포함하는 BEOL 구조물 - 빔은 하나 이상의 비아들에 의해 클램핑됨 -; 및 빔 아래에 있는 갭을 포함한다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔을 포함하는 BEOL 구조물을 포함하고, 여기서 빔은 빔 아래에 있는 하나 이상의 비아들에 의해 클램핑된다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔을 포함하는 BEOL 구조물 - 빔은 하나 이상의 비아들에 의해 클램핑됨 -; 및 빔 위에 있는 전극을 포함한다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔을 포함하는 BEOL 구조물 - 빔은 하나 이상의 비아들에 의해 클램핑됨 -; 및 빔 상의 적어도 하나의 인터커넥트를 포함한다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔을 포함하는 BEOL 구조물 - 빔은 하나 이상의 비아들에 의해 클램핑됨 -; 기판 상의 제2 비아;
제2 비아 상의 전도성 트렌치; 및 제2 비아에 인접한 트렌치 아래에 있는 절연 컬럼(insulating column)을 포함한다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔; 빔 상의 제1 인터커넥트; 빔 아래에 있는 제1 비아; 빔 위에 있는 에칭 정지 층; 및 빔과 에칭 정지 층 사이에 있는 제1 갭을 포함하고, 여기서 제2 갭은 제1 비아에 인접해 있다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔; 빔 상의 제1 인터커넥트; 빔 위에 있는 에칭 정지 층; 빔과 에칭 정지 층 사이에 있는 제1 갭; 및 에칭 정지 층 상의 전극을 포함한다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔; 빔 상의 제1 인터커넥트 및 제2 인터커넥트; 빔 위에 있는 에칭 정지 층; 및 빔과 에칭 정지 층 사이에 있는 제1 갭을 포함한다.
일 실시예에서, 전자 디바이스는 기판 위에 있는 빔; 빔 상의 제1 인터커넥트; 빔 위에 있는 에칭 정지 층; 및 빔과 에칭 정지 층 사이에 있는 제1 갭; 기판 상의 비아; 비아 상의 전도성 트렌치; 및 제2 비아에 인접한 트렌치 아래에 있는 절연 컬럼(insulating column)을 포함한다.
전술한 명세서에서, 방법들 및 장치들이 그의 특정의 예시적인 실시예들을 참조하여 기술되어 있다. 이하의 청구항들에 기재된 실시예들의 보다 광의의 사상 및 범주를 벗어나지 않고 방법들 및 장치들에 대한 다양한 수정들이 행해질 수 있다는 것이 명백할 것이다. 그에 따라, 명세서 및 첨부 도면들은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims (23)

  1. 전자 디바이스로서,
    기판 위에 있는 빔(beam)을 포함하는 BEOL(back end of line) 구조물을 포함하고, 상기 빔은 하나 이상의 비아들에 의해 클램핑되는, 전자 디바이스.
  2. 제1항에 있어서,
    상기 빔 위에 있는 에칭 정지 층(etch stop layer); 및
    상기 빔과 상기 에칭 정지 층 사이에 있는 제1 갭(gap)을 추가로 포함하는, 전자 디바이스.
  3. 제1항에 있어서,
    상기 빔 아래에 있는 제2 갭을 추가로 포함하는, 전자 디바이스.
  4. 제1항에 있어서, 상기 하나 이상의 비아들은 상기 빔 아래에 있는, 전자 디바이스.
  5. 제1항에 있어서,
    상기 빔 위에 있는 전극을 추가로 포함하는, 전자 디바이스.
  6. 제1항에 있어서,
    상기 빔 상의 적어도 하나의 인터커넥트(interconnect)를 추가로 포함하는, 전자 디바이스.
  7. 제1항에 있어서,
    상기 기판 상의 제2 비아;
    상기 제2 비아 상의 전도성 트렌치; 및
    상기 제2 비아에 인접한 상기 트렌치 아래에 있는 절연 컬럼(insulating column)을 추가로 포함하는, 전자 디바이스.
  8. 전자 디바이스를 제조하는 방법으로서,
    기판 상의 BEOL(back end of line) 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
    상기 제1 전도성 층 위에 에칭 정지 층을 퇴적시키는 단계; 및
    상기 제1 희생 층을 제거하여 하나 이상의 비아들에 의해 클램핑된 빔을 형성하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서, 상기 빔은 상보적 금속-산화물 반도체(complementary metal-oxide semiconductor)(CMOS) BEOL 처리와 동시에 형성되는 MEMS 디바이스의 일부인, 방법.
  10. 제8항에 있어서,
    상기 제1 전도성 층의 일부분을 제거하여 리세스(recess)를 형성하는 단계;
    상기 리세스 내에 제2 희생 층을 퇴적시키는 단계 - 상기 에칭 정지 층은 상기 제2 희생 층 상에 퇴적됨 -; 및
    상기 제2 희생 층을 제거하는 단계를 추가로 포함하는, 방법.
  11. 제8항에 있어서,
    상기 제1 전도성 층 상에 절연 층을 퇴적시키는 단계를 추가로 포함하는, 방법.
  12. 제8항에 있어서,
    상기 제1 전도성 층 상에 제2 전도성 층을 퇴적시키는 단계를 추가로 포함하는, 방법.
  13. 제8항에 있어서, 상기 제1 전도성 층은 구리 층, 탄탈륨 층, 텅스텐 층, 루테늄 층, 또는 이들의 임의의 조합을 포함하는, 방법.
  14. 제8항에 있어서, 상기 제1 희생 층은 티타늄 질화물 층인, 방법.
  15. 제8항에 있어서,
    상기 제1 희생 층으로부터 기공 스터핑재(pore stuffant)를 제거하는 단계를 추가로 포함하는, 방법.
  16. 제8항에 있어서, 상기 에칭 정지 층은 다공성 층인, 방법.
  17. MEMS 구조물을 제조하는 방법으로서,
    기판 상의 BEOL(back end of line) 영역에 있는 제1 희생 층에서의 트렌치 내에 제1 전도성 층을 퇴적시키는 단계;
    상기 제1 전도성 층 상에 제2 희생 층을 퇴적시키는 단계;
    상기 제2 희생 층 상에 에칭 정지 층을 퇴적시키는 단계; 및
    상기 제1 희생 층 및 상기 제2 희생 층 중 적어도 하나를 제거하여 하나 이상의 비아들에 의해 클램핑된 빔을 형성하는 단계
    를 포함하는, 방법.
  18. 제17항에 있어서, 상기 빔은 상보적 금속-산화물 반도체(CMOS) BEOL 처리와 동시에 형성되는 MEMS 디바이스의 일부인, 방법.
  19. 제17항에 있어서,
    상기 제1 전도성 층의 일부분을 제거하여 리세스를 형성하는 단계를 추가로 포함하고, 상기 제2 희생 층은 상기 리세스 내에 퇴적되는, 방법.
  20. 제17항에 있어서,
    상기 제거하는 단계 이후에 상기 에칭 정지 층을 스터핑(stuffing)하는 단계를 추가로 포함하는, 방법.
  21. 제17항에 있어서, 상기 하나 이상의 비아들은 상기 트렌치 아래에 형성되고, 상기 제1 전도성 층은 상기 하나 이상의 비아들 내에 퇴적되는, 방법.
  22. 제17항에 있어서,
    상기 제1 희생 층 및 상기 제2 희생 층 중 적어도 하나의 희생 층의 일부분으로부터 기공 스터핑재를 제거하는 단계를 추가로 포함하는, 방법.
  23. 제17항에 있어서,
    상기 에칭 정지 층 상에 절연 층을 퇴적시키는 단계; 및
    상기 절연 층을 통해 하나 이상의 인터커넥트들을 형성하는 단계를 추가로 포함하는, 방법.
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