CN113421854A - 形成半导体装置的方法 - Google Patents

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徐崇威
余佳霓
江国诚
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Abstract

一种形成半导体装置的方法，包括：提供结构，结构具有基板、第一和第二通道层在基板上，以及第一和第二栅极介电层分别在第一和第二通道层上；在第一栅极介电层上形成第一偶极图案，第一偶极图案具有第一偶极材料，第一偶极材料具有第一导电型；在第二栅极介电层上形成第二偶极图案，第二偶极图案具有第二偶极材料，第二偶极材料具有与第一导电型相反的第二导电型；以及退火结构使第一偶极图案的元素驱入至第一栅极介电层中以及使第二偶极图案的元素驱入至第二栅极介电层中。

Description

形成半导体装置的方法
技术领域
本发明实施例涉及一种半导体装置及其形成方法，且特别关于一种多栅极装置及其形成方法。
背景技术
电子产业对更小以及更快速的电子装置的需求不断增长，这些装置可以同时支援更多数量日益复合以及复杂的功能。为了满足这些需求，集成电路(IC)产业具有制造低成本、高性能以及低功耗IC的趋势。迄今为止，通过减小IC尺寸(例如，最小的IC部件尺寸)，在很大程度上实现了这些目标，从而提高生产效率并降低相关成本。然而，这种微缩化也增加IC制造工艺的复杂性。因此，要实现IC装置及其性能的持续进步，需要IC制造工艺及技术方面的相似进步。
进步的一个领域是如何为CMOS装置提供多个临界电压(threshold voltages,Vt)，以提高晶体管的性能，同时降低其他晶体管的功耗。详细而言，对于包括纳米线装置和纳米片装置的多栅极装置，例如鳍式场效晶体管(FinFET)、全绕式栅极(GAA)装置以及其他类型的多栅极装置，提供多个Vt一直是一项挑战。原因之一是因为这些装置非常小，并没有太多的空间单独使用不同的功函数金属调整它们的Vt。因此，尽管现有的CMOS装置(详细而言，多栅极装置)以及用于制造这种装置的方法通常已经足以满足其预期目的，但是它们并非在全部的方面都令人满意。
发明内容
本发明一些实施例提供一种形成半导体装置的方法，包括：提供结构，结构具有基板、第一通道层和第二通道层在基板上，以及第一栅极介电层和第二栅极介电层分别在第一通道层和第二通道层上；在第一栅极介电层上形成第一偶极图案，第一偶极图案具有第一偶极材料，第一偶极材料具有第一导电型；在第二栅极介电层上形成第二偶极图案，第二偶极图案具有第二偶极材料，第二偶极材料具有与第一导电型相反的第二导电型；以及退火结构使第一偶极图案的元素驱入至第一栅极介电层中以及使第二偶极图案的元素驱入至第二栅极介电层中。
本发明另一些实施例提供一种形成半导体装置的方法，包括：提供结构，结构具有基板、第一通道层和第二通道层在基板上，以及第一栅极介电层和第二栅极介电层分别在第一通道层和第二通道层上，第一栅极介电层和第二栅极介电层包括高介电常数介电材料；在第一栅极介电层上形成第一偶极图案，第一偶极图案具有n型偶极材料；在第二栅极介电层上形成第二偶极图案，第二偶极图案具有p型偶极材料；退火结构使第一偶极图案的元素驱入至第一栅极介电层中以及使第二偶极图案的元素驱入至第二栅极介电层中；以及在第一栅极介电层上形成n型功函数金属层，并在第二栅极介电层上形成p型功函数金属层。
本发明又一些实施例提供一种半导体装置，包括：基板；第一n型晶体管以及第二n型晶体管，在基板上；以及第一p型晶体管以及第二p型晶体管，在基板上，其中第一n型晶体管包括第一通道层，高介电常数介电层的第一部分在第一通道层上，n型功函数金属层的第一部分在高介电常数介电层的第一部分上，其中第二n型晶体管包括第二通道层，高介电常数介电层的第二部分在第二通道层上，n型功函数金属层的第二部分在高介电常数介电层的第二部分上，其中高介电常数介电层的第二部分比高介电常数介电层的第一部分包含更多数量的n型偶极材料，其中第一p型晶体管包括第三通道层，高介电常数介电层的第三部分在第三通道层上，p型功函数金属层的第一部分在高介电常数介电层的第三部分上，其中第二p型晶体管包括第四通道层，高介电常数介电层的第四部分在第四通道层上，p型功函数金属层的第二部分在高介电常数介电层的第四部分上，其中高介电常数介电层的第四部分比高介电常数介电层的第三部分包含更多数量的p型偶极材料。
附图说明
以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
图1根据本公开的各个方面，用于制造CMOS装置的方法的流程图。
图2A根据本公开的各个方面，是部分的CMOS装置的示意俯视图。
图2B以及图2C根据本公开的一些实施例，是图2A中部分的CMOS装置的示意剖面图。
图2D以及图2E根据本公开的另一些实施例，是图2A中部分的CMOS装置的示意剖面图。
图3、图4A、图4B、图4C、图4D、图5A、图5B、图5C、图5D、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图14A以及图14B根据本公开的各个方面，是图2A中部分的CMOS装置在各个制造阶段(例如相关于图1中的方法)的示意剖面图。
其中，附图标记说明如下：
100：方法
102：操作
104：操作
106：操作
108：操作
110：操作
112：操作
114：操作
116：操作
118：操作
200：装置
202：基板
215：半导体层/通道层/鳍片
230：隔离部件
247：栅极间隔物
255：内部间隔物
260：源极/漏极部件
268：接触蚀刻停止层
270：层间介电层
275：沟槽
277：间隙
279：栅极介电层
280：界面层
282：高介电常数介电层
290：遮罩
292：遮罩
350：块体金属层
410：偶极图案/偶极层
420：偶极图案/偶极层
430：功函数金属层
440：功函数金属层
200A：晶体管
200B：晶体管
200C：晶体管
200D：晶体管
204A：主动区
204B：主动区
204C：主动区
204D：主动区
206A：栅极区
206B：栅极区
206C：栅极区
206D：栅极区
279b：栅极介电层
279d：栅极介电层
280b：界面层
280d：界面层
282b：高介电常数介电层
282d：高介电常数介电层
t1：尺寸
t2：尺寸
Tr1：晶体管
Tr2：晶体管
Tr3：晶体管
Tr4：晶体管
A1-A1：线
A2-A2：线
B1-B1：线
B2-B2：线
C1-C1：线
C2-C2：线
D1-D1：线
D2-D2：线
具体实施方式
以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。举例而言，元件的尺寸不限于所公开的范围或数值，而是可以取决于工艺条件及/或装置的期望特性。此外，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以按不同比例任意绘制各种部件。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。再者，用语“大约”、“近似”等类似用语描述数字或数字范围时，该用语意欲涵盖的数值是在合理范围内包含所描述的数字，例如在所描述的数字的+/-10％之内，或本发明所属技术领域中技术人员理解的其他数值。例如，用语“大约5纳米”涵盖从4.5纳米至5.5纳米的尺寸范围。
本公开一般来说关于集成电路(IC)装置，并且更详细而言关于具有n型金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistors,MOSFETs)以及p型MOSFETs两者的IC装置。换句话说，IC装置为互补式金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)装置。在一些方面，本公开关于调整CMOS装置的临界电压(Vt)，通过将不同类型的偶极材料结合(incorporate)到各别装置的栅极介电层中以提供n型MOSFET(或NMOSFET)装置多个Vt，并且提供p型MOSFET(或PMOSFET)装置多个Vt。例如，本公开的一些实施例将n型偶极材料结合到NMOSFET的栅极介电层中以进一步降低其临界电压，并且将p型偶极材料结合到PMOSFET的栅极介电层中以进一步降低其临界电压。有益处地，通过结合偶极材料，NMOSFETs以及PMOSFETs两者都可以提供标准临界电压以及降低的临界电压。可以通过使用不同的功函数金属进一步调整临界电压。因此，本公开可以用于灵活地调整用于CMOS装置的临界电压。此外，将偶极材料结合到栅极介电层中通常不会增加CMOS装置的尺寸。本公开可以应用于多栅极CMOS装置，例如FinFET、全绕式(gate-all-around,GAA)CMOS装置以及平面CMOS装置。
图1根据本公开的各个方面，用于制造CMOS装置的方法100的流程图。在一些实施例中，方法100制造包括p型GAA晶体管和n型GAA晶体管的多栅极装置。以下简要描述方法100。
在操作102中，提供初始结构。初始结构包括用于制造至少四个晶体管的四个装置区。第一装置区包括第一通道半导体层(或第一通道层)，其悬置在第一导电类型的第一对源极/漏极(S/D)部件之间。第二装置区包括第二通道半导体层(或第二通道层)，其悬置在第一导电类型的第二对源极/漏极(S/D)部件之间。第三装置区包括第三通道半导体层(或第三通道层)，其悬置在第二导电类型的第三对源极/漏极(S/D)部件之间。第四装置区包括第四通道半导体层(或第四通道层)，其悬置在第二导电类型的第四对源极/漏极(S/D)部件之间。在一个实施例中，第一导电类型是n型并且第二导电类型是p型。在一个替代实施例中，第一导电类型是p型并且第二导电类型是n型。第一至第四通道层在栅极沟槽中露出，其栅极沟槽是由去除虚设栅极所致。在操作104中，在栅极沟槽中并在第一至第四通道层的周围形成栅极介电层。栅极介电层可以包括界面层以及高介电常数介电层。栅极介电层部分地填充邻近通道层之间之间隙。在操作106中，在第二装置区中的栅极介电层上方形成第一偶极图案。在操作108中，在第四装置区中的栅极介电层上方形成第二偶极图案。在操作110中，对结构进行退火，使第一偶极图案以及第二偶极图案的偶极元素扩散到在其下方各别的栅极介电层中。因此，第二装置区提供比第一装置区更低的Vt，并且第四装置区提供比第三装置区更低的Vt。
在操作112中，可以可选地(optionally)去除第一和第二偶极图案。在操作114中，在第一和第二装置区中形成第一导电类型的功函数金属层，以进一步调整装置中的Vt。在操作116中，在第三和第四装置区中形成第二导电类型的功函数金属层，以进一步调整装置中的Vt。在操作118中，方法100执行进一步的步骤，例如形成块体金属层以及接触件。本公开也涵盖了额外的工艺。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100额外的实施例，可以移动、替换或取消所描述的一些步骤。以下讨论示出可以根据方法100制造的CMOS集成电路装置的各种实施例。
图2A根据本公开的各个方面，是部分的CMOS装置200在相关于图1中的方法100的一制造阶段的示意俯视图。第2B-14B图根据本公开的各个方面，是部分的CMOS装置200在相关于图1中的方法100的各种制造阶段的示意剖面图。
在一些实施例中，装置200为多栅极装置，并且可以被包括在微处理器、存储器及/或其他IC装置中。在一些实施例中，装置200是IC芯片、芯片上系统(system on chip,SoC)的一部分，其包括各种被动和主动微电子装置，例如：电阻、电容、电感、二极管、p型场效晶体管(p-type field effect transistors,PFETs)、n型场效晶体管(n-type field effecttransistors,NFETs)、金属氧化物半导体场效晶体管(metal-oxide semiconductor fieldeffect transistors,MOSFETs)、互补式金属氧化物半导体(complementary metal-oxidesemiconductor,CMOS)晶体管、双极性接面晶体管(bipolar junction transistors,BJTs)、横向扩散MOS(laterally diffused MOS,LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或其组合。在一些实施例中，多栅极装置200被包括在非易失性存储器(non-volatile memory)中，例如：非挥发性随机存取存储器(non-volatile randomaccess memory,NVRAM)、快闪存储器(flash memory)、电性可抹除程序化只读存储器(electrically erasable programmable read only memory,EEPROM)、可抹除程序化只读存储器(erasable programmable read-only memory,EPROM)、其他合适的存储器类型或其组合。为了清楚起见，图2A-图14B被简化以更好地理解本公开的发明构思。可以在装置200中添加额外的部件，并且在装置200的其他实施例中可以替换、修改或消除以下描述的一些部件。以下将结合方法100的实施例描述装置200的制造。
方法100(图1)在操作102处提供CMOS装置200的初始结构，其部分结构显示于图2A-图2C中。详细而言，图2A示出CMOS装置200包括四个晶体管200A、200B、200C以及200D，其中晶体管200A和200B为第一导电类型，而晶体管200C和200D为与第一导电类型相反的第二导电类型。例如，晶体管200A和200B为n型晶体管，并且晶体管200C和200D为p型晶体管，反的亦然。晶体管200A包括主动区204A以及大抵垂直于主动区204A的栅极区206A。主动区204A包括一对源极/漏极区以及在一对源极/漏极区之间的通道区。栅极区206A与沟道区契合(engage)。相似地，晶体管200B包括主动区204B和栅极区206B、晶体管200C包括主动区204C和栅极区206C以及晶体管200D包括主动区204D和栅极区206D。图2B根据一个实施例，示出装置200的剖面图，其可以是分别沿着图2A的A1-A1、B1-B1、C1-C1以及D1-D1线的装置200A、200B、200C或200D的剖面图。图2C根据一个实施例，示出装置200的剖面图，其可以是分别沿着图2A的A2-A2、B2-B2、C2-C2以及D2-D2线的装置200A、200B、200C或200D的剖面图。图2B和图2C所示的实施例为纳米线FET，其通道层215为纳米线的形状。为了清楚起见，装置200A、200B、200C和200D被示为具有相同的配置，以更好地理解本公开的发明构思。在各种实施例中，装置200A、200B、200C和200D可以具有不同的配置。例如，可以具有不同数量的通道及/或通道层215可以具有不同的形状或尺寸。在另一个示例中，装置200A、200B、200C和200D中的任何一个可以是FinFET、纳米线FET、纳米片FET或平面FET。
参照图2B-图2C，装置200包括基板(例如，晶圆)202。在所描绘的实施例中，基板202包括硅。替代地或额外地，基板202包括另一种元素半导体，例如锗；化合物半导体，例如碳化硅(silicon carbide)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)以及/或锑化铟(InSb)；合金半导体，例如硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及/或磷砷化镓铟(GaInAsP)；或其组合。替代地，基板202是绝缘体上半导体基板，例如绝缘体上硅(silicon-on-insulator,SOI)基板、绝缘体上硅锗(silicon germanium-on-insulator,SGOI)基板或绝缘体上锗(germanium-on-insulator,GOI)基板。
每个晶体管200A-200D进一步包括一对源极/漏极部件260。对于n型晶体管，源极/漏极部件260为n型。对于p型晶体管，源极/漏极部件260为p型。可以通过外延成长半导体材料(例如，Si、SiGe)以填充装置200中的沟槽来形成源极/漏极部件260，例如，使用CVD沉积技术(例如，气相外延)、分子束外延、其他合适的外延成长工艺或其组合。源极/漏极部件260掺杂有适当的n型掺质及/或p型掺质。例如，对于n型晶体管，源极/漏极部件260可以包括硅，并且掺杂有碳、磷、砷、其他n型掺质或其组合；并且对于p型晶体管，源极/漏极部件260可以包括硅锗或锗，并且掺杂有硼、其他p型掺质或其组合。
每个晶体管200A-200D进一步包括悬置在基板202上方并连接一对源极/漏极部件260的半导体层215堆叠。半导体层215堆叠用作各别晶体管的晶体管通道。因此，半导体层215也被称为通道层215。通道层215在栅极沟槽275中露出，这是由于去除各别栅极区206A、206B、206C和206D(图2A)之中的虚设栅极所致。通道层215可以包括单晶硅。替代地，通道层215可以包括锗、硅锗或其他合适的半导体材料。最初，通道层215形成为半导体层堆叠的一部分，上述半导体层堆叠包括通道层215和不同材料的其他半导体层。可以使用一种或多种光刻工艺将半导体层堆叠图案化为在基板202上方突出的鳍片形状，上述光刻工艺包括双重图案化或多重图案化工艺。在形成栅极沟槽275之后，选择性地蚀刻半导体层堆叠以去除其他半导体层，保留通道层215悬置在基板202上方并且在各别源极/漏极部件260之间。通道层215通过间隙277彼此分开并且与基板202分开。
在一些实施例中，每个通道层215具有纳米尺寸。例如，在一些实施例中，每个通道层215可以具有大约10纳米至大约300纳米的长度(沿着“x”方向)、大约10纳米至大约80纳米的宽度(沿着“y”方向)以及大约4纳米至大约8纳米的高度(沿着“z”方向)。在一些实施例中，通道层215之间的垂直间隔(沿着“z”方向)可以为大约6纳米至大约15纳米。因此，通道层215可以被称为“纳米线”，通常指以允许金属栅极物理接触通道层的至少两侧的方式悬置的通道层，并且在GAA晶体管中，将允许金属栅极物理接触通道层的至少四个侧面(即，围绕通道层)。在一些实施例中，通道层215可以是圆柱形(例如，纳米线)、矩形(例如，纳米棒)、片状(例如，纳米片)等或具有其他合适的形状。
装置200进一步包括隔离部件230以隔离各种区域，例如各种掺杂区域204A和204B。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或其组合。隔离部件230可以包括不同的结构，例如浅沟槽隔离(shallow trench isolation,STI)结构、深沟槽隔离(deep trench isolation,DTI)结构及/或局部硅氧化(local oxidation of silicon,LOCOS)结构。隔离部件230可以包括多层绝缘材料。
装置200还包括邻近源极/漏极部件260的栅极间隔物247。栅极间隔物247可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、氮碳化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。在一些实施例中，栅极间隔物247包括多层结构，例如包括氮化硅的第一介电层和包括氧化硅的第二介电层。装置200进一步包括内部间隔物255，内部间隔物255垂直地在邻近的通道层215之间，并且邻近源极/漏极部件260。内部间隔物255可以包括介电材料，上述介电材料包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔物255包括低介电常数介电材料。栅极间隔物247和内部间隔物255可以通过沉积(例如，CVD、PVD、ALD等)以及蚀刻工艺(例如，干式蚀刻)形成。栅极沟槽275设置在相对的栅极间隔物247以及相对的内部间隔物255之间。
装置200进一步包括位于隔离部件230、外延源极/漏极部件260以及栅极间隔物247上方的接触蚀刻停止层(contact etch stop layer,CESL)268。CESL 268包括硅以及氮，例如氮化硅或氮氧化硅。可以通过例如CVD的沉积工艺或其他合适的方法形成CESL268。装置200进一步包括在CESL 268之上的层间介电(inter-level dielectric,ILD)层270。ILD层270包括介电材料，介电材料包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低介电常数介电材料、其他合适的介电材料或其组合。可以通过例如CVD、流动式CVD(flowable CVD,FCVD)等的沉积工艺或其他合适的方法形成ILD层270。
图2D根据另一实施例，示出装置200的剖面图，其可以是分别沿着图2A的A1-A1、B1-B1、C1-C1以及D1-D1线的装置200A、200B、200C或200D的剖面图。图2E根据另一实施例，示出装置200的剖面图，其可以是分别沿着图2A的A2-A2、B2-B2、C2-C2以及D2-D2线的装置200A、200B、200C或200D的剖面图。在图2D和图2E所示的实施例中，通道层215为鳍形而不是多个堆叠层。因此，它也被称为鳍片215。鳍片215从基板202延伸并穿过隔离部件230。鳍片215连接一对源极/漏极部件260。在一些实施例中，鳍片215可具有大约40纳米至大约70纳米的高度(沿着“z”方向)以及大约4纳米至大约8纳米的宽度(沿着“y”方向)。在此实施例中，晶体管200A、200B、200C以及200D为FinFET。在以下的讨论中，晶体管200A、200B、200C以及200D为纳米线FET，如图2B和图2C所示。然而，它们也可以是如图2D和图2E所示的FinFET，并且方法100可以相似地应用于其实施例或图2B-图2E中未示出的其他类型的晶体管。
方法100(图1)在通道层215的表面上形成栅极介电层279，栅极介电层279在栅极沟槽275中露出，如图3所示，图3示出分别沿着图2A的A2-A2、B2-B2、C2-C2和D2-D2线的装置200A、200B、200C和200D的剖面图。参照图3，在所描绘的实施例中，栅极介电层279包括在通道层215上方的界面层280，以及在界面层280上方的高介电常数介电层282。此外，界面层280和高介电常数介电层282部分填充间隙277。在一些实施例中，界面层280及/或高介电常数介电层282也设置在基板202、隔离部件230及/或栅极间隔物247上。界面层280包括介电材料，例如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或其组合。高介电常数介电层282包括高介电常数介电材料，例如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料或其组合。高介电常数介电材料通常是指具有高介电常数的介电材料，例如，介电常数大于氧化硅的介电常数(介电常数≈3.9)。界面层280可以通过本公开所述的任何工艺形成，例如热氧化、化学氧化、ALD、CVD、其他合适的工艺或其组合。在一些实施例中，界面层280具有约0.5纳米至约3纳米的厚度。高介电常数介电层282可以通过本公开所述的任何工艺形成，例如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合。在一些实施例中，高介电常数介电层282具有约1纳米至约3纳米的厚度。在替代的实施例中，栅极介电层279可以包括额外的介电层，或可以省略界面层280。
在操作106，方法100(图1)在晶体管200B中并在栅极介电层279上方形成偶极图案410。其可以涉及各种工艺，例如沉积、光刻以及蚀刻。在操作106的各种步骤中，图4A、图4B、图4C以及图4D示出操作106的实施例，图4A、图4B、图4C以及图4D图示出分别沿着图2A的A2-A2、B2-B2、C2-C2以及D2-D2线的装置200A、200B、200C以及200D的剖面图。
参照图4A，方法100在晶体管200A、200B、200C和200D中的栅极介电层279上方沉积偶极层410。偶极层410包括用于在晶体管200B的栅极介电层279中形成偶极的介电材料。介电材料可以是具有一个或多个偶极元素的氧化物、氮化物或另一种化合物。在一些实施例中，偶极元素可以是镧(La)、钇(Y)、锶(Sr)、铝(Al)、钛(Ti)、铌(Nb)、铒(Er)、钪(Sc)或其他合适的化学元素。可以例如通过退火工艺将偶极元素从偶极层410驱入到栅极介电层279中。在本实施例中，选择偶极元素以降低晶体管200B的临界电压。在晶体管200B是n型晶体管的实施例中，偶极元素可以是镧、钇、锶或一些其他化学元素，并且偶极层410可以包括偶极元素的氧化物或氮化物。例如，偶极层410可以包括La2O3、Y2O3、SrO、LaN、YN、Sr3N2或其他合适的材料。在晶体管200B是p型晶体管的实施例中，偶极元素可以是铝、钛、铌或钪或一些其他化学元素，并且偶极层410可以包括偶极元素的氧化物或氮化物。例如，偶极层410可以包括Al2O3、TiO2、氧化铌(例如、Nb2O5)、AlN、TiN、NbN或其他合适的材料。在各种实施例中，偶极层410可以通过ALD、CVD或其他合适的方法沉积。此外，在各种实施例中，偶极层410被沉积以具有大约0.5纳米或小于大约1纳米的大抵均匀的厚度。在图4A所示的实施例中，偶极层410被沉积以围绕每个通道层215，上述通道层215悬置在基板202上方，偶极层410也被沉积在通道层215的表面上，上述通道层215设置在基板202上。在晶体管200A至200D为FinFETs的实施例中(示例请参照图2D和图2E)，偶极层410被沉积在鳍片215的顶表面和侧壁表面上。
参照图4B，方法100形成蚀刻遮罩290，蚀刻遮罩290覆盖晶体管200B并露出晶体管200A、200C和200D。遮罩290包括与偶极层410的材料不同的材料，以在蚀刻偶极层410的期间实现蚀刻选择性。例如，遮罩290可以包括抗蚀材料(因此可以被称为图案化的抗蚀层及/或图案化的光刻胶层)。在一些实施例中，遮罩290具有多层结构，例如设置在抗反射涂层(anti-reflective coating,ARC)层上方的光刻胶层。只要可以在蚀刻偶极层410的期间实现蚀刻选择性，本公开也涵盖用于遮罩290的其他材料。在一些实施例中，操作106包括光刻工艺，光刻工艺包括在装置200上形成光刻胶层(例如，通过旋转涂布)、执行预曝光烘烤工艺、使用光遮罩执行曝光工艺、执行曝光后烘烤工艺以及在显影剂溶液中显影曝光的光刻胶层。在显影之后，图案化的光刻胶层(例如，图案化的遮罩290)包括与光遮罩对应的光刻胶图案，图案化的光刻胶层覆盖晶体管200B并露出晶体管200A、200C和200D。替代地，可以通过其他方法实施或替代曝光工艺，例如无遮罩光刻、电子束写入、离子束写入或其组合。
在具有蚀刻遮罩290的情况下，操作106随后蚀刻偶极层410，并将其从晶体管200A、200C和200D中去除，如图4C所示。通过蚀刻遮罩290保护晶体管200B中的偶极层410免于蚀刻工艺。蚀刻工艺完全去除晶体管200A、200C和200D中在通道层215周围以及位于通道层215与基板202之间的偶极层410，从而露出晶体管200A、200C和200D中的高介电常数介电层282。蚀刻工艺可以是干式蚀刻工艺、湿式蚀刻工艺或反应离子蚀刻工艺，其相对于高介电常数介电层282，对于偶极层410具有高蚀刻选择性。在一些实施例中，蚀刻工艺是湿式蚀刻工艺，相对于高介电常数介电层282，其使用对于偶极层410具有高蚀刻选择性的蚀刻溶液。例如，蚀刻选择性可以为大约10至大约100或可以大于100。控制蚀刻工艺的参数(例如蚀刻温度、蚀刻溶液浓度、蚀刻时间、其他合适的湿式蚀刻参数或其组合)以确保完全去除晶体管200A、200C和200D中的偶极层410。例如，调整蚀刻时间(即，偶极层410暴露于湿式蚀刻溶液多久的时间)以完全去除偶极层410，而最小地(至没有)蚀刻高介电常数介电层282。在一些实施例中，进一步相对于遮罩290，蚀刻溶液具有对偶极层410的蚀刻选择性。在一些实施例中，蚀刻工艺部分蚀刻遮罩290。
在蚀刻工艺之后，在方法100(图1)的操作106中，例如通过光刻胶剥离工艺或其他合适的工艺去除遮罩290。参照图4D，仅保留在晶体管200B中的偶极层410，并成为偶极图案410。偶极层410不存在于晶体管200A、200C和200D中。
在操作108中，方法100(图1)在晶体管200D中并在栅极介电层279上方形成偶极图案420。相似于操作106，操作108可以涉及各种工艺，例如沉积、光刻以及蚀刻。在操作108的各种步骤中，图5A、图5B、图5C以及图5D示出操作108的实施例，图5A、图5B、图5C以及图5D示出分别沿着图2A的A2-A2、B2-B2、C2-C2以及D2-D2线的装置200A、200B、200C以及200D的剖面图。操作108的许多方面相似于操作106。
参照图5A，方法100在晶体管200A、200C和200D中的栅极介电层279上方以及在晶体管200B中的偶极图案410上方沉积偶极层420。偶极层420包括用于在晶体管200D的栅极介电层279中形成偶极的介电材料。介电材料可以是具有一个或多个偶极元素的氧化物、氮化物或另一种化合物。在一些实施例中，偶极元素可以是镧(La)、钇(Y)、锶(Sr)、铝(Al)、钛(Ti)、铌(Nb)、铒(Er)、钪(Sc)或其他合适的化学元素。可以例如通过退火工艺将偶极元素从偶极层420驱入到栅极介电层279中。在本实施例中，选择偶极元素以降低晶体管200D的临界电压。在晶体管200D是n型晶体管的实施例中，偶极元素可以是镧、钇、锶或一些其他化学元素，并且偶极层420可以包括偶极元素的氧化物或氮化物。例如，偶极层420可以包括La2O3、Y2O3、SrO、LaN、YN、Sr3N2或其他合适的材料。在晶体管200D是p型晶体管的实施例中，偶极元素可以是铝、钛、铌或钪或一些其他化学元素，并且偶极层420可以包括偶极元素的氧化物或氮化物。例如，偶极层420可以包括Al2O3、TiO2、氧化铌(例如、Nb2O5)、AlN、TiN、NbN或其他合适的材料。在本实施例中，偶极层420和偶极图案410用于相反导电类型的晶体管。例如，偶极图案410用于n型晶体管，并且偶极层420用于p型晶体管，反的亦然。在各种实施例中，偶极层420可以通过ALD、CVD或其他合适的方法沉积。此外，在各种实施例中，偶极层420被沉积以具有大约0.5纳米或小于大约1纳米的大抵均匀的厚度。在图5A所示的实施例中，偶极层420被沉积以围绕每个通道层215，上述通道层215悬置在基板202上方，偶极层420也被沉积在通道层215的表面上，上述通道层215设置在基板202上。在晶体管200A至200D为FinFETs的实施例中(示例请参照图2D和图2E)，偶极层420被沉积在鳍片215的顶表面和侧壁表面上。
参照图5B，方法100形成蚀刻遮罩292，蚀刻遮罩292覆盖晶体管200D并露出晶体管200A、200B和200C。遮罩292包括与偶极层420的材料不同的材料，以在蚀刻偶极层420的期间实现蚀刻选择性。例如，遮罩292可以包括光刻胶材料或设置在抗反射涂层(ARC)层上方的光刻胶层。操作108可以使用光刻工艺创建遮罩292，相似于关于遮罩290所讨论的工艺。
在具有蚀刻遮罩292的情况下，操作108随后蚀刻偶极层420，并将其从晶体管200A、200B和200C中去除，如图5C所示。通过蚀刻遮罩292保护晶体管200D中的偶极层420免于蚀刻工艺。蚀刻工艺完全去除晶体管200A、200B和200C中在通道层215周围以及位于通道层215与基板202之间的偶极层420，从而露出晶体管200A和200C中的高介电常数介电层282以及晶体管200B中的偶极图案410。蚀刻工艺可以是干式蚀刻工艺、湿式蚀刻工艺或反应离子蚀刻工艺，其相对于高介电常数介电层282以及偶极图案410，对于偶极层420具有高蚀刻选择性。在一些实施例中，进一步相对于遮罩292，蚀刻溶液具有对偶极层420的蚀刻选择性。在一些实施例中，蚀刻工艺部分蚀刻遮罩292。
在蚀刻工艺之后，在方法100(图1)的操作108中，例如通过光刻胶剥离工艺或其他合适的工艺去除遮罩292。参照图5D，仅保留在晶体管200D中的偶极层420，并成为偶极图案420。偶极层420不存在于晶体管200A、200B和200C中。
在操作110中，方法100(图1)对装置200执行偶极驱入工艺，使得偶极图案410和420的偶极材料被驱入至晶体管200B和200D的栅极介电层279中。在本实施例中，偶极驱入工艺为退火工艺，例如快速热退火(rapid thermal annealing,RTA)、毫秒退火(millisecond annealing,MSA)、微秒退火(microsecond annealing,μSA)或其他合适的退火工艺。在本实施例中，将退火温度控制在约500℃至约900℃的范围内，例如约600℃至约800℃。选择上述温度使其不会不利地影响装置200的现有结构和部件，并且仍足以使偶极元素从偶极图案410和420迁移(或扩散)到其下方的各别栅极介电层中。在本实施例中，界面层280和高介电常数介电层282的厚度被设计为使得偶极材料可以有效地渗透穿过这些层或至少穿过高介电常数介电层282。例如，界面层280可以具有大约0.7纳米至大约1.5纳米的厚度，而高介电常数介电层282可以具有大约1.2纳米至大约2.5纳米的厚度。在偶极驱入工艺之后，晶体管200B和200D中的高介电常数介电层282分别变为高介电常数介电层282b和282d；晶体管200B和200D中的界面层280分别变成界面层280b和280d。在将偶极材料结合至其中之后，高介电常数介电层282b和282d变得不同于高介电常数介电层282。此外，在一些实施例中，界面层280b和280d变得不同于界面层280，因为偶极材料也被驱入其中。如图6所示，晶体管200B的栅极介电层279b现在不同于晶体管200A的栅极介电层279；并且晶体管200D的栅极介电层279d现在不同于晶体管200C的栅极介电层279。
在操作112，方法100(图1)通过应用一种或多种蚀刻工艺从装置200去除偶极图案410和420。所得的结构如图7所示。蚀刻工艺可以是干式蚀刻工艺、湿式蚀刻工艺或反应离子蚀刻工艺，其相对于高介电常数介电层282，对于偶极图案410和420具有高蚀刻选择性。操作112是可选的(optional)，并且在一些实施例中可以省略。当省略操作112时，偶极图案410和420分别保留在晶体管200B和200D中。
在操作114，方法100(图1)在晶体管200A和200B之上形成功函数金属层430，如图8A所示。功函数金属层430被设计为为晶体管200A和200B的类型提供适当的功函数。在晶体管200A和200B是n型晶体管的实施例中，功函数金属层430包括n型功函数金属，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函数材料或其组合。在晶体管200A和200B是p型晶体管的实施例中，功函数金属层430包括p型功函数金属，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功函数材料或其组合。在一些实施例中，功函数金属层430具有约2纳米至约5纳米的厚度。
操作114可以包括各种工艺，例如沉积、光刻以及蚀刻。例如，可以在晶体管200A、200B、200C以及200D上方沉积功函数金属层430。然后，形成蚀刻遮罩覆盖晶体管200A以及200B并且露出晶体管200C以及200D。随后，使用一种或多种蚀刻工艺从晶体管200C以及200D去除功函数金属层430。最后，去除蚀刻遮罩。
参照图8A，晶体管200A和200B具有相同的导电类型(即，均为n型或p型)，并且具有相同的功函数金属层430。然而，如先前所讨论，栅极介电层279b(280b/282b)包括比栅极介电层279更多数量的偶极材料。因此，晶体管200B具有比晶体管200A低的临界电压。
图8B示出装置200的实施例，其中偶极图案410保留在装置中(即，省略关于偶极图案410的操作112)。偶极图案410设置在高介电常数介电层282b和功函数金属层430之间。
在操作116，方法100(图1)在晶体管200C和200D之上形成功函数金属层440，如图9A所示。功函数金属层440被设计为为晶体管200C和200D的类型提供适当的功函数。在晶体管200C和200D是n型晶体管的实施例中，功函数金属层440包括n型功函数金属，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函数材料或其组合。在晶体管200C和200D是p型晶体管的实施例中，功函数金属层440包括p型功函数金属，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功函数材料或其组合。在一些实施例中，功函数金属层440具有约2纳米至约5纳米的厚度。在本实施例中，功函数金属层430和440具有不同的导电类型(即，一个用于n型而另一个用于p型)。
操作116可以包括各种工艺，例如沉积、光刻以及蚀刻。例如，可以在晶体管200A、200B、200C以及200D上方沉积功函数金属层440。然后，形成蚀刻遮罩覆盖晶体管200C以及200D并且露出晶体管200A以及200B。随后，使用一种或多种蚀刻工艺从晶体管200A以及200B去除功函数金属层434。最后，去除蚀刻遮罩。
参照图9A，晶体管200C和200D具有相同的导电类型(即，均为n型或p型)，并且具有相同的功函数金属层440。然而，如先前所讨论，栅极介电层279d(280d/282d)包括比栅极介电层279更多数量的偶极材料。因此，晶体管200D具有比晶体管200C低的临界电压。
图9B示出装置200的实施例，其中偶极图案420保留在装置中(即，省略关于偶极图案420的操作112)。偶极图案420设置在高介电常数介电层282d和功函数金属层440之间。
在操作118中，方法100(图1)对装置200执行进一步的制造。例如，可以在功函数金属层430和440上方形成块体金属层350，如图10A和图10B所示。图10A示出在此制造阶段分别沿着图2A的A1-A1、B1-B1、C1-C1和D1-D1线的晶体管200A、200B、200C和200D；并且图10B示出在此制造阶段分别沿着图2A的A2-A2、B2-B2、C2-C2和D2-D2线的晶体管200A、200B、200C和200D。例如，CVD工艺或PVD工艺沉积块体金属层350，使其填充栅极沟槽275的任何剩余部分(参照图2B和图2C)。块体金属层350包括合适的导电材料，例如Al、W及/或Cu。块体金属层350可以额外地或共同地包括其他金属、金属氧化物、金属氮化物、其他合适的材料或其组合。在一些实施例中，在形成块体金属层350之前，可选地(例如，通过ALD)在功函数层430及/或440上方形成阻挡层(未示出)，从而将块体金属层350设置在阻挡层上。在沉积块体金属层350之后，可以执行平坦化工艺以从装置200去除多余的栅极材料。例如，执行CMP工艺直到到达(露出)ILD层270的顶表面。方法100可以执行其他操作，例如：形成电性连接至S/D部件260的S/D接触件；形成电性连接至块体金属层350的栅极导孔；以及形成将晶体管200A、200B、200C和200D连接至装置200的各个部分以形成完整IC的多层互连结构。晶体管200A和200B具有相同的导电类型，并且晶体管200B具有比晶体管200A更低的Vt。晶体管200C和200D具有相同的导电类型，并且晶体管200D具有比晶体管200C低的Vt。晶体管200A和200B的导电类型与晶体管200C和200D的导电类型相反。在一实施例中，晶体管200A和200B是n型晶体管，并且晶体管200C和200D是p型晶体管。在替代实施例中，晶体管200A和200B是p型晶体管，并且晶体管200C和200D是n型晶体管。
图11A和图11B分别示出装置200B和200D沿着图2A的B2-B2和D2-D2线的剖面图。图11A示出晶体管200B的实施例，其中偶极图案410保留在装置中。如图所示，偶极图案410被设置为与高介电常数介电层282b接触，功函数金属层430被设置为与偶极图案410接触，并且块体金属层350被设置在功函数金属层430上方。图11B示出晶体管200D的实施例，其中偶极图案420保留在装置中。如图所示，偶极图案420被设置为与高介电常数介电层282d接触，功函数金属层440被设置为与偶极图案420接触，并且块体金属层350被设置在功函数金属层440上方。
在方法100的替代实施例中，图12A、图12B、图12C、图12D以及图12E示出分别沿着图2A的A2-A2、B2-B2、C2-C2以及D2-D2线的装置200A、200B、200C或200D的剖面图。参照图12A，在将偶极层420沉积在晶体管200A、200B、200C和200D上之后，操作108形成遮罩292，如图12A所示。遮罩292覆盖晶体管200B和200D两者并且露出晶体管200A和200C。以上讨论了遮罩292的材料和形成工艺。然后，操作108从晶体管200A和200C去除偶极层420，如图12B所示。随后，操作108去除遮罩292，如图12C所示。现在，晶体管200A和200C不具有偶极图案410和420，晶体管200D包括偶极图案420但不包括偶极图案410，并且晶体管200B包括偶极图案410和420。在操作110，方法100执行退火工艺，退火工艺将偶极元素从偶极图案410和420驱入到相应的栅极介电层279中(图12D)。对于晶体管200B，由于偶极图案410与栅极介电层279接触，所以其支配(dominate)了偶极元素的结合。换句话说，栅极介电层279b结合大部分(mostly)来自偶极图案410的偶极元素。对于晶体管200D，栅极介电层279d结合来自偶极图案420的偶极元素。在操作114、116和118，方法100形成功函数金属层430和440以及块体金属层350(图12E)。详细而言，图12E示出其中省略操作112并将偶极图案410和420保留在晶体管200B和200D中的实施例。
图13A和图13B示出沿着图2A的B1-B1线的部分晶体管200B的两个实施例。图13A中的实施例不包括偶极图案410，而图13B中的实施例包括偶极图案410。两个实施例的其他方面是相同的。如图所示，晶体管200B包括角落晶体管部分(或角落晶体管)Tr1以及中心晶体管部分(或中心晶体管)Tr2。
图14A和图14B示出沿着图2A的D1-D1线的部分晶体管200D的两个实施例。图14A中的实施例不包括偶极图案420，而图14B中的实施例包括偶极图案420。两个实施例的其他方面是相同的。如图所示，晶体管200D包括角落晶体管部分(或角落晶体管)Tr3以及中心晶体管部分(或中心晶体管)Tr4。
晶体管Tr1和Tr2的临界电压可以根据结合在其中的偶极元素的数量而不同。因此，晶体管Tr1和Tr2可以在略微不同的时间开启。详细而言，每单位面积，角落晶体管Tr1一般来说比中心晶体管Tr2结合更多数量的偶极元素。原因之一是高介电常数介电层282在角落部分比在中心部分厚。例如，其对角线尺寸t1大于其垂直尺寸t2。因此，在角落部分比在中心部分有更多的偶极元素。相似地，晶体管Tr3和Tr4的临界电压以及开启时间可以根据结合在其中的偶极元素的数量而不同。在将n型偶极元素结合到p型晶体管中或将p型偶极元素结合到n型晶体管中的方法中，角落晶体管Tr1和Tr3分别比中心晶体管Tr2和Tr4经历更高的临界电压和更长的开启时间，其对装置性能产生不利影响。相反地，本实施例将n型偶极元素结合到n型晶体管中，并且将p型偶极元素结合到p型晶体管中。因此，角落晶体管Tr1和Tr3分别比中心晶体管Tr2和Tr4经历更低的临界电压和更短的开启时间，其可以改善装置性能。
尽管不旨在限制，但是本公开的一个或多个实施例为半导体装置及其形成方法提供许多益处。例如，本公开的实施例提供一种用于将偶极元素分别结合到n型和p型晶体管的栅极介电层中的工艺。其工艺不仅在晶体管中提供多个临界电压，并且降低每种类型的晶体管的临界电压。例如，其可以提供具有标准临界电压的n型晶体管、具有降低的临界电压的另一n型晶体管、具有标准临界电压的p型晶体管以及具有降低的临界电压的另一p型晶体管。此外，具有降低的临界电压的晶体管中的角落晶体管部分具有甚至更低的临界电压，从而具有更好的装置性能。本实施例可以容易地整合到现有的CMOS制造工艺中。
根据本公开的一些实施例，提供一种形成半导体装置的方法，包括：提供结构，结构具有基板、第一通道层和第二通道层在基板上，以及第一栅极介电层和第二栅极介电层分别在第一通道层和第二通道层上；在第一栅极介电层上形成第一偶极图案，第一偶极图案具有第一偶极材料，第一偶极材料具有第一导电型；在第二栅极介电层上形成第二偶极图案，第二偶极图案具有第二偶极材料，第二偶极材料具有与第一导电型相反的第二导电型；以及退火结构使第一偶极图案的元素驱入至第一栅极介电层中以及使第二偶极图案的元素驱入至第二栅极介电层中。
在一些实施例中，形成第一偶极图案的步骤包括：在第一以及第二栅极介电层两者上沉积第一偶极层，第一偶极层具有第一偶极材料；形成蚀刻遮罩覆盖位于第一栅极介电层上的第一偶极层，并且露出位于第二栅极介电层上的第一偶极层；通过蚀刻遮罩蚀刻第一偶极层；以及去除蚀刻遮罩，其中保留在第一栅极介电层上的第一偶极层的部分成为第一偶极图案。
在一些实施例中，形成第二偶极图案的步骤包括：在第一偶极图案以及第二栅极介电层两者上沉积第二偶极层，第二偶极层具有第二偶极材料；形成蚀刻遮罩覆盖位于第二栅极介电层上的第二偶极层；通过蚀刻遮罩蚀刻第二偶极层；以及去除蚀刻遮罩，其中保留在第二栅极介电层上的第二偶极层的第一部分成为第二偶极图案。
在一些实施例中，蚀刻遮罩露出位于第一偶极图案上的第二偶极层的第二部分，并且通过蚀刻遮罩蚀刻第二偶极层去除第二偶极层的第二部分。
在一些实施例中，蚀刻遮罩也覆盖位于第一偶极图案上的第二偶极层的第二部分，并且在去除蚀刻遮罩之后，保留第二偶极层的第二部分。
在一些实施例中，第一导电型为n型并且第二导电型为p型。
在一些实施例中，第一导电型为p型并且第二导电型为n型。
在一些实施例中，还包括：在退火结构之后，在第一栅极介电层上形成第一功函数金属层，并且在第二栅极介电层上形成第二功函数金属层。
在一些实施例中，还包括：在退火结构之后并且在形成第一功函数金属层以及第二功函数金属层之前，从结构去除第一偶极图案以及第二偶极图案。
根据本公开的另一些实施例，提供一种形成半导体装置的方法，包括：提供结构，结构具有基板、第一通道层和第二通道层在基板上，以及第一栅极介电层和第二栅极介电层分别在第一通道层和第二通道层上，第一栅极介电层和第二栅极介电层包括高介电常数介电材料；在第一栅极介电层上形成第一偶极图案，第一偶极图案具有n型偶极材料；在第二栅极介电层上形成第二偶极图案，第二偶极图案具有p型偶极材料；退火结构使第一偶极图案的元素驱入至第一栅极介电层中以及使第二偶极图案的元素驱入至第二栅极介电层中；以及在第一栅极介电层上形成n型功函数金属层，并在第二栅极介电层上形成p型功函数金属层。
在另一些实施例中，还包括：在退火之后并且在形成n型功函数金属层以及p型功函数金属层之前，去除第一偶极图案以及第二偶极图案。
在另一些实施例中，n型偶极材料包括镧、钇或锶。
在另一些实施例中，p型偶极材料包括铝、钛、铌或钪。
在另一些实施例中，在形成第二偶极图案之后执行形成第一偶极图案的步骤，且形成第一偶极图案的步骤包括在第二偶极图案上形成n型偶极材料的层。
在另一些实施例中，在退火结构的期间，n型偶极材料的层保留在第二偶极图案上。
在另一些实施例中，在形成第一偶极图案之后执行形成第二偶极图案的步骤，且形成第二偶极图案的步骤包括在第一偶极图案上形成p型偶极材料的层。
在另一些实施例中，在退火结构的期间，p型偶极材料的层保留在第一偶极图案上。
根据本公开的又一些实施例，提供一种半导体装置，包括：基板；第一n型晶体管以及第二n型晶体管，在基板上；以及第一p型晶体管以及第二p型晶体管，在基板上，其中第一n型晶体管包括第一通道层，高介电常数介电层的第一部分在第一通道层上，n型功函数金属层的第一部分在高介电常数介电层的第一部分上，其中第二n型晶体管包括第二通道层，高介电常数介电层的第二部分在第二通道层上，n型功函数金属层的第二部分在高介电常数介电层的第二部分上，其中高介电常数介电层的第二部分比高介电常数介电层的第一部分包含更多数量的n型偶极材料，其中第一p型晶体管包括第三通道层，高介电常数介电层的第三部分在第三通道层上，p型功函数金属层的第一部分在高介电常数介电层的第三部分上，其中第二p型晶体管包括第四通道层，高介电常数介电层的第四部分在第四通道层上，p型功函数金属层的第二部分在高介电常数介电层的第四部分上，其中高介电常数介电层的第四部分比高介电常数介电层的第三部分包含更多数量的p型偶极材料。
在又一些实施例中，n型偶极材料包括镧、钇或锶。
在又一些实施例中，p型偶极材料包括铝、钛、铌或钪。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的构思与范围，且他们能在不违背本发明的构思和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视权利要求所界定为准。

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1.一种形成半导体装置的方法，包括：
提供一结构，该结构具有一基板、一第一通道层和一第二通道层在该基板上，以及一第一栅极介电层和一第二栅极介电层分别在该第一通道层和该第二通道层上；
在该第一栅极介电层上形成一第一偶极图案，该第一偶极图案具有一第一偶极材料，该第一偶极材料具有一第一导电型；
在该第二栅极介电层上形成一第二偶极图案，该第二偶极图案具有一第二偶极材料，该第二偶极材料具有与该第一导电型相反的一第二导电型；以及
退火该结构使该第一偶极图案的多个元素驱入至该第一栅极介电层中以及使该第二偶极图案的多个元素驱入至该第二栅极介电层中。
CN202110382768.XA 2020-05-20 2021-04-09 形成半导体装置的方法 Pending CN113421854A (zh)

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