KR102028240B1 - 집적 회로를 위한 구조물 및 방법 - Google Patents

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Abstract

본 발명개시는 IC 디바이스의 많은 상이한 실시예들을 제공한다. IC 디바이스는 기판의 표면 위에 배치된 게이트 스택 및 게이트 스택의 측벽을 따라 배치된 스페이서를 포함한다. 스페이서는 게이트 스택을 향해 테이퍼링된 상태로 기판의 표면과 마주보고 있는 테이퍼드 에지를 갖는다. 그러므로, 테이퍼드 에지는 기판의 표면에 대하여 각을 갖는다.

Description

집적 회로를 위한 구조물 및 방법{A STRUCTURE AND METHOD FOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 재료 및 설계에서 기술적 발전은 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호 접속된 디바이스들의 수)는 일반적으로 증가하였다.
이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 축소 공정은 또한 IC 처리 및 제조의 복잡성을 증가시켰다. 이러한 발전을 실현하기 위해, IC 처리 및 제조에 유사한 개발이 필요하다. IC 디바이스를 제조하는 기존 방법은 일반적으로 자신의 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족스러운 것은 아니다. 예를 들어, 응력 효과가 트랜지스터 채널을 통해 전하 이동성을 개선시키므로, 디바이스 성능을 개선시키는 것이 요구된다.
본 발명의 목적은 집적 회로를 위한 구조물 및 방법을 제공하는 것이다.
본 발명개시는 IC 디바이스의 많은 상이한 실시예들을 제공한다. IC 디바이스는 기판의 표면 위에 배치된 게이트 스택 및 게이트 스택의 측벽을 따라 배치된 스페이서를 포함한다. 스페이서는 게이트 스택을 향해 테이퍼링된 상태로 기판의 표면과 마주보고 있는 테이퍼드 에지를 갖는다. 그러므로, 테이퍼드 에지는 기판의 표면에 대하여 각을 갖는다.
본 발명개시는 또한 IC 디바이스의 다른 실시예를 제공한다. 디바이스는 p형 전계 효과 트랜지스터(PFET) 영역 및 n형 전계 효과 트랜지스터(NFET) 영역을 갖는 기판을 포함한다. 디바이스는 또한 PFET 영역에서 수직 방향으로 기판의 표면 위로 돌출하는 제 1 하이-k/금속 게이트(HK/MG) 스택 및 NFET 영역에서 수직 방향으로 기판의 표면 위로 돌출하는 제 2 HK/MG 스택을 포함한다. 디바이스는 또한 제 1 HK/MG 스택 및 제 2 HK/MG 스택의 측벽을 따르는 스페이서를 포함하고, 이는 개개의 HK/MG 스택을 향해 비스듬한 하부 프로파일을 갖는다. 비스듬한 하부 프로파일은 기판의 수평 표면에 대하여 각(θ)을 갖는다. 디바이스는 또한 스페이서의 비스듬한 하부 밑을 포함하는, 제 1 HK/MG 스택에 인접한 제 1 스트레서 피처, 및 스페이서의 비스듬한 하부 밑을 포함하는, 제 2 HK/MG 스택에 인접한 제 2 스트레서 피처를 포함한다.
본 발명개시는 또한 집적 회로 디바이스를 제조하는 방법을 제공한다. 방법은 기판 위에 배치된 게이트 스택의 측벽을 따라 스페이서를 형성하는 단계, 및 스페이서의 하부에 캐비티를 형성하는 단계를 포함한다. 캐비티는 게이트 스택을 향해 비스듬한 상부 프로파일을 갖는다. 방법은 또한 캐비티의 하부에 있는 기판을 포함하여, 게이트 스택의 양 측에 있는 기판을 리세스하는 단계를 포함한다. 방법은 또한 리세스된 기판에 그리고 캐비티에 스트레서 피처를 형성하는 단계를 포함한다.
본 발명에 따르면, 집적 회로를 위한 구조물 및 방법을 제공하는 것이 가능하다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라 구성된 집적 회로(IC)를 제조하기 위한 예시적인 방법의 흐름도이다.
도 2 내지 도 7은 일부 실시예들에 따라 제조 단계에서 구성된 예시적인 IC 디바이스의 횡단면도이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향들을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
도 1은 일부 실시예들에 따라 하나 이상의 IC 디바이스들을 제조하는 방법(100)의 흐름도이다. 방법(100)은 예시를 목적으로 도 2, 도 3, 도 4a 내지 도 4c, 및 도 7에 도시된 IC 디바이스(200)을 참조하여, 이하에 상세하게 논의된다.
도 1 및 도 2를 참조하면, 방법(100)은 기판(210)을 제공함으로써 단계(102)에서 시작한다. 기판(210)은 벌크 실리콘 기판일 수 있다. 대안적으로, 기판(210)은 결정 구조의 실리콘 또는 게르마늄과 같은 원소(elementary) 반도체; 실리콘 게르마늄, 탄화 규소, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 가능하게, 기판(210)은 또한 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판을 포함한다. SOI 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적합한 방법을 이용하여 제조된다.
기판(210)은 당해 기술에 공지된 설계 요건에 따라 다양한 도핑된 영역을 포함할 수 있다. 도핑된 영역은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 또는 이들의 조합으로 도핑될 수 있다. 도핑된 영역은 P웰 구조물로, N웰 구조물로, 듀얼 웰 구조물로 기판(210) 상에 직접 형성되거나, 또는 융긱된 구조물을 이용하여 형성될 수 있다. 기판(210)은 N형 전계 효과 트랜지스터(N-type field-effect transistor; NFET) 디바이스를 위해 구성된 영역 및 P형 전계 효과 트랜지스터(P-type field-effect transistor; PFET) 디바이스를 위해 구성된 영역과 같은, 다양한 활성 영역들을 더 포함할 수 있다.
기판(210)은 기판(210)의 활성 영역들을 분리시키기 위해 분리 피처(212)를 포함할 수 있다. 분리 피처(212)는 쉘로우 트렌치 분리(shallow trench isolation; STI)와 같은 종래의 분리 기술을 이용하여 형성되어 다양한 영역들을 정의하고 전기적으로 분리시킬 수 있다. 분리 피처(212)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 에어 갭(air gap), 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다. 분리 피처(212)는 임의의 적합한 공정에 의해 형성된다. 일례로, STI의 형성은 포토리소그래피 공정, 기판에 트렌치를 에칭하기 위한 에칭 공정(예를 들어, 건식 에칭 및/또는 습식 에칭을 이용함), 및 하나 이상의 유전체 물질들로 트렌치 내를 충전하기 위한 퇴적 공정(예를 들어, 화학적 기상 증착 공정을 이용함)을 포함한다. 트렌치는 본 실시예에서처럼 부분적으로 충전될 수 있고, 이 경우 트렌치 사이에 남아 있는 기판은 핀 구조물을 형성한다. 일부 예들에서, 충전된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충전된 열 산화 라이너층과 같은 다층 구조물을 가질 수 있다.
STI 피처(212)는 다양한 활성 영역들을 정의한다. 일 실시예에서, 기판(210)은 P형 전계 효과 트랜지스터(PFET)를 위해 구성된 제 1 활성 영역(214) 및 N형 전계 효과 트랜지스터(NFET)를 위해 구성된 제 2 활성 영역(216)을 포함한다. 일 실시예에서, 제 1 활성 영역(214) 및 제 2 활성 영역(216)은 STI 피처(212)에 의해 분리된다.
도 1 및 도 2를 또한 참조하면, 기판(210)은 또한 기판(210)의 표면 위에 배치된 게이트 스택(220)을 포함한다. 게이트 스택(220)은 유전체층 및 게이트 전극층을 포함할 수 있다. 게이트 스택(214)은 퇴적 공정, 포토리소그래피 패턴화 공정 및 에칭 공정을 포함하는 절차에 의해 형성될 수 있다. 퇴적 공정들은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 또는 다른 적합한 공정을 포함할 수 있다. 포토리소그래피 패턴화 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 포스트 노출 베이킹, 포토레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 다른 적합한 공정, 및/또는 이들의 조합을 포함할 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법을 포함한다.
일 실시예에서, 게이트 스택(220)은 더미 게이트 스택이고, 하이-k/금속 게이트(high-k/metal gate; HK/MG) 스택에 의해 나중에 교체된다. 더미 게이트 스택(220)은 유전체층 및 폴리실리콘층을 포함할 수 있다.
도 1 및 도 3을 참조하면, 방법(100)은 게이트 스택(220)의 측벽을 따라 스페이서(310)를 형성함으로써 단계(104)로 진행한다. 스페이서(310)는 실리콘 산화물과 같은 유전체 물질을 포함한다. 대안적으로, 스페이서(310)는 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 이들의 조합을 포함할 수 있다. 스페이서(310)는 게이트 스택(220) 위에 유전체 물질을 퇴적하고, 그리고 나서 그 유전체 물질을 이방성 에칭 백(etch back)함으로써 형성될 수 있다. 따라서, 스페이서(310)는 상당히 수직적인 프로파일을 갖는다. 에칭백 공정은 에칭 선택성, 유연성 및 원하는 오버에칭 제어를 얻기 위해서 다단계 에칭을 포함할 수 있다. 스페이서(310)는 다층 구조물을 가질 수 있다.
도 1, 및 도 4a 내지 도 4c를 참조하면, 방법(100)은 스페이서(310)의 맨 아래 부분에 캐비티(cavity)(320)를 형성함으로써 단계(106)로 진행하고, 스페이서(310)는 기판(210)의 표면에 접속한다. 캐비티(320)는 스페이서(310)의 일부분을 제거함으로써 형성된다. 일 실시예에서, 캐비티(320)는 습식 에칭으로 형성된다. 다른 실시예에서, 캐비티(320)는 건식 에칭으로 형성된다. 캐비티(320)는 게이트 스택(220)을 향해 연장된 테이퍼드(tapered) (또는 비스듬한) 에지를 갖는 스페이서(310)에 의해 정의된다. 일 실시예에서, 스페이서(310)는 캐비티(320)를 정의하는 테이퍼드 에지(322)(또는 제 1 에지) 및 제 2 에지(324)를 포함한다. 도 4a 및 도 4b에 도시된 바와 같이, 제 1 에지(322)는 제 2 에지(324)와 결합하고, 제 2 에지(324)는 실질적으로 기판(210)의 상부 표면에 수직이다. 부가적으로, 캐비티(320)는 제 2 에지(324)에서부터, 스페이서(310)의 제 3 에지(321)와 제 1 에지(322) 사이의 인터페이스 점을 교차하는 면으로 연장되는 하부 폭(w)을 갖는다. 도시된 바와 같이, 제 3 에지(321)는 실질적으로 기판(210)의 상부 표면에 수직이다.
도 4b에 도시된 바와 같이, 제 2 에지(324)는 게이트 스택(220)에 인접하고, 캐비티(320)는 제 2 에지(324)에 인접한 제 1 높이(h1)를 갖는다. 앞서 논의된 바와 같이, 제 1 에지(322)는 테이퍼드 프로파일을 포함하여, 제 1 에지(322)가 스페이서(310)의 제 3 에지(321)를 향해 게이트 스택으로부터 테이퍼링됨에 따라, 캐비티(320)의 높이는 증가한다. 도시된 바와 같이, 캐비티(320)는 제 1 에지(322)와 제 3 에지(321) 사이의 인터페이스 점에서부터, 기판(210)의 상부 표면까지 측정된 제 2 높이(h2)를 갖는다.
일 실시예에서, 제 1 높이(h1)는 제로(zero)에 가깝고, 제 2 높이(h2)는 대략 5 nm 내지 10 nm의 범위에 있고, 폭(w)은 대략 5 nm 내지 10 nm의 범위에 있다. 다른 실시예에서, 캐비티(320)는 삼각형 모양을 갖고, 삼각형 모양은 도 4c에 도시된 바와 같이, 수평 표면에 대하여 각(θ)을 갖는다. 일 실시예에서, 각(θ)은 10도보다 크고, 하부 폭(w)은 대략 5 nm 내지 대략 10 nm의 범위에 있다.
따라서, 캐비티(320)를 형성한 이후에, 기판(210)을 직면하는 스페이서(310)의 원래의 평평한 하부 프로파일은, 스페이서(310)의 프로파일이 게이트 스택을 향해 테이퍼링되는 에지(예컨대, 제 1 에지 322)를 포함하도록 변경된다. 더욱이, 스페이서(310)의 비스듬한 하부 부분은 캐비티의 폭과 같은 폭을 갖는다. 또한, 스페이서(310)의 하부 부분에서, 스페이서(310)의 외부 에지와 기판의 표면 사이의 간극은 캐비티(320)의 제 2 높이(h2)와 같다.
도 1 및 도 5를 참조하면, 방법(100)은 기판(210)에 다양한 이온 주입을 수행함으로써 단계(108)로 진행한다. 일 실시예에서, 저도핑 드레인(light doped drain; LDD) 영역이 주입 마스크로서 게이트 스택(220)을 이용하여 이온 주입 공정에 의해 형성된다. 일 실시예에서, LDD 영역은 실질적으로 게이트 스택(220)의 에지와 정렬된다. 다른 실시예에서, 스페이서(310)가 존재하는 경우, LDD 영역은 스페이서(310)만큼 게이트 스택(220)의 에지로부터 오프셋된다. 부가적으로, 할로/포켓 이온주입 공정이 쇼트 채널 효과를 제거하기 위해 구현될 수 있다.
도 1 및 도 6을 참조하면, 방법(100)은 제 1 활성 영역(214) 및 제 2 활성 영역(216)에 리세스(410)를 형성함으로써 단계(110)로 진행한다. 리세스(410)는 게이트 스택(220)의 양측에서 기판(210)의 일부분을 제거함으로써 형성된다. 본 실시예에서, 리세스(410)는 제 1 활성 영역(214) 및 제 2 활성 영역(216)에 형성되어, 게이트 스택(220)이 리세스(410)에 개재(interpose)되도록 한다. 일 실시예에서, 리세스(410)는 제 1 활성 영역(214) 및 제 2 활성 영역(216) 양자 모두에서 소스/드레인 영역(420)에 형성된다. 일 실시예에서, 기판(210)은 제 1 패턴화된 하드 마스크(HM) 층을 통해 에칭된다. 제 1 패턴화된 HM 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 임의의 다른 적합한 유전체 물질을 포함할 수 있다. 제 1 패턴화된 HM 층은 열 산화, 화학적 CVD, ALD, 또는 임의의 다른 적절한 방법에 의해 물질층을 퇴적하고, 리소그래피 공정에 의해 패턴화된 포토레지스트(레지스트)층을 형성하며, 패턴화된 HM 층을 형성하기 위해 패턴화된 포토레지스트층의 개구부를 통해 물질층을 에칭함으로써 형성될 수 있다.
그런 다음, 기판(210)은 리세스(410)를 형성하기 위해 제 1 패턴화된 HM 층을 관통해 에칭된다. 에칭 공정은 습식 에칭 또는 건식 에칭을 포함할 수 있다. 일 실시예에서, 습식 에칭 용액은 테트라 암모늄 하이드록시드(tetramethylammonium hydroxide; TMAH), HF/HNO3/CH3COOH 용액, 또는 다른 적합한 용액을 포함한다. 개개의 에칭 공정은 이용되는 에천트, 에칭 온도, 에칭 용액 농도, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유속, 및/또는 다른 적합한 파라미터들과 같은 다양한 에칭 파라미티터로 조정될 수 있다. 건식 에칭 공정은 염소계 화학적 성질을 이용하는 바이어스된 플라즈마 에칭 공정을 포함할 수 있다. 다른 건식 에천트 기체는 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 또한 심도 반은성 이온 에칭(deep reactive-ion etching; DRIE)과 같은 메커니즘을 이용하여 이방성으로 수행될 수도 있다.
본 실시예에서, 에칭 공정은, 리세스(410)가 캐비티(320) 밑으로 연장되도록 리세스(410)의 원하는 프로파일을 달성하기 위해 제어된다. 일 실시예에서, 리세스(410)의 에지는 실질적으로 게이트 스택(220)과 정렬된다.
도 1 내지 도 7을 참조하면, 방법(100)은 채널 영역에서 이동성을 향상시키기 위한 변형 효과를 위해 제 1 활성 영역(214)에 제 1 스트레서 피처(stressor feature)(510) 및 제 2 활성 영역(216)에 제 2 스트레서 피처(520)를 형성함으로써 단계(112)로 진행한다. 제 1 스트레서 피처(510)는 제 1 활성 영역(214)의 리세스(410) 위에 형성되지만, 제 2 활성 영역(214)은 제 2 패턴화된 HM 층에 의해 보호된다. 제 2 패턴화된 HM 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 임의의 다른 적합한 유전체 물질을 포함할 수 있다. 제 2 패턴화된 HM 층은 단계(110)에서 앞서 논의된 제 1 패턴화된 HM 층에 대하여 많이 유사하게 형성될 수 있다.
제 1 스트레서 피처(510)는 리세스(410) 위에 제 1 반도체 물질을 에피택셜 성장시킴으로써 형성될 수 있다. 제 1 반도체 물질은 게르마늄(Ge) 또는 실리콘(Si)과 같은 단일 원소 반도체 물질; 또는 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs)와 같은 화합물 반도체 물질; 또는 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP)과 같은 반도체 합금을 포함한다. 본 실시예에서, 제 1 스트레서 피처(510)는 에피택셜 실리콘 게르마늄(SiGe)을 포함한다. 그런 다음, 제 1 하드 마스크층은 적합한 에칭 공정에 의해 제거된다.
그런 다음, 제 2 스트레서 피처(520)는 제 2 활성 영역(216)의 리세스(410) 위에 형성되지만, 제 1 활성 영역(212)은 제 3 패턴화된 HM 층에 의해 보호된다. 제 3 패턴화된 HM 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 임의의 다른 적합한 유전체 물질을 포함할 수 있다. 제 3 패턴화된 HM 층은 앞서 논의된 제 2 패턴화된 HM 층에 대하여 많이 유사하게 형성될 수 있다. 제 2 스트레서 피처(520)는 리세스(410) 위에 제 2 반도체 물질을 에피택셜 성장시킴으로써 형성될 수 있다. 제 1 반도체 물질은 Ge 또는 Si와 같은 단일 원소 반도체 물질; 또는 GaAs, AlGaAs와 같은 화합물 반도체 물질; 또는 SiGe, GaAsP과 같은 반도체 합금을 포함한다. 본 실시예에서, 제 2 스트레서(520)는 에피택셜 Si를 포함한다. 그런 다음, 제 2 하드 마스크층은 적합한 에칭 공정에 의해 제거된다.
제 1 스트레서 피처(510) 및 제 2 스트레서 피처(520)는 하나 이상의 에피택시 또는 에픽택셜(epi) 공정에 의해 형성될 수 있다. 에피택셜 공정은 CVD 증착 기술[예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high CVD; UHV-CVD)], 분자 빔 에피택시, 및/또는 다른 적합한 공정을 포함할 수 있다. 본 실시예에서, 퇴적의 두께는 스페이서(310)의 비스듬한 하부 부분 위에 제 1 스트레서 피처 및 제 2 스트레서 피처의 상부 표면을 달성하도록 제어된다. 제 1 스트레서 피처(510) 및 제 2 스트레서 피처(520)는 또한 에피택셜 공정 동안에 인시츄(in-냐셔 도핑될 수 있다. 예를 들어, 에피택셜 성장된 SiGe 스트레서 피처(510)는 붕소로 도핑될 수 있고, 에피택셜 성장된 Si 스트레서 피처(520)는 탄소, 인, 또는 양자 모두로 도핑될 수 있다. 본 실시예에서, 에피택셜 성장된 Si 스트레서 피처는 인으로 도핑되어 SiP가 된다. 제 1 스트레서 피처(510) 및 제 2 스트레서 피처(520)가 인시츄 도핑되지 않으면, 제 2 주입 공정(예컨대, 접합부 주입 공정)이 제 1 스트레서(510), 또는 제 2 스트레서(520)를 도핑하도록 수행된다. 하나 이상의 어닐링 공정들이 수행되어 에피택셜 스트레서에서 도펀트를 활성화시킬 수 있다. 어닐링 공정은 급속 써멀 어닐링(rapid thermal annealing; RTA) 공정 및/또는 레이저 어닐링 공정을 포함할 수 있다.
본 실시예에서, 제 1 활성 영역(214) 및 제 2 활성 영역(216) 양자 모두에서의 캐비티(320)는 제 1 스트레서 피처(510) 및 제 2 스트레서 피처(520)에 의해 각각 완전하게 충전된다. 다시 말해서, 제 1 스트레서 피처(510) 및 제 2 스트레서 피처(520)는 게이트 스택(220)을 향해 비스듬한 프로파일을 갖는 개개의 스페이서들(310)의 하부 부분을 형성한다.
IC 디바이스(200)는 당해 기술에 공지된 다양한 피처들 및 영역들을 형성하기 위해 CMOS 또는 MNOS 기술 처리를 겪을 수 있다. 예를 들어, 층간 유전체(interlayer dielectric; ILD) 층이 게이트 스택(220)의 간극들 사이의 기판(210) 위에 형성된다. ILD 층은 실리콘 산화물, 실리콘 산화질화물, 로우-k(low-k) 유전체 물질, 또는 다른 적합한 유전체 물질을 포함한다. ILD 층은 단일 층 또는 대안적으로 다수의 층들을 포함할 수 있다. ILD 층은 ALD, CVD, 및 스핀온(SOG)과 같은 적합한 기술에 의해 형성된다. 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정이 그 후에 과도한 ILD 층을 제거하고 IC 디바이스(200)의 상부 표면을 평탄화하기 위해 수행될 수 있다.
다른 예를 들어, 소스/드레인(S/D) 피처가 S/D 영역(420)에 형성된다. S/D 피처는 S/D 영역(420)에 반도체 물질층을 에피택셜 성장시킴으로써 형성될 수 있다. 반도체 물질층은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP 또는 다른 적합한 물질을 포함한다. S/D 피처는 하나 이상의 에피택시 또는 에피택셜(epi) 공정에 의해 형성될 수 있다. S/D 피처는 epi 공정 동안에 인시츄 도핑될 수 있다.
또 다른 예를 들어, 더미 게이트 스택(220)은 하이-k/금속 게이트(HK/MG) 스택으로 교체된다. 일 실시예에서, 더미 게이트(220)는 게이트 트렌치를 형성하도록 제거된다. 더미 게이트(220)는 스페이서(310)에 대하여 충분한 에칭 선택성을 갖도록 선택적 습식 에칭 또는 선택적 건식 에칭으로 제거될 수 있다. 그런 다음, HK/MG 스택은 게이트 트렌치에 형성된다. HK/MG 스택은 게이트 유전체층 및 MG 전극을 포함한다. 게이트 유전체층은 원자층 증착(ALD), CVD, 열 산화 또는 오존 산화와 같은 적합한 방법에 의해 퇴적된 계면층(interfacial layer; IL)을 포함할 수 있다. IL은 산화물, HfSiO 및 산화질화물을 포함한다. HK 유전체층은 ALD, CVD, 유기 금속 CVD(metal-organic CVD; MOCVD), 물리적 기상 증착(PVD), 다른 적합한 기술, 또는 이들의 조합과 같은 적합한 기술에 의해 IL 위에 퇴적된다. HK 유전체층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산화질화물(SiON), 또는 다른 적합한 물질들을 포함할 수 있다.
MG 전극은 단일 층을 포함하거나, 또는 대안적으로 디바이스 성능을 향상시키기 위해 일함수를 갖는 금속층(일함수 금속층), 라이너층, 젖음층(wetting layer), 접착층 및 금속, 금속 합금 또는 금속 실리사이드의 전도성층의 다양한 조합과 같은 다층 구조물을 포함할 수 있다. MG 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적합한 물질, 또는 이들의 조합을 포함할 수 있다. MG 전극은 ALD, PVD, CVD 또는 다른 적합한 공정에 의해 형성될 수 있다. MG 전극은 상이한 금속층을 이용하여 제 1 영역(214)(PFET 용)에 그리고 제 2 영역(216)(NFET 용)에 개별적으로 형성될 수 있다.
예를 들어, 후속 처리는 기판(210) 상에 다양한 콘택/비아/라인 및 다층 상호 접속 피처(예컨대, 금속층 및 층간 유전체)를 형성할 수 있고, 이들은 하나 이상의 FET들을 포함하는 기능 회로를 형성하도록 다양한 피처들을 접속하도록 구성된다. 예를 증진하기 위해, 다층 상호 접속은 비아 또는 콘택과 같은 수직 상호 접속, 및 금속 라인과 같은 수평 상호 접속을 포함한다. 다양한 상호 접속 피처들은 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 전도성 물질들을 구현할 수 있다. 일례로, 다마신 공정(damascene process) 및/또는 듀얼 다마신 공정이 구리 관련 다층 상호 접속 구조물을 형성하는데 이용될 수 있다.
부가적인 단계들이 상기 방법(100) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 단계들의 일부는 상기 방법(100)의 추가적인 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 디바이스(200)는 또한 당해 기술에 공지된 다양한 피처들 및 영역들을 형성하기 위해 CMOS 또는 MNOS 기술 처리를 겪을 수 있다.
상기 내용에 기초하여, 본 발명개시는 IC 디바이스를 제공하고, IC 디바이스는 게이트 스페이서의 하부 부분으로 스트레서 피처를 갖는 구조물을 이용하고, 게이트 스페이서는 게이트 스택을 향해 비스듬한 하부 프로파일을 갖는다. 구조물은 Vtsat, Isoff, Idsat, 드레인 전압에 의한 에너지 장벽의 저하 현상(drain-induced barrier lowering; DIBL) 및 채널 응력을 개선하는 것과 같은 디바이스 성능을 개선하기 위해 게이트 영역에 효율적인 변형을 유도한다. 본 발명개시는 또한 이러한 구조물을 갖는 IC 디바이스를 형성하기 위한 상당히 실현 가능한 방법을 제공한다.
본 발명개시는 IC 디바이스의 많은 상이한 실시예들을 제공한다. IC 디바이스는 기판의 표면 위에 배치된 게이트 스택 및 게이트 스택의 측벽을 따라 배치된 스페이서를 포함한다. 스페이서는 게이트 스택을 향해 테이퍼링된 상태로 기판의 표면과 마주보고 있는 테이퍼드 에지를 갖는다. 그러므로, 테이퍼드 에지는 기판의 표면에 대하여 각을 갖는다.
본 발명개시는 또한 IC 디바이스의 다른 실시예를 제공한다. 디바이스는 p형 전계 효과 트랜지스터(PFET) 영역 및 n형 전계 효과 트랜지스터(NFET) 영역을 갖는 기판을 포함한다. 디바이스는 또한 PFET 영역에서 수직 방향으로 기판의 표면 위로 돌출하는 제 1 하이-k/금속 게이트(HK/MG) 스택 및 NFET 영역에서 수직 방향으로 기판의 표면 위로 돌출하는 제 2 HK/MG 스택을 포함한다. 디바이스는 또한 제 1 HK/MG 스택 및 제 2 HK/MG 스택의 측벽을 따르는 스페이서를 포함하고, 이는 개개의 HK/MG 스택을 향해 비스듬한 하부 프로파일을 갖는다. 비스듬한 하부 프로파일은 기판의 수평 표면에 대하여 각(θ)을 갖는다. 디바이스는 또한 스페이서의 비스듬한 하부 밑을 포함하는, 제 1 HK/MG 스택에 인접한 제 1 스트레서 피처, 및 스페이서의 비스듬한 하부 밑을 포함하는, 제 2 HK/MG 스택에 인접한 제 2 스트레서 피처를 포함한다.
본 발명개시는 또한 집적 회로 디바이스를 제조하는 방법을 제공한다. 방법은 기판 위에 배치된 게이트 스택의 측벽을 따라 스페이서를 형성하는 단계, 및 스페이서의 하부에 캐비티를 형성하는 단계를 포함한다. 캐비티는 게이트 스택을 향해 비스듬한 상부 프로파일을 갖는다. 방법은 또한 캐비티의 하부에 있는 기판을 포함하여, 게이트 스택의 양 측에 있는 기판을 리세스하는 단계를 포함한다. 방법은 또한 리세스된 기판에 그리고 캐비티에 스트레서 피처를 형성하는 단계를 포함한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (9)

  1. 집적 회로에 있어서,
    기판의 표면 위에 배치된 게이트 스택;
    상기 게이트 스택의 측벽을 따라 배치된 스페이서; 및
    상기 게이트 스택에 인접한 상기 기판 내에 배치되는 제1 소스/드레인 피처를 포함하고,
    상기 스페이서는,
    상기 게이트 스택을 향해 경사진 상태로 상기 표면과 마주보고 있는 경사진 에지(inclined edge) - 상기 경사진 에지는 상기 기판의 상기 표면에 대하여 각(angle)을 가짐 - ; 및
    상기 경사진 에지와 물리적으로 접촉하는 상기 기판의 표면에 수직한 다른 에지(another edge) - 상기 다른 에지는 상기 경사진 에지와 접촉하는 지점을 넘어서 상기 기판의 표면을 향해 연장하는 부분을 포함함 - ;
    상기 스페이서의 임의의 다른 에지보다 상기 게이트 스택으로부터 더 멀리 있는 외부 에지 - 상기 외부 에지는, 상기 경사진 에지가 상기 외부 에지로부터 상기 다른 에지까지 연장하도록 상기 경사진 에지와 물리적으로 접촉하고, 상기 외부 에지는 상기 기판의 상기 표면에 수직함 - ; 및
    내부 에지가 상기 다른 에지보다 상기 게이트 스택에 더 가깝도록 상기 다른 에지의 상기 부분에 대향하는 상기 내부 에지 - 상기 내부 에지는 상기 게이트 스택과 물리적으로 접촉함 - 를 포함하고, 상기 스페이서는 상기 내부 에지로부터 상기 경사진 에지까지 연장되는 동일한 물질로 형성되며,
    상기 제1 소스/드레인 피처는 상기 경사진 에지 및 상기 다른 에지와 물리적으로 접촉하는 제1 반도체 물질을 포함하는 것인, 집적 회로.
  2. 제 1 항에 있어서, 상기 각은 10도보다 큰 것인, 집적 회로.
  3. 제 1 항에 있어서, 상기 제1 소스/드레인 피처는 융기된(raised) 소스/드레인 피처인 것인, 집적 회로.
  4. 제 1 항에 있어서, 상기 게이트 스택은 하이-k/금속 게이트(high-k/metal gate) 스택인 것인, 집적 회로.
  5. 제 1 항에 있어서,
    상기 기판 위의 p형 전계 효과 트랜지스터(p-type field-effect transistor; PFET) 영역 및 n형 전계 효과 트랜지스터(n-type field-effect transistor; NFET) 영역;
    상기 PFET 영역에 있는 상기 스페이서를 갖는 상기 게이트 스택; 및
    상기 NFET 영역에 있는 다른(another) 스페이서를 갖는 다른(another) 게이트 스택을 더 포함하는 집적 회로.
  6. 제 5 항에 있어서,
    상기 다른 게이트 스택에 인접한 상기 기판 내에 배치된 제2 소스/드레인 피처를 더 포함하고, 상기 제2 소스/드레인 피처는 상기 제1 반도체 물질과 상이한 제2 반도체 물질을 포함하는 것인, 집적 회로.
  7. 제6항에 있어서, 상기 제1 반도체 물질은 에피택셜 실리콘 게르마늄(SiGe)을 포함하고, 상기 제2 반도체 물질은 인화 실리콘(SiP)을 포함하는 것인, 집적 회로.
  8. 집적 회로에 있어서,
    p형 전계 효과 트랜지스터(PFET) 영역 및 n형 전계 효과 트랜지스터(NFET) 영역을 갖는 기판;
    상기 PFET 영역에서 수직 방향으로 상기 기판의 표면 위로 돌출하는 제1 하이-k/금속 게이트(high-k/metal gate; HK/MG) 스택;
    상기 NFET 영역에서 수직 방향으로 상기 기판의 표면 위로 돌출하는 제2 HK/MG 스택;
    상기 제1 HK/MG 스택 및 상기 제2 HK/MG 스택의 측벽을 따르고, 각각의 HK/MG 스택을 향하는 비스듬한 하부 에지를 갖는 스페이서 - 상기 비스듬한 하부 에지는 상기 기판의 수평 표면에 대하여 각(θ)을 갖고, 상기 제1 HK/MG 스택을 따라 배치되는 상기 스페이서는,
    상기 비스듬한 하부 에지와 물리적으로 접촉하는 상기 기판의 수평 표면에 수직한 다른 에지(another edge)로서, 상기 다른 에지는 상기 비스듬한 하부 에지와 접촉하는 지점을 넘어서 상기 기판의 수평 표면을 향해 연장하는 부분을 포함하는 것인, 상기 다른 에지와,
    상기 스페이서의 임의의 다른 에지보다 상기 제1 HK/MG 스택으로부터 더 멀리 떨어진 외부 에지로서, 상기 외부 에지는, 상기 비스듬한 하부 에지가 상기 외부 에지로부터 상기 다른 에지까지 연장하도록 상기 비스듬한 하부 에지와 물리적으로 접촉하고, 상기 외부 에지는 상기 기판의 수평 표면과 수직한 것인, 상기 외부 에지와,
    내부 에지가 상기 다른 에지보다 상기 제1 HK/MG 스택에 더 가깝도록 상기 다른 에지의 상기 부분에 대향하는 상기 내부 에지를 포함하고, 상기 내부 에지는 상기 제1 HK/MG와 물리적으로 접촉하며, 상기 제1 HK/MG 스택을 따라 배치된 상기 스페이서는 상기 내부 에지로부터 상기 비스듬한 하부 에지까지 연장하는 동일한 물질로 형성되는 것인, 상기 스페이서;
    상기 스페이서의 비스듬한 하부 에지의 밑을 포함하는, 상기 제1 HK/MG 스택에 인접한 제1 스트레서 피처 - 상기 제1 스트레서 피처는 상기 비스듬한 하부 에지 및 상기 다른 에지와 물리적으로 접촉하는 제1 반도체 물질을 포함함 - ; 및
    상기 스페이서의 비스듬한 하부 에지의 밑을 포함하는, 상기 제2 HK/MG 스택에 인접한 제2 스트레서 피처를 포함하는, 집적 회로.
  9. 제 8 항에 있어서, 외부 에지로부터 내부 에지까지의 수직 방향 차이(vertical difference)는 5nm 내지 10nm 범위에 있는 것인, 집적 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831341B2 (en) 2014-06-16 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated circuit
CN106816379B (zh) * 2015-11-27 2021-09-07 联华电子股份有限公司 具有外延结构的半导体元件及其制作方法
KR102486477B1 (ko) 2016-05-31 2023-01-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN108695382B (zh) 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102318560B1 (ko) * 2017-04-12 2021-11-01 삼성전자주식회사 반도체 소자
US10777463B2 (en) * 2019-01-15 2020-09-15 Globalfoundries Inc. Formation of epi source/drain material on transistor devices and the resulting structures
KR20200120816A (ko) * 2019-04-12 2020-10-22 삼성전자주식회사 반도체 소자 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091561A (ja) 1998-09-14 2000-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20090152646A1 (en) 2007-12-13 2009-06-18 International Business Machines Corporation Structure and method for manufacturing device with planar halo profile

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3382840B2 (ja) * 1997-05-23 2003-03-04 シャープ株式会社 半導体装置の製造方法
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6383937B1 (en) * 2000-11-17 2002-05-07 Vanguard International Semiconductor Corp. Method of fabricating a silicon island
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
US6906360B2 (en) 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
US7060576B2 (en) * 2003-10-24 2006-06-13 Intel Corporation Epitaxially deposited source/drain
JP2005353646A (ja) * 2004-06-08 2005-12-22 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US7314804B2 (en) * 2005-01-04 2008-01-01 Intel Corporation Plasma implantation of impurities in junction region recesses
US7465976B2 (en) * 2005-05-13 2008-12-16 Intel Corporation Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
DE102006015075A1 (de) * 2006-03-31 2007-10-11 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bereitstellung von Verspannungsquellen in MOS-Transistoren in unmittelbarer Nähe zu einem Kanalgebiet
US7833852B2 (en) * 2007-07-23 2010-11-16 Freescale Semiconductor, Inc. Source/drain stressors formed using in-situ epitaxial growth
DE102008049733B3 (de) * 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8482084B2 (en) * 2010-03-18 2013-07-09 International Business Machines Corporation SOI schottky source/drain device structure to control encroachment and delamination of silicide
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
US8685847B2 (en) * 2010-10-27 2014-04-01 International Business Machines Corporation Semiconductor device having localized extremely thin silicon on insulator channel region
US8796788B2 (en) * 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US8779517B2 (en) * 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
CN103378006B (zh) * 2012-04-23 2015-08-12 中芯国际集成电路制造(上海)有限公司 应力记忆技术中形成应力层的方法
KR101920108B1 (ko) * 2012-05-18 2018-11-19 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US8772120B2 (en) 2012-05-24 2014-07-08 United Microelectronics Corp. Semiconductor process
US20140048888A1 (en) 2012-08-17 2014-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained Structure of a Semiconductor Device
US8912608B2 (en) 2012-08-17 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US8741759B2 (en) * 2012-11-08 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a semiconductor device
US9831341B2 (en) 2014-06-16 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated circuit
US9627512B2 (en) * 2014-08-13 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Field effect transistor with non-doped channel

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091561A (ja) 1998-09-14 2000-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20090152646A1 (en) 2007-12-13 2009-06-18 International Business Machines Corporation Structure and method for manufacturing device with planar halo profile

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