CN105280641A - 用于集成电路的结构和方法 - Google Patents

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Abstract

本发明提供了一种IC器件的诸多不同实施例。IC器件包括设置在衬底的表面上方的栅叠件和沿着栅叠件的侧壁设置的间隔件。间隔件具有面向衬底的表面同时朝向栅叠件形成锥形的锥形边缘。因此，锥形边缘相对于衬底的表面呈一角度。本发明还提供了一种制造半导体集成电路(IC)器件的方法。

Description

用于集成电路的结构和方法
技术领域
本发明总体涉及集成电路，更具体地，涉及集成电路的结构和方法。
背景技术
半导体集成电路(IC)行业发展迅速。由于IC设计和材料在技术上的进步，使得IC不断地更新换代，其中，每一代IC都比前一代IC具有更小但更复杂的电路。在IC的发展过程中，总体增大了功能密度(即，每个芯片面积内互连器件的数量)，但缩小了几何尺寸(即，通过制造工艺可以得到的最小部件(或线))。
这种按比例缩小工艺的优点在于提高了生产效率和降低了相关成本。然而，这种按比例缩小工艺也增加了IC的加工和制造的复杂度。为了实现这些进步，需要IC加工和制造方面也要有相似的发展。尽管现有的制造IC器件的方法通常已足以满足其预期目的，但是，它们不能完全满足所有方面的要求。例如，应力效应提高了穿过晶体管沟道的电荷迁移率，从而期望器件性能得到改善。
发明内容
根据本发明的一个方面，提供了一种集成电路器件，包括：栅叠件，设置在衬底的表面上方；以及间隔件，沿着栅叠件的侧壁设置，间隔件具有面向表面同时朝向栅叠件形成锥形的锥形边缘，其中，锥形边缘相对于衬底的表面呈一固定角度。
优选地，固定角度大于约10度。
优选地，该器件还包括：突起的源极/漏极部件，突起的源极/漏极部件设置在邻近栅叠件的衬底内并且物理接触锥形边缘。
优选地，间隔件包括大致垂直于衬底的表面的另一个边缘，衬底的表面与锥形边缘相交，其中，突起的源极/漏极部件物理接触另一个边缘。
优选地，栅叠件是高k/金属栅叠件。
优选地，该器件还包括：p型场效应晶体管(PFET)区和n型场效应晶体管(NFET)区，位于衬底上方；具有间隔件的栅叠件，位于PFET区；以及具有间隔件的栅叠件，位于NFET区中。
优选地，该器件还包括：两个第一应力源部件，由位于PFET区中的具有间隔件的栅叠件分隔开，其中，第一应力源部件延伸至间隔件的底部和衬底之间的间隙中；以及两个第二应力源部件，由位于NFET区中的具有间隔件的栅叠件分隔开，其中，第二应力源部件延伸至间隔件的底部和衬底之间的间隙中。
优选地，第一应力源部件包括外延的硅锗(SiGe)而第二应力源部件包括硅磷(SiP)。
优选地，第一应力源部件的底面和第二应力源部件的底面都位于衬底的表面的下方。
优选地，第一应力源部件的顶面和第二应力源部件的顶面都位于间隔件的底部的之上。
根据本发明的另一方面，提供了一种集成电路器件，包括：衬底，具有p型场效应晶体管(PFET)区和n型场效应晶体管(NFET)区；第一高k/金属栅极(HK/MG)堆叠件，在PFET区中沿垂直方向突出于衬底的表面之上；第二HK/MG堆叠件，在NFET区中沿垂直方向突出于衬底的表面之上；间隔件，沿着第一和第二HK/MG堆叠件的侧壁设置，间隔件具有向相应的HK/MG堆叠件倾斜的底部轮廓，其中，倾斜的底部轮廓相对于衬底的水平面呈一角度(θ)；第一应力源部件，邻近第一HK/MG堆叠件，第一应力源部件包括位于间隔件的倾斜底部的下方；以及第二应力源部件，邻近第二HK/MG堆叠件，第二应力源部件包括位于间隔件的倾斜底部的下方。
优选地，角度(θ)大于约10度。
优选地，间隔件的倾斜底部的宽度介于约5nm至10nm的范围内。
优选地，间隔件底部的外边缘与内边缘的垂直差介于约5nm至约10nm的范围内。
优选地，第一应力源部件包括外延的硅锗(SiGe)而第二应力源部件包括硅磷(SiP)。
优选地，第一应力源部件的底面和第二应力源部件的底面都位于衬底的表面的下方。
优选地，第一应力源部件的顶面和第二应力源部件的顶面都位于具有倾斜轮廓的间隔件的底部之上。
根据本发明的又一方面，提供了一种制造半导体集成电路(IC)器件的方法，该方法包括：沿着位于衬底上方的栅叠件的侧壁形成间隔件；在间隔件的底部形成空腔，其中，空腔具有向栅叠件倾斜的顶部轮廓；在栅叠件的任一侧对衬底开槽，衬底包括位于空腔底部的衬底；以及在开槽的衬底和空腔中形成源极/漏极部件。
优选地，倾斜的顶部轮廓相对于衬底的水平面呈一角度(θ)，角度(θ)大于约10度。
优选地，应力源部件的顶面位于间隔件的倾斜底部之上。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。
图1是根据一些实施例构造的制造集成电路(IC)的示例性方法的流程图。
图2至图7是根据一些实施例的构造的示例性IC器件在各制造阶段的截面图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所讨论的多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在此使用的空间关系描述符可相应地同样解释。
图1是根据一些实施例的制造一个或多个IC器件的方法100的流程图。下文将参照图2、图3、图4A至图4C以及图7所示的IC器件200作为实例来详细讨论方法100。
参照图1和图2，方法100从步骤102开始，提供衬底210。衬底210可以是块体硅衬底。可选地，衬底210可包括元素半导体，诸如，晶体结构的硅或锗；化合物半导体，诸如，硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟或它们的组合。可能的衬底210还包括绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造SOI衬底。
根据现有技术中已知的设计要求，衬底210可包括各种掺杂区。掺杂区可掺杂有诸如硼或BF2的p型掺杂剂、诸如磷或砷的n型掺杂剂或它们的组合。掺杂区可以P阱结构、N阱结构、双阱结构或使用突出结构在衬底210上直接形成。衬底210还可包括各种有源区，诸如，被配置为用于N型场效应晶体管(NFET)器件的区和被配置为用于p型场效应晶体管(PFET)器件的区。
衬底210可包括隔离部件212以隔离开衬底210的有源区。可以使用诸如浅沟槽隔离(STI)的传统隔离技术来形成隔离部件212，以限定和电隔离各种区。隔离部件212可包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。通过任何合适的工艺形成隔离部件212。例如，STI的形成包括光刻工艺、在衬底内蚀刻沟槽的蚀刻工艺(例如，通过使用干蚀刻和/或湿蚀刻)以及使用一种或多种介电材料来填充沟槽(例如，通过使用化学汽相沉积工艺)的沉积。如在本实施例中，可部分地填充沟槽，其中，沟槽之间剩余的衬底形成鳍结构。在一些实例中，填充的沟槽可具有诸如填充有氮化硅或氧化硅的热氧化衬垫层的多层结构。
STI部件212限定各种有源区。在一个实施例中，衬底210包括被配置为用于p型场效应晶体管(PFET)的第一有源区214和被配置为用于n型场效应晶体管(NFET)的第二有源区216。在一个实施例中，STI部件212将第一有源区214和第二有源区216分隔开。
还参照图1和图2，衬底210还包括设置在衬底210的表面上方的栅叠件220。栅叠件220可包括介电层和栅电极层。可通过包括沉积、光刻图案化和蚀刻工艺的步骤来形成栅叠件220。沉积工艺可包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺。光刻图案化工艺可包括光刻胶涂覆(例如，旋转涂覆)、软烘、掩模对准、曝光、曝光后烘烤、使光刻胶显影、漂洗、干燥(例如，硬烘)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法。
在一个实施例中，栅叠件220是伪栅叠件并且之后由高k/金属栅(HK/MG)叠件替代。伪栅叠件220可包括介电层和多晶硅层。
参照图1和图3，方法100进行至步骤104，沿着栅叠件220的侧壁形成间隔件310。间隔件310包括诸如氧化硅的介电材料。可选地，间隔件310可包括氮化硅、碳化硅、氮氧化硅或它们的组合。可通过在栅叠件220的上方沉积介电材料以及然后各向异性地回蚀介电材料来形成间隔件310。因此，间隔件310具有相当垂直的轮廓。回蚀工艺可包括多步蚀刻以获得蚀刻选择性、灵活性和预期的过蚀控制。间隔件310可具有多层结构。
参照图1和图4A至图4C，方法100进行至步骤106，在间隔件310的基脚端形成空腔320，其中，间隔件310连接至衬底210的表面。通过去除间隔件310的一部分来形成空腔320。在一个实施例中，通过湿蚀刻形成空腔320。在另一个实施例中，通过干蚀刻形成空腔320。通过具有向栅叠件220延伸的锥形(倾斜的)边缘的间隔件310来限定空腔320。在一个实施例中，间隔件310包括限定空腔320的锥形边缘322(或第一边缘)和第二边缘324。如图4A和图4B所示，第一边缘322与第二边缘324交界，并且第二边缘324大致垂直于衬底210的顶面。此外，空腔320具有底部宽度w，该宽度w从第二边缘324延伸至贯穿间隔件310的第一边缘322和第三边缘321之间的交接点的平面。如图所示，第三边缘321大致垂直于衬底210的顶面。
如图4B所示，第二边缘324邻近栅叠件220并且空腔320具有邻近第二边缘324的第一高度h1。如上所述，第一边缘322包括锥形轮廓，使得空腔320的高度随着第一边缘322远离栅叠件且朝向间隔件310的第三边缘321形成锥形而增大。如图所示，空腔320具有从第一边缘322和第三边缘321之间的交接点到衬底210的顶面所测得的第二高度h2。
在一个实施例中，第一高度h1接近零，第二高度h2介于约5nm至10nm的范围内，并且宽度w介于约5nm至10nm的范围内。如图4C所示，在另一个实施例中，空腔320呈三角形，其具有相对水平面所成的角度(θ)。在一个实施例中，角度θ大于10度并且底部宽度w介于约5nm至约10nm的范围内。
因此，形成空腔320之后，间隔件310中朝向衬底210的最初平坦底部轮廓发生变化，使得间隔件310的轮廓包括朝向栅叠件形成锥形的边缘(例如，第一边缘322)。此外，间隔件310的倾斜底部的宽度与空腔的宽度相同。并且，在间隔件310的底部处，间隔件310的外边缘和衬底的表面之间的间隙与空腔320的第二高度h2相同。
参照图1和图5，方法100进行至步骤108，对衬底210进行各种离子注入。在一个实施例中，通过使用栅叠件220作为注入掩模的离子注入工艺来形成轻掺杂漏极(LDD)区。在一个实施例中，LDD区大致对准于栅叠件220的边缘。在存在间隔件310的另一个实施例中，LDD区通过间隔件310偏离于栅叠件220的边缘。此外，可实施晕环(halo)/口袋注入工艺以去除短沟道效应。
参照图1和图6，方法100进行至步骤110，在第一有源区214和第二有源区216中形成凹槽410。通过去除衬底210中位于栅叠件220的任一侧上的部分来形成凹槽410。在本实施例中，凹槽410形成在第一有源区214和第二有源区216中，这样使得栅叠件220介于凹槽410之间。在一个实施例中，在处于第一有源区214和第二有源区216内的源极/漏极区420内都形成凹槽410。在一个实施例中，通过第一图案化的硬掩模(HM)层蚀刻衬底210。第一图案化的HM层可包括氧化硅、氮化硅、氮氧化硅、或其他任何合适的介电材料。通过下列步骤可形成第一图案化的HM层：通过热氧化、化学CVD、ALD或任何其他合适的方法来沉积材料层；通过光刻工艺形成图案化的光刻胶(抗蚀)层；以及穿过图案化的光刻胶层的开口来蚀刻材料层以形成图案化的HM层。
然后，穿过第一图案化的HM层来蚀刻衬底210以形成凹槽410。蚀刻工艺可包括湿蚀刻或干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其他合适的溶液。可通过各种蚀刻参数(诸如，所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻气压、电源、RF偏置电压、RF偏置功率、蚀刻剂流速和/或其他合适的参数)调整相应的蚀刻工艺。干蚀刻工艺可包括使用氯基化学物的偏置等离子体蚀刻工艺。其他干蚀刻气体包括CF4、NF3、SF6和He。还可使用如DRIE(深反应离子蚀刻)这样的机制来各向异性地进行干蚀刻。
在本实施例中，控制蚀刻工艺以实现凹槽410的期望的轮廓，这样使得凹槽410延伸到空腔320的下方。在一个实施例中，凹槽410的边缘大致对准于栅叠件220。
参照图1和图7，方法100进行至步骤112，在第一有源区214内形成第一应力源部件510而在第二有源区216内形成第二应力源部件520，以形成增强沟道区内的迁移率的应力效应。第一应力源510形成在第一有源区214中的凹槽410的上方，而第二有源区216受第二图案化的HM层所保护。第二图案化的HM层可包括氧化硅、氮化硅、氮氧化硅或其他任何合适的介电材料。第二图案化的HM层的形成在诸多方面与步骤110中所讨论的第一图案化的HM层的形成相似。
可通过在凹槽410的上方外延生长第一半导体材料来形成第一应力源部件510。第一半导体材料包括诸如锗(Ge)或硅(Si)的单元素半导体材料；或诸如砷化镓(GaAs)、砷化镓铝(AlGaAs)的化合物半导体材料；或诸如硅锗(SiGe)、砷磷化镓(GaAsP)的半导体合金。在本实施例中，第一应力源部件510包括外延的硅锗(SiGe)。然后通过合适的蚀刻工艺去除第一硬掩模层。
然后第二应力源部件520形成在第二有源区216中的凹槽410的上方，而第一有源区214受第三HM层所保护。第三图案化的HM层可包括氧化硅、氮化硅、氮氧化硅或其他任何合适的介电材料。第三图案化的HM层的形成可以在诸多方面与上述讨论的第二图案化的HM层的形成相似。可通过在凹槽410的上方外延生长第二半导体材料来形成第二应力源部件520。第一半导体材料包括诸如Ge或Si的单元素半导体材料；或诸如GaAs、AlGaAs的化合物半导体材料；或诸如SiGe、GaAsP的半导体合金。在本实施例中，第二应力源520包括外延Si。然后通过合适的蚀刻工艺来去除第二硬掩模层。
可通过一个或多个外延或外延的(epi)工艺形成第一应力源部件510和第二应力源部件520。外延工艺可包括CVD沉积工艺(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。在本实施例中，控制沉积的厚度以实现第一和第二应力源部件的顶面位于间隔件310的倾斜底部的上方。在外延工艺过程中还可原位掺杂第一应力源部件510和第二应力源部件520。例如，外延生长SiGe应力源部件510可掺杂有硼，并且外延生长Si应力源部件520可掺杂有碳、磷、或二者皆有。在本实施例中，外延生长Si应力源部件掺杂有磷和SiP。如果未原位掺杂第一应力源部件510和第二应力源部件520，那么，进行第二注入工艺(例如，结注入工艺)以掺杂第一应力源510或第二应力源520。可以执行一次或多次退火工艺以激活外延应力源中的掺杂剂。退火工艺可包括快速热退火(RTA)/和或激光退火工艺。
在本实施例中，在第一有源区214和第二有源区216内的空腔320都可分别由第一应力源部件510和第二应力源部件520完全填充。换言之，第一应力源部件510和第二应力源部件520形成相应间隔件310中具有朝向栅叠件220的倾斜轮廓的底部。
IC器件200可经历CMOS或MOS工艺处理以形成本领域公知的各种部件和区。例如，层间介电(ILD)层形成在衬底210的上方栅叠件220的间隙之间。ILD层包括氧化硅、氮氧化硅、低k介电材料或其他合适的介电材料。ILD层可包括单层或可选地包括多层。通过诸如CVD、ALD、和旋涂玻璃(SOG)的合适工艺来形成ILD层。然后，可实施化学机械抛光(CMP)工艺以去除多余的ILD层并且平坦化IC器件200的顶面。
又例如，源极/漏极(S/D)部件形成在S/D区420内。通过在S/D区420内外延生长半导体材料层可形成S/D部件。半导体材料层包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他合适的材料。可通过一次或多次外延或外延的(epi)工艺来形成S/D部件。在epi工艺过程中可原位掺杂S/D部件。
又例如，伪栅叠件220由高k/金属栅(HK/MG)叠件代替。在一个实施例中，去除伪栅极220以形成栅极沟槽。可通过选择性湿蚀刻或选择性干蚀刻(相对于间隔件310具有充足的蚀刻选择性)来去除伪栅极220。然后，HK/MG堆叠件形成在栅极沟槽内。HK/MG堆叠件包括栅极电层和MG电极。栅极介电层可包括由诸如原子层沉积(ALD)、CVD、热氧化或臭氧氧化的合适方法而沉积的界面层(IL)。IL包括氧化物、HfSiO和氮氧化物。通过合适的工艺(诸如，ALD、CVD、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、其他合适的工艺或它们的组合)在IL的上方沉积HK介电层。HK介电层可包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、或其他合适的材料。
MG电极可包括单层或可选地包括多层结构，诸如，具有增强器件性能的功函的金属层(功函数金属层)、衬垫层、润湿层、粘合层以及金属、金属合金或金属硅化物的导电层的各种组合。MG电极可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、任何合适的材料或它们的组合。可通过ALD、PVD、CVD或其他合适的工艺来形成MG电极。具有不同金属层的MG电极可单独形成在第一区214(PFET)和第二区216(NFET)内。
例如，后续处理可在衬底210上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，它们被配置为连接各种部件以形成包括一个或多个FET的功能电路。在又一个实例中，多层互连结构包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可使用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成含铜的多层互连结构。
可在方法100之前、期间和之后提供附加步骤，并且所描述步骤中的一些可被替代、消除或调整顺序以用于方法100的附加实施例。器件200还可经历CMOS或MOS技术处理以形成现有技术中已知的各种部件和区。
基于上述内容，本发明提供了一种采用具有应力源部件的结构作为栅极间隔件的底部的IC器件，栅极间隔件具有向栅叠件倾斜的底部轮廓。该结构对栅极区施加有效应变，以提高器件性能，诸如，提高Vtsat、Isoff、Idsat、漏致势垒降低(DIBL)和沟道应力。本发明还提供了完全可行的形成具有该结构的IC器件的方法。
本发明提供了IC器件的诸多不同实施例。IC器件包括设置在衬底的表面上方的栅叠件和沿着栅叠件的侧壁设置的间隔件。间隔件具有面向衬底的表面同时朝向栅叠件形成锥形的锥形边缘。因此，锥形边缘相对于衬底的表面呈一角度。
本发明还提供了IC器件的另一个实施例。该器件包括具有p型场效应晶体管(PFET)区和n型场效应晶体管(NFET)区的衬底。该器件还包括在PFET区中沿垂直方向于衬底的表面之上突出的第一高k/金属栅极(HK/MG)堆叠件和在NFET区中沿垂直方向于衬底的表面之上突出的第二HK/MG堆叠件。该器件还包括沿着第一和第二HK/MG堆叠件的侧壁设置的间隔件，该间隔件具有向相应HK/MG堆叠件倾斜的底部轮廓。倾斜的底部轮廓相对于衬底的水平面呈一角度(θ)。该器件还包括邻近第一HK/MG堆叠件(包括在间隔件的倾斜底部的下方)的第一应力源部件和邻近第二HK/MG堆叠件(包括在间隔件的倾斜底部的下方)的第二应力源部件。
本发明还提供了一种制造集成电路器件的方法。该方法包括：形成沿着设置在衬底上方的栅叠件的侧壁的间隔件，以及在间隔件的底部形成空腔。空腔具有向栅叠件倾斜的顶部轮廓。该方法还包括在栅叠件的任一侧对衬底(包括在空腔底部的衬底)进行开槽。该方法还包括在开槽的衬底和空腔内形成应力源部件。
上面论述了若干实施例的部件，使得本领域的普通技术人员可以更好地理解本发明的各个方面。本领域的普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (10)

1.一种集成电路器件，包括：
栅叠件，设置在衬底的表面上方；以及
间隔件，沿着所述栅叠件的侧壁设置，所述间隔件具有面向所述表面同时朝向所述栅叠件形成锥形的锥形边缘，其中，所述锥形边缘相对于所述衬底的表面呈一固定角度。
2.根据权利要求1所述的器件，其中，所述固定角度大于约10度。
3.根据权利要求1所述的器件，还包括：突起的源极/漏极部件，所述突起的源极/漏极部件设置在邻近所述栅叠件的所述衬底内并且物理接触所述锥形边缘。
4.根据权利要求3所述的器件，其中，所述间隔件包括大致垂直于所述衬底的表面的另一个边缘，所述衬底的表面与所述锥形边缘相交，
其中，所述突起的源极/漏极部件物理接触所述另一个边缘。
5.根据权利要求1所述的器件，其中，所述栅叠件是高k/金属栅叠件。
6.根据权利要求1所述的器件，还包括：
p型场效应晶体管(PFET)区和n型场效应晶体管(NFET)区，位于所述衬底上方；
具有所述间隔件的栅叠件，位于所述PFET区；以及
具有所述间隔件的栅叠件，位于所述NFET区中。
7.根据权利要求6所述的器件，还包括：
两个第一应力源部件，由位于所述PFET区中的具有所述间隔件的栅叠件分隔开，其中，所述第一应力源部件延伸至所述间隔件的底部和所述衬底之间的间隙中；以及
两个第二应力源部件，由位于所述NFET区中的具有所述间隔件的栅叠件分隔开，其中，所述第二应力源部件延伸至所述间隔件的底部和所述衬底之间的间隙中。
8.根据权利要求7所述的器件，其中，所述第一应力源部件包括外延的硅锗(SiGe)而所述第二应力源部件包括硅磷(SiP)。
9.一种集成电路器件，包括：
衬底，具有p型场效应晶体管(PFET)区和n型场效应晶体管(NFET)区；
第一高k/金属栅极(HK/MG)堆叠件，在所述PFET区中沿垂直方向突出于所述衬底的表面之上；
第二HK/MG堆叠件，在所述NFET区中沿垂直方向突出于所述衬底的表面之上；
间隔件，沿着所述第一和第二HK/MG堆叠件的侧壁设置，所述间隔件具有向相应的HK/MG堆叠件倾斜的底部轮廓，其中，所述倾斜的底部轮廓相对于所述衬底的水平面呈一角度(θ)；
第一应力源部件，邻近所述第一HK/MG堆叠件，所述第一应力源部件包括位于所述间隔件的倾斜底部的下方；以及
第二应力源部件，邻近所述第二HK/MG堆叠件，所述第二应力源部件包括位于所述间隔件的倾斜底部的下方。
10.一种制造半导体集成电路(IC)器件的方法，所述方法包括：
沿着位于衬底上方的栅叠件的侧壁形成间隔件；
在所述间隔件的底部形成空腔，其中，所述空腔具有向所述栅叠件倾斜的顶部轮廓；
在所述栅叠件的任一侧对所述衬底开槽，所述衬底包括位于所述空腔底部的衬底；以及
在所述开槽的衬底和所述空腔中形成源极/漏极部件。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831341B2 (en) 2014-06-16 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated circuit
CN106816379B (zh) * 2015-11-27 2021-09-07 联华电子股份有限公司 具有外延结构的半导体元件及其制作方法
KR102486477B1 (ko) 2016-05-31 2023-01-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN108695382B (zh) 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102318560B1 (ko) * 2017-04-12 2021-11-01 삼성전자주식회사 반도체 소자
US10777463B2 (en) * 2019-01-15 2020-09-15 Globalfoundries Inc. Formation of epi source/drain material on transistor devices and the resulting structures
KR20200120816A (ko) * 2019-04-12 2020-10-22 삼성전자주식회사 반도체 소자 및 그 제조방법

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6010921A (en) * 1997-05-23 2000-01-04 Sharp Kabushiki Kaisha Method of fabricating a field-effect transistor utilizing an SOI substrate
US6383937B1 (en) * 2000-11-17 2002-05-07 Vanguard International Semiconductor Corp. Method of fabricating a silicon island
US20020190284A1 (en) * 1999-12-30 2002-12-19 Anand Murthy Novel mos transistor structure and method of fabrication
US20030162358A1 (en) * 2002-02-26 2003-08-28 International Business Machines Corporation Method of forming a fully-depleted soi (silicon-on-insulator) mosfet having a thinned channel region
CN1707796A (zh) * 2004-06-08 2005-12-14 株式会社瑞萨科技 非易失半导体存储器件及其制造方法
CN1898785A (zh) * 2003-10-24 2007-01-17 英特尔公司 外延沉积的源极/漏极
CN102282668A (zh) * 2008-09-30 2011-12-14 先进微装置公司 嵌埋硅/锗材料相对沟道区的偏移降低的晶体管
CN102456579A (zh) * 2010-10-27 2012-05-16 国际商业机器公司 具有局部的极薄绝缘体上硅沟道区的半导体器件
CN103311237A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 基于FinFET的ESD器件及其形成方法
CN103378006A (zh) * 2012-04-23 2013-10-30 中芯国际集成电路制造(上海)有限公司 应力记忆技术中形成应力层的方法
TW201409579A (zh) * 2012-05-18 2014-03-01 Renesas Electronics Corp 半導體裝置及其製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091561A (ja) 1998-09-14 2000-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6906360B2 (en) 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
US7314804B2 (en) * 2005-01-04 2008-01-01 Intel Corporation Plasma implantation of impurities in junction region recesses
US7465976B2 (en) * 2005-05-13 2008-12-16 Intel Corporation Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
DE102006015075A1 (de) * 2006-03-31 2007-10-11 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bereitstellung von Verspannungsquellen in MOS-Transistoren in unmittelbarer Nähe zu einem Kanalgebiet
US7833852B2 (en) * 2007-07-23 2010-11-16 Freescale Semiconductor, Inc. Source/drain stressors formed using in-situ epitaxial growth
US7883976B2 (en) 2007-12-13 2011-02-08 International Business Machines Corporation Structure and method for manufacturing device with planar halo profile
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8482084B2 (en) * 2010-03-18 2013-07-09 International Business Machines Corporation SOI schottky source/drain device structure to control encroachment and delamination of silicide
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
US8796788B2 (en) * 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US8772120B2 (en) 2012-05-24 2014-07-08 United Microelectronics Corp. Semiconductor process
US8912608B2 (en) 2012-08-17 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US20140048888A1 (en) 2012-08-17 2014-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained Structure of a Semiconductor Device
US8741759B2 (en) * 2012-11-08 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a semiconductor device
US9831341B2 (en) 2014-06-16 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated circuit
US9627512B2 (en) * 2014-08-13 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Field effect transistor with non-doped channel

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6010921A (en) * 1997-05-23 2000-01-04 Sharp Kabushiki Kaisha Method of fabricating a field-effect transistor utilizing an SOI substrate
US20020190284A1 (en) * 1999-12-30 2002-12-19 Anand Murthy Novel mos transistor structure and method of fabrication
US6383937B1 (en) * 2000-11-17 2002-05-07 Vanguard International Semiconductor Corp. Method of fabricating a silicon island
US20030162358A1 (en) * 2002-02-26 2003-08-28 International Business Machines Corporation Method of forming a fully-depleted soi (silicon-on-insulator) mosfet having a thinned channel region
CN1898785A (zh) * 2003-10-24 2007-01-17 英特尔公司 外延沉积的源极/漏极
CN1707796A (zh) * 2004-06-08 2005-12-14 株式会社瑞萨科技 非易失半导体存储器件及其制造方法
CN102282668A (zh) * 2008-09-30 2011-12-14 先进微装置公司 嵌埋硅/锗材料相对沟道区的偏移降低的晶体管
CN102456579A (zh) * 2010-10-27 2012-05-16 国际商业机器公司 具有局部的极薄绝缘体上硅沟道区的半导体器件
CN103311237A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 基于FinFET的ESD器件及其形成方法
CN103378006A (zh) * 2012-04-23 2013-10-30 中芯国际集成电路制造(上海)有限公司 应力记忆技术中形成应力层的方法
TW201409579A (zh) * 2012-05-18 2014-03-01 Renesas Electronics Corp 半導體裝置及其製造方法

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