KR20160065747A - 다단 핀 형성 방법 및 그 구조체 - Google Patents

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Abstract

다단 핀 프로파일을 갖는 반도체 디바이스의 제조 방법은 기판을 제공하는 것 및 기판 위에 제1 스페이서 폭을 갖는 제1 스페이서를 형성하는 것을 포함한다. 제1 스페이서는 제1 에칭 프로세스 동안 기판의 제1 부분을 마스킹한다. 예로서, 제1 에칭 프로세스는 제1 단 핀 영역을 형성하도록 기판 상에 수행되고, 제1 단 핀 영역의 폭은 제1 스페이서 폭에 실질적으로 동일하다. 제2 스페이서 폭을 갖는 제2 스페이서가 기판 위에 형성되고, 제2 스페이서 및 제1 단 핀 영역은 제2 에칭 프로세스 동안 기판의 제2 부분을 마스킹한다. 몇몇 예에서, 제2 에칭 프로세스는 제2 단 핀 영역을 형성하도록 기판 상에 수행되고, 제2 단 핀 영역의 폭은 제1 단 핀 영역의 폭보다 크다.

Description

다단 핀 형성 방법 및 그 구조체 {MULTI-STAGE FIN FORMATION METHODS AND STRUCTURES THEREOF}
전자 산업은 다수의 점점 더 복잡하고 정교한 기능을 지원하는 것이 동시에 가능한 더 소형의 더 고속의 전자 디바이스를 위한 점점 더 증가하는 수요를 경험하고 있다. 이에 따라, 저비용, 고성능 및 저전력 집적 회로(integrated circuits: ICs)를 제조하기 위한 반도체 산업에서의 계속적인 경향이 존재한다. 지금까지, 이들 목표는 반도체 IC 치수를 축소 스케일링하고(scaling down)(예를 들어, 최소 특징부 크기) 이에 의해 제조 효율을 향상시키고 연계 비용을 낮춤으로써 대부분 성취되어 왔다. 그러나, 이러한 스케일링은 반도체 제조 프로세스에 증가된 복잡성을 도입하였다. 따라서, 반도체 IC 및 디바이스의 계속되는 진보의 실현은 반도체 제조 프로세스 및 기술의 유사한 진보를 요구하고 있다.
최근에, 멀티게이트 디바이스가 게이트-채널 결합을 증가시킴으로써 게이트 제어를 향상시키고, 오프 상태를 감소시키고, 단채널 효과(short-channel effects: SCEs)를 감소시키기 위한 노력시에 도입되어 왔다. 도입되어 있는 하나의 이러한 멀티게이트 디바이스는 핀 전계 효과 트랜지스터(fin field-effect transistor: FinFET)이다. FinFET는 이것이 그 위에 형성되는 기판으로부터 연장하고 FET 채널을 형성하는 데 사용되는 핀형 구조체로부터 그 명칭을 얻었다. FinFET는 종래의 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor: CMOS) 프로세스와 호환성이 있고, 이들의 3차원 구조체는 게이트 제어를 유지하고 SCE를 완화하면서 이들 CMOS 프로세스가 적극적으로 스케일링될 수 있게 한다. 그러나, FinFET 디바이스의 계속적인 스케일링은 또한 좁은 핀 구조체 상의 스트레인층(strained layer)의 전개를 위한 증가된 어려움, 뿐만 아니라 감소된 접촉 랜딩 마진(landing margin) 및 증가된 접촉 저항과 같은 문제점을 유도하고 있다. 게다가, 1단 핀 프로파일을 갖는 FinFET에 있어서, 테이퍼진 핀 프로파일(예를 들어, 핀의 상부 부근에서 직선형 및 핀의 저부 부근에서 원형)의 다양한 요구에 기인하는 양호한 제어를 제공하는 것이 과제일 수도 있다. 2단 핀 프로파일은 상기 문제점의 일부를 처리할 수도 있지만, 2단 핀 프로파일의 종래의 패터닝은 포토리소그래픽 기술을 사용하여 임계 특징부의 패터닝을 포함한다. 잘 알려진 바와 같이, 포토리소그래피 프로세스는 사용된 장비(예를 들어, 포토리소그래피 스텝퍼)의 이들의 정렬 정밀도, 및 반복성이 제한되어 있다. 따라서, FinFET 임계 치수(critical dimensions: CDs)는 포토리소그래피 동안 임계 특징부의 오정렬에 의해 직접 영향을 받을 수도 있다. 더욱이, 정렬 에러는 열화된 디바이스 성능 및/또는 디바이스 고장을 유도할 수 있다. 따라서, 현존하는 기술은 모든 관점에서 완전히 만족스러운 것으로 입증되어 있지 않다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실시에 따르면, 다양한 특징들은 실제 축적대로 도시되어 있지 않다는 것이 주목되어야 한다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 발명의 하나 이상의 양태에 따른 FinFET 디바이스 또는 그 부분을 제조하는 방법의 흐름도.
도 2 내지 도 13은 도 1의 방법의 하나 이상의 양태에 따라 제조된 디바이스(200)의 실시예의 단면도.
도 14a는 도 1의 방법의 단계들 중 하나 이상에 따라 제조된 디바이스의 상하 평면도.
도 14b는 도 14a의 섹션 AA'에 실질적으로 평행한 평면을 따른 디바이스의 단면도.
도 14c는 도 14a의 섹션 BB'에 실질적으로 평행한 평면을 따른 디바이스의 단면도.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있도록 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 설명될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다.
본 발명은 멀티게이트 트랜지스터 또는 본 명세서에서 FinFET 디바이스라 칭하는 핀형 멀티게이트 트랜지스터의 형태의 실시예를 제시한다는 것이 또한 주목된다. 이러한 디바이스는 P-형 금속 산화물 반도체 FinFET 디바이스 또는 N-형 금속 산화물 반도체 FinFET 디바이스를 포함할 수도 있다. FinFET 디바이스는 듀얼 게이트 디바이스, 트라이 게이트 디바이스, 벌크 디바이스, 실리콘 온 절연체(silicon-on-insulator: SOI) 디바이스, 및/또는 다른 구성일 수도 있다. 당 기술 분야의 숙련자는 본 발명의 양태로부터 이익을 얻을 수도 있는 반도체 디바이스의 다른 예를 인식할 수도 있다. 예를 들어, 본 명세서에 설명된 바와 같은 몇몇 실시예는 또한 게이트 올 어라운드(gate-all-around: GAA) 디바이스, 오메가 게이트(Omega-gate: Ω-gate) 디바이스, 또는 파이 게이트(Pi-gate: Π-gate) 디바이스에 적용될 수도 있다.
도 1에는 기판 상에 배치된 자기 정렬된(self-aligned) 다단 핀의 제조를 포함하는 반도체 제조 방법(100)이 도시되어 있다. 본 명세서에 사용될 때, 용어 "자기 정렬된" 또는 "자기 정렬된 프로세스"는 그에 의해 미리 존재하는 기판 특징부가 후속층 또는 특징부를 패터닝하기 위한 마스크로서 사용되는 프로세스를 설명하는 데 사용된다. 예를 들어, 종래의 자기 정렬된 게이트 프로세스는 게이트 스택의 일 측에 인접한 소스/드레인 특징부(예를 들어, 이온 주입을 통해 형성됨)의 후속의 형성을 위한 마스크로서 트랜지스터 게이트 스택의 사용을 포함한다. 디바이스 기하학적 형상이 계속 축소 스케일링됨에 따라, 포토리소그래픽 프로세스는 점점 더 과제가 된다. 예를 들어, 포토리소그래피 프로세스는 사용된 장비(예를 들어, 포토리소그래피 스텝퍼)의 이들의 정렬 정밀도 및 반복성이 제한될 수도 있다. 이와 같이, FinFET 임계 치수(CD)의 포토리소그래픽 패터닝은 포토리소그래픽 프로세스 동안 임계 특징부의 오정렬에 의해 직접 영향을 받을 수도 있다. 본 발명의 실시예는 이하에 설명되는 바와 같이, 고도로 스케일링된 구조체 및 디바이스의 리소그래픽 패터닝과 연계된 문제점의 적어도 일부를 완화하기 위해 FinFET 디바이스의 형성에 있어서 하나 이상의 자기 정렬된 프로세스를 이용한다. 방법(100)은 상보형 금속 산화물 반도체(CMOS) 기술 프로세스 흐름의 특징을 갖고 따라서 단지 본 명세서에 간략하게 설명되는 단계들을 포함한다는 것이 이해된다. 부가의 단계는 방법(100) 전, 후 및/또는 동안 수행될 수도 있다.
도 2 내지 도 13은 도 1의 방법(100)의 다양한 스테이지에 따른 반도체 디바이스(200)의 실시예의 단면도이다. 반도체 디바이스(200)의 부분은 CMOS 기술 프로세스 흐름에 의해 제조될 수도 있고, 따라서 몇몇 프로세스는 본 명세서에 단지 간략하게만 설명된다는 것이 이해된다. 또한, 반도체 디바이스(200)는 부가의 트랜지스터, 쌍극 접합 트랜지스터, 저항기, 캐패시터, 인덕터, 다이오드, 퓨즈, 정적 랜덤 액세스 메모리(static random access memory: SRAM) 및/또는 다른 논리 회로 등과 같은 다른 유형의 디바이스와 같은 다양한 다른 디바이스 및 특징부를 포함할 수도 있지만, 본 명세서의 발명적 개념의 더 양호한 이해를 위해 간단화된다. 몇몇 실시예에서, 반도체 디바이스(200)는 상호접속될 수도 있는 PFET, NFET 등을 포함하는 복수의 반도체 디바이스(예를 들어, 트랜지스터)를 포함한다. 더욱이, 도 2 내지 도 13을 참조하여 제공된 임의의 설명을 포함하는 방법(100)의 프로세스 단계는 단지 예시적이고, 이어지는 청구범위에 구체적으로 언급된 것을 넘어 한정되도록 의도되는 것은 아니라는 것이 주목된다.
방법(100)은 블록 102에서 시작하고, 여기서 하드마스크층을 포함하는 기판이 제공된다. 도 2의 예를 참조하면, 블록 102의 실시예에서, 기판(202)이 제공된다. 몇몇 실시예에서, 기판(202)은 실리콘 기판과 같은 반도체 기판일 수도 있다. 기판(202)은 반도체 기판 상에 형성된 도전층 또는 절연층을 포함하는 다양한 층을 포함할 수도 있다. 기판(202)은 당 기술 분야에 공지된 바와 같이 디자인 요구에 따라 다양한 도핑 구성을 포함할 수도 있다. 기판(202)은 게르마늄(Ge), 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe) 또는 다이아몬드와 같은 다른 반도체를 또한 포함할 수도 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수도 있다. 예로서, 몇몇 실시예에서, 기판(202)은 실리콘 포스파이드(SiP), 실리콘 인 카바이드(SiPC), 실리콘 온 절연체(SOI) 구조체, SiGe 온 SOI 구조체, Ge 온 SOI 구조체, III-VI족 재료, 또는 상기 재료들 중 임의의 것의 조합을 또한 포함할 수도 있다. 또한, 기판(202)은 선택적으로 에피택셜층(에피층)을 포함할 수도 있고, 성능 향상을 위해 스트레인을 받을 수도 있고, 그리고/또는 다른 적합한 향상 특징부를 가질 수도 있다.
도 2의 예에 도시되어 있는 바와 같이, 제1 유전체 층(204)이 반도체 기판(202) 위에 형성되고, 제2 유전체 층(206)이 제1 유전체 층(204) 위에 형성된다. 몇몇 실시예에서, 제1 유전체 층(204)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고-K 유전 재료, 실리콘 카바이드, 또는 이들의 조합과 같은 적합한 유전 재료로 형성된 하드마스크(hard mask: HM) 층을 포함한다. 몇몇 실시예에서, 제2 유전체 층(206)은 다결정질 Si, 비정질 Si, SiO2, SiON, Si3N4, 고-K 유전 재료, 또는 이들의 조합과 같은 적합한 재료로 형성된 희생층을 포함한다. 다양한 실시예에서, 제1 및 제2 유전체 층(204, 206)의 각각은 화학적 기상 증착(chemical vapor deposition: CVD), 물리적 기상 증착(physical vapor deposition: PVD), 원자층 증착(atomic layer deposition: ALD), 열적 산화, e-빔 증착, 또는 이들의 임의의 조합과 같은 적합한 성막 프로세스에 의해 성막될 수도 있다.
방법(100)은 이어서 블록 104로 진행하고, 여기서 제1 스페이서는 제1 단 핀 영역을 규정하도록 형성된다. 도 3의 예를 참조하면, 그리고 블록 104의 실시예에서, 맨드릴(302, 304, 306)이 제2 유전체 층(206) 상에 형성된다. 다양한 실시예에서, 맨드릴(302, 304, 306)은 각각의 맨드릴(302, 304, 306)의 측벽 상의 스페이서(302A, 304A, 306A)의 형성을 위한 일시적 지지 구조체로서 각각 기능한다. 몇몇 실시예에서, 맨드릴(302, 304, 306)은 폴리-Si, Ge, SiGe 또는 다른 재료와 같은 적합한 층의 성막(예를 들어, CVD, ALD, PVD에 의해), 패터닝 및 에칭에 의해 형성된다. 몇몇 예에서, 각각의 맨드릴(302, 304, 306)은 이후에 형성된 핀 영역들 사이에 원하는 간격을 제공하도록 구성될 수도 있는 폭(W1, W2, W3)을 각각 갖는다. 몇몇 예에서, 맨드릴(302, 304, 306)의 측벽 상에 배치된 스페이서(302A, 304A, 306A)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고-K 유전 재료, 실리콘 카바이드, 또는 이들의 조합과 같은 유전 재료를 포함할 수도 있다. 예로서, 스페이서(302A, 304A, 306A)는 맨드릴(302, 304, 306) 위에 유전 재료를 성막하고 유전 재료를 이방성 에칭백(etching back)함으로써 형성될 수도 있다. 몇몇 실시예에서, 에치백 프로세스[예를 들어, 스페이서(302A, 304A, 306A)의 형성을 위한]는 에치 선택성을 향상시키고 오버-에치 제어를 제공하기 위한 다단계 에칭 프로세스를 포함할 수도 있다. 몇몇 예에서, 각각의 스페이서(302A, 304A, 306A)는 제1 스페이서 폭(WS1)을 갖는다. 몇몇 실시예에서, 제1 스페이서 폭은 약 4 내지 25 nm일 수도 있다. 일반적으로, 각각의 맨드릴 및 스페이서를 위해 사용된 재료는 맨드릴(302, 304, 306)과 후속 형성된 스페이서(302A, 304A, 306A) 사이에 에치 선택성이 존재하도록 선택될 수도 있다.
도 4의 예를 참조하면, 블록 104의 실시예에서, 맨드릴(302, 304, 306)이 선택적으로 제거되어(예를 들어, 습식 또는 건식 에칭 프로세스에 의해), 스페이서(302A, 304A, 306A)를 남겨둔다. 몇몇 실시예에서, 맨드릴(302, 304, 306)의 제거 후에 스페이서(302A, 304A, 306A)는 이하에 설명되는 바와 같이, 제1 단 핀 영역을 규정하는 데 사용될 수도 있다. 예를 들어, 스페이서(302A, 304A, 306A)에 의해 규정된 패턴은 본 발명의 실시예에 따라, 복수의 핀들 영역의 제1 핀 영역을 형성하기 위해, 이러한 하위층을 에칭함으로써, 하나 이상의 하위층[예를 들어, 제1 및 제2 유전체 층(204, 206)] 상에 전사될 수도 있다.
방법(100)은 이어서 블록 106으로 진행하고, 여기서 하드마스크(HM) 층이 에칭되고 제1 단 핀 영역이 제1 스페이서에 의해 규정된 바와 같이 형성된다. 도 5의 예를 먼저 참조하면, 블록 106의 실시예에서, 제1 및 제2 유전체 층(204, 206)이 에칭된다(예를 들어, 습식 또는 건식 에칭에 의해). 도시되어 있는 바와 같이, 스페이서(302A, 304A, 306A)는 에치 마스크로서 기능하고, 스페이서(302A, 304A, 306A)에 의해 규정된 패턴은 하위에 있는 에칭된 유전체 층(204, 206)에 전사되어, 제1 유전체 층부(204A) 및 제1 유전체 층부(204A) 상의 제2 유전체 층부(206A)를 생성한다. 그 후에, 도 6의 예를 참조하면, 블록 106의 실시예에서, 기판(202)은 복수의 제1 단 핀 영역(602)을 형성하도록 에칭되고(예를 들어, 습식 또는 건식 에칭에 의해), 여기서 스페이서(302A, 304A, 306A)는 에치 마스크로서 기능하고, 스페이서(302A, 304A, 306A)에 의해 규정된 패턴이 기판(202)에 전사된다. 몇몇 실시예에서, 복수의 제1 단 핀 영역(602)은 약 20 nm 내지 70 nm의 깊이(D1)로 기판(202)을 에칭함으로써 형성된다. 몇몇 예에서, 각각의 제1 단 핀 영역(602)은 이하에 설명되는 바와 같이, FinFET 디바이스의 채널 영역을 규정한다. 따라서, 도 6에 도시되어 있는 바와 같이, 복수의 핀들 스택(604)이 형성되고, 여기서 복수의 핀들 스택(604)의 각각은 제1 단 핀 영역(602), 제1 단 핀 영역(602) 상의 제1 유전체 층부(204A), 제1 유전체 층부(204A) 상의 제2 유전체 층부(206A), 및 제2 유전체 층부(206A) 위의 스페이서[스페이서(302A, 304A, 306A) 중 하나]를 포함한다. 부가적으로, 몇몇 실시예에서, 복수의 핀들 스택(604)의 각각은 전술된 바와 같이, 스페이서(302A, 304A, 306A)가 하위에 있는 특징부를 패터닝하기 위한 마스크로서 사용됨에 따라, 대략 제1 스페이서 폭(WS1)과 동일한 제1 폭을 갖는다. 따라서, 몇몇 실시예에서, 복수의 핀들 스택(604)의 각각은 약 4 내지 25 nm의 핀 폭을 갖는다.
방법(100)은 이어서 블록 108로 진행하고, 여기서 제2 스페이서가 제2 단 핀 영역을 규정하도록 형성된다. 도 7의 예를 참조하면, 블록 108의 실시예에서, 스페이서 재료(702)가 기판(202) 위에 형성된다. 특히, 다양한 예에서, 스페이서 재료(702)는 복수의 핀들 스택(604)의 각각 위에 형성된다. 몇몇 예에서, 스페이서 재료(702)는 복수의 핀들 스택(604)의 각각 위에 성막된(예를 들어, ALD, CVD 또는 PVD에 의해) 콘포멀 필름(conformal film)을 포함한다. 스페이서 재료(702)는, 스페이서(302A, 304A, 306A)와 같이, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고-K 유전 재료, 실리콘 카바이드, 또는 이들의 조합을 포함할 수도 있다. 도시되어 있는 바와 같이, 몇몇 실시예에서, 스페이서(302A, 304A, 306A)는 스페이서 재료(702)의 형성 전에 선택적으로 제거될 수도 있다. 몇몇 예에서, 스페이서 재료(702)는 제2 스페이서 폭(WS2)을 갖는다. 몇몇 실시예에서, 제2 스페이서 폭은 약 2 내지 15 nm일 수도 있다. 따라서, 몇몇 예에서, 예를 들어 영역(708) 및 영역(710)에서, 제1 총 핀폭(WT1)이 개별 핀 스택(604)의 폭[즉, 폭(WS1)]과 핀 스택(604)의 각각의 측벽 상에 형성된 스페이서 재료(702)를 고려하기 위한 제2 스페이서의 폭의 2배(즉, 2×WS2)의 합으로서 정의될 수도 있다. 몇몇 경우에, 복수의 핀들 스택(604)의 인접한 핀 스택이 서로 근접할 때[예를 들어, 영역(704) 및 영역(706)에서와 같이], 개별의 이웃하는 핀 스택 위에 형성된 스페이서 재료(702)는 함께 병합될 수도 있다. 이러한 경우에, 개별 핀 스택(604)의 폭(즉, 2×WS1)과, 제2 총 핀폭(WT2)이 영역(704, 706) 내의 핀 스택(604)의 최외측 측벽 상에 형성된 스페이서 재료(702)를 고려하기 위한 제2 스페이서의 폭의 2배(즉, 2×WS2)와, 전술된 맨드릴(302, 306)에 의해 규정된 바와 같이 핀 스택(604) 사이의 간격(즉, W1, W3)의 합으로서 정의될 수도 있다. 일반적으로, 복수의 N개의 개별 이웃하는 핀 스택에 대해, 총 핀폭(WTN)은 복수의 N개의 개별 핀 스택(604)의 폭(즉, N×WS1)과, N개의 핀 스택(604)의 최외측 측벽 상에 형성된 스페이서 재료(702)를 고려하기 위한 제2 스페이서의 폭의 2배(즉, 2×WS2)와, N개의 핀 스택(604) 사이의 간격(즉, W2)의 합으로서 정의될 수도 있다. 게다가, 몇몇 실시예에서, 인접한 핀들[이웃하는 영역(708, 710) 내의] 사이의 간격(W2)은 인접한 핀들[영역(704 또는 706) 내의] 사이의 간격(W1 또는 W3)의 대략 1.5배 초과이다. 몇몇 예에서, 대략 1.5배 더 큰 W2 간격은 인접한 핀들[예를 들어, 이웃하는 영역(708, 710) 내의]의 측벽 상에 형성된 스페이서 재료(702)가 물리적으로 분리되어 유지되고, 반면에 영역(704, 706)에서와 같이 더 근접하게 이격된[예를 들어, 간격(W1, W3)을 갖는] 인접한 핀의 측벽 상에 형성된 스페이서 재료(702)가 물리적으로 함께 병합되는 것을 보장한다. 몇몇 실시예에서, 영역(704, 706) 내의 인접한 핀에 대한 핀 피치는 약 35 nm 미만일 수도 있다.
블록 108의 다른 실시예에서, 도 8의 예를 참조하면, 스페이서 재료(702)가 에칭된다. 몇몇 실시예에서, 스페이서 재료(702)는 이방성 에칭된다. 다양한 예에서, 스페이서 재료(702)의 에칭은 에칭 선택성을 향상시키고 오버에치 제어를 제공하기 위한 다단계 에칭 프로세스를 포함할 수도 있다. 몇몇 실시예에서, 스페이서 재료(702)의 에칭은 각각의 영역(704, 706, 708, 710) 사이의 스페이서 재료(702)를 제거하여, 하위에 있는 기판 재료(202)를 드러낸다. 부가적으로, 도 8에 도시되어 있는 바와 같이, 스페이서 재료(702)의 에칭은 각각의 핀 스택(604)의 상부면으로부터 스페이서 재료(702)를 제거할 수도 있다. 특히, 각각의 영역(704, 706, 708, 710) 사이의 스페이서 재료(702)의 에칭은 이하에 설명되는 바와 같이, 제2 단 핀 영역의 형성의 준비시에 수행된다.
방법(100)은 이어서 블록 110으로 진행하고, 여기서 제1 단 핀 영역 및 제2 스페이서에 의해 규정된 바와 같은 제2 단 핀 영역이 형성된다. 도 9의 예를 참조하면, 블록 110의 실시예에서, 복수의 트렌치(902)가 기판(202) 내에 형성된다. 다양한 실시예에서, 복수의 트렌치(902)는 기판(202)을 에칭함으로써(예를 들어, 습식 또는 건식 에칭에 의해) 형성된다. 특히, 복수의 트렌치(902)를 형성하기 위한 기판(202)의 에칭은 또한 복수의 제2 단 핀 영역(904)을 형성하는 기능을 한다. 몇몇 실시예에서, 트렌치(902)를 형성하는 데 사용된 에치의 등방성은 제2 단 핀 영역(904)의 원하는 핀 프로파일(즉, 핀 각도)을 제공하기 위해 조정될 수도 있다. 다양한 실시예에서, 각각의 영역(704, 706, 708, 710) 내의 하나 이상의 핀 스택(604) 및 스페이서 재료(702)[예를 들어, 핀 스택(604)의 측벽 상의]는 트렌치(902)의 형성을 위한 에치 마스크로서 기능한다. 특히, 제2 단 핀 영역(904)의 폭은 제1 핀폭[예를 들어, 영역(708, 710) 내의 WT1], 제2 총 핀폭[예를 들어, 영역(704, 706) 내의 WT2]에 의해, 또는 일반적으로 전술된 바와 같이 총 핀폭(WTN)에 의해 정의된다. 몇몇 예에서, 제1 단 핀 영역(602)에 대한 제2 단 핀 영역(904)의 폭의 비는 예를 들어, 제1 단 및 제2 단 핀 영역 사이의 계면(905)에서, 약 1.2 초과이다. 몇몇 예에서, 제2 단 핀 영역(904)과 제1 단 핀 영역(602) 사이의 이러한 폭비는 후속의 소스/드레인 형성을 위한 부가의 접점 랜딩 영역을 제공하는 데, 이는 접촉 저항을 낮추는 것을 돕는다. 특히, 다양한 실시예에서, 제2 단 핀 영역(904)의 폭은 접점 랜딩폭(CW)을 규정한다. 본 발명의 실시예는 유리하게는 넓은 소스/드레인 접점 랜딩폭(CW)을 제공한다. 도시되어 있는 바와 같이 그리고 도 14를 참조하여 이하에 더 상세히 설명되는 바와 같이, 큰 접점 랜딩 마진을 제공함으로써, 핀 구조체 상의 스트레인층의 전개가 더 용이하고, 소스/드레인 접촉 저항이 감소될 수 있다.
몇몇 실시예에서, 복수의 트렌치(902), 및 따라서 복수의 제2 단 핀 영역(904)은 약 10 nm 내지 300 nm의 깊이(D2)만큼 기판(202)을 에칭함으로써 형성된다. 더욱이, 후속의 특징부[즉, 트렌치(902) 및 제2 단 핀 영역(904)]를 패터닝하기 위한 마스크로서 이전에 패터닝된 특징부[즉, 핀 스택(604) 및 스페이서 재료(702)]의 사용은 자기 정렬된 다단 핀의 형성을 가능하게 한다. 이러한 자기 정렬된 프로세스를 사용하여 FinFET 디바이스를 포함할 수도 있는 디바이스(200)의 제조는 고도로 스케일링된 구조체 및 디바이스의 리소그래픽 패터닝과 연계된 문제점들의 적어도 일부를 완화하는 기능을 한다. 블록 110의 다른 실시예에서, 도 10의 예를 참조하면, 각각의 핀 스택(604)의 측벽 상의 스페이서 재료(702)는 선택적으로 제거되어(예를 들어, 습식 또는 건식 에칭 프로세스에 의해), 핀 스택(604)[제1 단 핀 영역(602)을 포함함] 및 제2 단 핀 영역(904)을 남겨둔다.
방법(100)은 이어서 블록 112로 진행하고, 여기서 격리 영역이 형성된다. 몇몇 실시예에서, 형성된 격리 영역은 하나 이상의 얕은 트렌치 격리(shallow trench isolation: STI) 특징부를 포함할 수도 있다. 도 11의 예를 참조하면, 블록 112의 실시예에서, 유전체(1102)가 기판(202) 위에 성막되어, 유전체(1102)로 트렌치(902)를 충전하고, 이에 의해 이웃하는 핀 스택(604)을 격리한다. 몇몇 실시예에서, 격리 영역을 형성하는 데 사용된 유전체(1102)는 SiO2, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass: FSG), 저-k 유전체, 다른 적합한 재료, 또는 이들의 조합, 및/또는 당 기술 분야에 공지된 다른 적합한 재료를 포함한다. 격리 영역의 형성에 사용된 유전체(1102)는 CVD, ALD, PVD, 또는 다른 적합한 프로세스에 의해 성막될 수도 있다. 몇몇 실시예에서, 격리 영역의 형성에 사용된 유전체(1102)는 유전체의 품질을 향상하도록 어닐링된다. 몇몇 실시예에서, 필드 산화물, LOCOS 특징부, 및/또는 다른 적합한 격리 특징부가 기판 상에 그리고/또는 내에 구현될 수도 있다. 그러나, 다른 실시예가 가능하다. 예를 들어, 몇몇 실시예에서, 격리 영역은 예를 들어 하나 이상의 라이너층을 갖는 다층 구조체를 포함할 수도 있다.
블록 112의 다른 실시예에서, 도 11의 예를 재차 참조하면, 격리 영역을 형성하는 데 사용된 유전체(1102)가 예를 들어 CMP 프로세스에 의해 박형화되고 평탄화된다. 예를 들어, CMP 프로세스는 과잉의 유전체(1102) 재료(격리 영역을 형성하는 데 사용됨)를 제거하고 반도체 디바이스(200)의 상부면을 평탄화하도록 수행될 수도 있다. 몇몇 실시예에서, 격리 영역은 핀 활성 영역[예를 들어, 핀(604)]을 격리하도록 구성된다. 몇몇 실시예에서, 핀(604)을 개재하는 격리 영역은 예를 들어, 하나 이상의 라이너층을 갖는 다층 구조체를 포함할 수도 있다.
방법(100)은 이어서 블록 114로 진행하고, 여기서 격리 영역이 리세스 형성된다. 몇몇 실시예에서, 리세스 형성 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수도 있다. 도 12의 예를 참조하면, 각각의 핀(604A) 주위의 유전 재료(1102)가 리세스 형성되어 제1 단 핀 영역(602)의 상부 부분을 측방향으로 노출한다. 몇몇 실시예에서, 리세스 형성 깊이는 노출된 상부 부분의 원하는 높이('H')를 생성하도록 제어된다(예를 들어, 에칭 시간을 제어함으로써).
블록 114의 부가의 실시예에서, 제1 유전체 층부(204A) 및 제2 유전체 층부(206A)(도 11)는 핀 스택(604)으로부터 제거되어, 전술된 핀(604A)을 남겨둔다. 몇몇 예에서, 제1 및 제2 유전체 층부(204A, 206A0의 제거는 격리 영역을 리세스 형성하기 전에 수행될 수도 있다. 몇몇 경우에, 제1 및 제2 유전체 층부(204A, 206A)의 제거는 격리 영역을 리세스 형성한 후에 수행될 수도 있다. 몇몇 실시예에서, 제1 및 제2 유전체 층부(204A, 206A)의 제거는 전술된 하드마스크(HM) 층 및 희생층의 제거를 포함한다. 제1 및 제2 유전체 층부(204A, 206A)의 제거는 적합한 에칭 프로세스(예를 들어, 건식 또는 습식 에칭)를 사용하여 수행될 수도 있다. 몇몇 실시예에서, CMP 프로세스가 제1 및 제2 유전체 층부(204A, 206A)를 제거하고 반도체 디바이스(200)의 상부면을 평탄화하도록 수행될 수도 있다. 임의의 경우에, 도 12의 예는 격리 영역(예를 들어, STI 격리 영역)을 형성하기 위해 유전 재료(1102)를 리세스 형성한 후에 그리고 제1 및 제2 유전체 층부(204A, 206A)의 제거 후에 반도체 디바이스(200)를 도시하고 있다.
몇몇 실시예에서, 우물 이식이 또한 이온 주입 프로세스를 사용하여 그리고 적합한 N-형 또는 P-형 도펀트를 채용하여 수행될 수도 있다[예를 들어, 제1 단 및 제2 단 핀 영역(602, 904) 중 하나 또는 모두 내로]. 대안적으로, 몇몇 실시예에서, 제1 단 및 제2 단 핀 영역(602, 904) 중 하나 또는 모두는 하나 이상의 에피택셜 성장된 도핑된 층을 포함할 수도 있다. 몇몇 실시예에서, 제1 단 및 제2 단 핀 영역(602, 904)은 N-형 및 P-형 핀의 모두를 포함할 수도 있고, 여기서 각각의 N-형 및 P-형 핀은 개별 프로세스 단계를 사용하여 주입된다. 예로서, N-형 도펀트는 비소, 인, 안티몬, 또는 다른 N-형 공여체 재료를 포함할 수도 있다. 다른 예에서, P-형 도펀트는 붕소, 알루미늄, 갈륨, 인듐, 또는 다른 P-형 수용체 재료를 포함할 수도 있다. 몇몇 실시예에서, N-형 또는 P-형 도펀트는 제1 단 및 제2 단 핀 영역(602, 904) 중 하나 또는 모두 내로 펀치 스루 방지(anti-punch through: APT) 이온 주입을 수행하는 데 사용될 수도 있다. 몇몇 예에서, 다른 이온 주입 프로세스는 또한 임계 전압(Vt) 조정 이식물, 할로(halo) 이식물, 우물 이식물, 또는 다른 적합한 이식물을 포함하는, 제1 단 및 제2 단 핀 영역(602, 904) 중 하나 또는 모두 내로 수행될 수도 있다.
제1 단 및 제2 단 핀 영역(602, 904)은, 기판(202)과 같이, 실리콘 또는 게르마늄(Ge), 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe) 또는 다이아몬드와 같은 다른 원소 반도체를 포함할 수도 있다는 것이 주목되어야 한다. 대안적으로, 제1 단 및 제2 단 핀 영역(602, 904)은 화합물 반도체 및/또는 합금 반도체를 포함할 수도 있다. 예로서, 몇몇 실시예에서, 제1 단 및 제2 단 핀 영역(602, 904)은 실리콘 포스파이드(SiP), 실리콘 인 카바이드(SiPC), 실리콘 온 절연체(SOI) 구조체, SiGe 온 SOI 구조체, Ge 온 SOI 구조체, III-VI족 재료, 또는 상기 재료들 중 임의의 것의 조합을 또한 포함할 수도 있다. 또한, 제1 단 및 제2 단 핀 영역(602, 904)은 선택적으로 에피택셜층(에피층)을 포함할 수도 있고, 성능 향상을 위해 스트레인을 받을 수도 있고, 그리고/또는 다른 적합한 향상 특징부를 가질 수도 있다.
방법(100)은 이어서 블록 116으로 진행하고, 여기서 게이트 스택이 형성된다. 블록 116의 실시예에서, 도 13을 참조하면, 고-K/금속 게이트 스택(1302, 1304)이 디바이스(200) 상에 성막되고 패터닝될 수도 있다. 몇몇 실시예에서, 고-K/금속 게이트 스택(1302, 1304)은 제1 단 핀 영역(602)(FinFET 채널 영역을 포함함)의 노출된 부분 위에 형성된 계면층, 계면층 위에 형성된 고-K 게이트 유전체 층, 및 고-K 게이트 유전체 층 위에 형성된 금속층을 포함한다. 고-K 게이트 유전체는 본 명세서에 사용되고 설명되는 바와 같이, 예를 들어 열 실리콘 산화물의 것(~3.9)보다 큰 높은 유전 상수를 갖는 유전 재료를 포함한다. 고-K/금속 게이트 스택 내에 사용된 금속층은 금속, 금속 합금, 또는 금속 실리사이드를 포함할 수도 있다. 부가적으로, 고-K/금속 게이트 스택(1302, 1304)의 형성은 다양한 게이트 재료를 형성하기 위한 성막 및 과잉의 게이트 재료를 제거하여 이에 의해 반도체 디바이스(200)의 상부면을 평탄화하기 위한 하나 이상의 CMP 프로세스를 포함한다.
다양한 실시예에서, 고-K/금속 게이트 스택(1302, 1304)의 계면층은 실리콘 산화물(SiO2), HfSiO 또는 실리콘 산질화물(SiON)과 같은 유전 재료를 포함할 수도 있다. 계면층은 화학적 산화, 열적 산화, 원자층 증착(ALD), 화학적 기상 증착(CVD), 및/또는 다른 적합한 방법에 의해 형성될 수도 있다. 고-K/금속 게이트 스택(1302, 1304)의 게이트 유전체 층은 하프늄 산화물(HfO2)과 같은 고-K 유전체 층을 포함할 수도 있다. 대안적으로, 고-K/금속 게이트 스택(1302, 1304)의 게이트 유전체 층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON), 이들의 조합, 또는 다른 적합한 재료와 같은 다른 고-K 유전체를 포함할 수도 있다. 고-K/금속 게이트 스택(1302, 1304)의 고-K 게이트 유전체 층은 ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적합한 방법에 의해 형성될 수도 있다. 고-K/금속 게이트 스택(1302, 1304)의 금속층은 단층 또는 대안적으로 다층 구조체, 예를 들어 디바이스 성능을 향상시키기 위한 선택된 일함수를 갖는 금속층(일함수 금속층), 라이너층, 습윤층, 접착층, 금속 합금 또는 금속 실리사이드의 다양한 조합을 포함할 수도 있다. 예로서, 고-K/금속 게이트 스택(1302, 1304)의 금속층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적합한 금속 재료 또는 이들의 조합을 포함할 수도 있다. 게다가, 금속층은 N-형 또는 P-형 일함수를 제공할 수도 있고, 트랜지스터(예를 들어, FinFET) 게이트 전극으로서 기능할 수도 있고, 적어도 몇몇 실시예에서, 금속층(114)은 폴리실리콘층을 포함할 수도 있다. 다양한 실시예에서, 고-K/금속 게이트 스택(1302, 1304)의 금속층은 ALD, PVD, CVD, e-빔 증착, 또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 또한, 고-K/금속 게이트 스택(1302, 1304)의 금속층은 상이한 금속층을 사용할 수도 있는 N-FET 및 P-FET 트랜지스터를 위해 개별적으로 형성될 수도 있다. 다양한 실시예에서, CMP 프로세스가 고-K/금속 게이트 스택(1302, 1304)의 금속층으로부터 과잉의 금속을 제거하고, 이에 의해 고-K/금속 게이트 스택(1302, 1304)의 금속층의 실질적으로 평면형 상부면을 제공하도록 수행될 수도 있다.
반도체 디바이스(200)는 당 기술 분야에 공지된 다양한 특징부 및 영역을 형성하기 위해 추가의 처리를 경험할 수도 있다. 예를 들어, 후속 처리는 측벽 스페이서[예를 들어, 고-K/금속 게이트 스택(1302, 1304) 상에], 소스/드레인 특징부(예를 들어, 에피택셜 성장된 소스/드레인 특징부), 에치 정지층(들), 층간 절연막(interlayer dielectric: ILD) 층(들), 접촉 개구, 접촉 금속, 뿐만 아니라 하나 이상의 FinFET 디바이스를 포함할 수도 있는 기능 회로를 형성하기 위해 다양한 특징부를 접속하도록 구성된, 기판(202) 상의 다양한 접점/비아/라인 및 다층 상호접속 특징부(예를 들어, 금속층 및 층간 절연막)일 수도 있다. 다른 예에서, 다층 상호접속부는 비아 또는 접점과 같은 수직 상호접속부, 및 금속 라인과 같은 수평 상호접속부를 포함할 수도 있다. 다양한 상호접속 특징부는 구리, 텅스텐, 및/또는 실리사이드를 포함하는 다양한 도전 재료를 채용할 수도 있다. 일 예에서, 다마신(damascene) 및/또는 듀얼 다마신 프로세스가 구리 관련 다층 상호접속 구조체를 형성하는 데 사용된다. 더욱이, 부가의 프로세스 단계가 방법(100) 전, 중 및 후에 구현될 수도 있고, 전술된 몇몇 프로세스 단계는 방법(100)의 다양한 실시예에 따라 대체되거나 제거될 수도 있다.
이제, 도 14a 내지 도 14c를 참조하면, 방법(100)의 단계들 중 하나 이상에 따라 제조된 FinFET 디바이스(1400)가 도시되어 있다. 특히, 도 14a는 복수의 핀들(1402, 1404, 1406, 1408, 1410, 1412)을 포함하는 FinFET 디바이스(1400)의 상하 평면도를 도시하고 있다. 도 14a는 복수의 고-K/금속 게이트 스택(1414, 1416, 1418, 1420), 및 복수의 소스/드레인 특징부(1422, 1424, 1426)를 또한 도시하고 있다. 복수의 고-K/금속 게이트 스택 및 소스/드레인 특징부의 각각이 본 명세서에 설명된 하나 이상의 방법에 따라 그리고/또는 당 기술 분야에 공지된 바와 같이, 복수의 핀들 중 하나 이상 위에 형성된다는 것이 이해될 수 있을 것이다. 부가적으로, 핀 채널 영역(즉, FinFET 채널 영역)이 고-K/금속 게이트 스택 하위에 있는 복수의 핀들의 각각 내에 배치된다. 복수의 핀들(1402, 1404, 1406, 1408, 1410, 1412), 복수의 고-K/금속 게이트 스택(1414, 1416, 1418, 1420), 및 복수의 소스/드레인 특징부(1422, 1424, 1426)는 단지 예시의 목적으로 도시되어 있다는 것이 주목된다. 몇몇 실시예에서, 더 많거나 적은 각각의 핀, 고-K/금속 게이트 스택, 또는 소스/드레인 특징부가 존재할 수도 있다. 본 명세서에 제공된 다양한 실시예의 예는 예시적이고, 이하의 청구범위에 언급된 언어를 넘어, 어떠한 방식으로도 한정이 되도록 의도된 것은 아니다.
도 14a에 도시되어 있는 바와 같이, 복수의 핀들(1402, 1404, 1406, 1408, 1410, 1412) 중 하나 이상은 공통 고-K/금속 게이트 스택 및/또는 공통 소스/드레인 특징부를 공유할 수도 있다. 예를 들어, 핀(1402, 1404, 1406)은 공통 고-K/금속 게이트 스택(1414)을 공유하고, 핀(1408, 1410, 1412)은 공통 고-K/금속 게이트 스택(1416)을 공유하고, 핀(1404, 1406, 1408, 1410, 1412)은 공통 고-K/금속 게이트 스택(1420)을 공유하고, 핀(1404, 1406)은 공통 소스/드레인 특징부(1424)를 공유하고, 핀(1408, 1410, 1412)은 공통 소스/드레인 특징부(1426)를 공유한다.
이제, 도 14b 및 도 14c를 참조하면, 도 14b는 도 14a의 섹션 AA'에 실질적으로 평행한 평면을 따른 FinFET 디바이스(1400)의 단면도를 도시하고 있고, 도 14c는 도 14a의 섹션 BB'에 실질적으로 평행한 평면을 따른 FinFET 디바이스(1400)의 단면도를 도시하고 있다. 우물 영역(1428, 1430, 1432)을 갖는 FinFET 디바이스(1400)가 기판(202) 상에 형성된다. 각각의 우물 영역(1428, 1430, 1432)은 N-형 또는 P-형 우물 영역을 포함할 수도 있다. 몇몇 실시예에서, 각각의 우물 영역(1428, 1430, 1432) 내로의 하나 이상의 도펀트의 합체는 이온 주입, 제위치(in situ) 에피택셜 성장, 또는 당 기술 분야에 공지된 바와 같은 다른 방법에 의해 수행될 수도 있다. 도 14b에 도시되어 있는 바와 같이, 디바이스(1400)는 하나 이상의 다단 핀 요소(1434, 1436, 1438)를 포함할 수도 있다. 다양한 실시예에서, 하나 이상의 다단 핀 요소(1434, 1436, 1438)의 각각은 전술된 방법(100)의 하나 이상의 단계에 따라 형성될 수도 있다. 예로서, 다단 핀 요소(1434)는 제2 단 핀 영역(1442) 위에 형성된 제1 단 핀 영역(1440)을 포함하고, 다단 핀 요소(1436)는 제2 단 핀 영역(1446) 위에 형성된 제1 단 핀 영역(1444)을 포함하고, 다단 핀 요소(1438)는 제2 단 핀 영역(1450) 위에 형성된 제1 단 핀 영역(1448)을 포함한다.
몇몇 실시예에서, 각각의 다단 핀 요소(1434, 1436, 1438)의 도핑은 전술된 바와 같이 수행될 수도 있고 그리고/또는 우물 영역(1428, 1430, 1432)을 도핑하는 데 사용된 프로세스에 유사할 수도 있고, 이온 주입, 제위치 도핑된 에피택셜 성장, 또는 당 기술 분야에 공지된 바와 같은 다른 방법을 포함할 수도 있다. 일반적으로, 다단 핀 요소(1434, 1436, 1438) 및 우물 영역(1428, 1430, 1432)의 도핑은 우물 도핑에 추가하여 다양한 목적으로 수행될 수도 있어, 예를 들어 도핑된 APT 층을 형성하고, 도핑된 임계 전압(Vt) 조정층을 형성하고, 도핑된 할로층을 형성하고, 또는 디바이스(1400) 내에 다른 적합한 도핑된 층을 형성한다. 단지 예시의 목적으로, 우물 영역(1428, 1432)이 P-형 우물 영역을 포함하고, 우물 영역(1430)이 N-형 우물 영역이 포함하는 것을 고려한다. 이러한 예에서, 다단 핀 요소(1434, 1438)에 형성된 FinFET 디바이스는 N-형 FinFET를 포함할 수도 있고, 다단 핀 요소(1436)에 형성된 FinFET 디바이스는 P-형 FinFET를 포함할 수도 있다. 다양한 다른 도핑 및 디바이스 구성이 또한 당 기술 분야에 공지된 바와 같이 채용될 수도 있다.
게다가, 도 14b를 참조하면, 고-K/금속 게이트 스택은 디바이스(1400) 상에 성막되고 패터닝될 수도 있어, 이들이 제1 단 핀 영역의 노출된 부분 위에 형성되게 된다. 예를 들어, 다양한 실시예에서, FinFET 디바이스(1400)는 제1 단 핀 영역(1440, 1444)의 노출된 부분 위에 형성된 고-K/금속 게이트 스택(1414), 및 제1 단 핀 영역(1448)의 노출된 부분 위에 형성된 고-K/금속 게이트 스택(1416)을 포함한다. 전술된 바와 같이, 제1 단 핀 영역(1440, 1444, 1448)은 FinFET 채널 영역을 포함할 수도 있다. 도 13을 참조하여 설명된 예와 유사하게, 각각의 고-K/금속 게이트 스택(1414, 1416)[뿐만 아니라, 게이트 스택(1418, 1420)]은 제1 단 핀 영역 위에 형성된 계면층, 계면층 위에 형성된 고-K 게이트 유전체 층, 및 고-K 게이트 유전체 층 위에 형성된 금속층을 포함할 수도 있다. 계면층, 고-K 게이트 유전체, 및 금속층의 각각을 위해 사용된 재료, 및 이러한 층들의 형성은 도 13을 참조하여 전술된 것과 유사할 수도 있다. 몇몇 실시예에서, 측벽 스페이서는 각각의 고-K/금속 게이트 스택(1414, 1416)[뿐만 아니라, 게이트 스택(1418, 1420)]의 측벽 상에 형성될 수도 있다. 몇몇 예에서, 이러한 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물, 또는 이들의 조합과 같은 유전 재료를 포함할 수도 있다.
도 14c를 참조하면, 도 14의 섹션 BB'에 실질적으로 평행한 평면을 따른 FinFET 디바이스(1400)의 단면도가 도시되어 있다. 도시되어 있는 바와 같이, FinFET 디바이스(1400)는 제1 단 핀 영역(1440, 1444, 1448)의 노출된 부분의 각각 내에, 상에 그리고/또는 주위에 형성된 소스/드레인 영역(1422, 1424, 1426)을 포함할 수도 있다. 다양한 예에서, 소스/드레인 영역(1452, 1454, 1456)과 같은 소스 또는 드레인 영역은 디바이스 채널 영역(예를 들어, 고-K/금속 게이트 스택 하위에 있음)의 일 측에 인접하여 그 위에 형성된다. 몇몇 실시예에서, 소스/드레인 영역(1452, 1454, 1456)은 에피택셜 성장될 수도 있다. 몇몇 예에서, 예를 들어 인접한 제1 단 핀 영역이 서로 근접할 때[예를 들어, 제1 단 핀 영역(1444, 1448)에서와 같이], 단일의 공통 소스/드레인 영역이 복수의 인접한 제1 단 핀 영역의 각각과 접촉될 수도 있다. 예를 들어, 도 14c에 도시되어 있는 바와 같이, 공통 소스/드레인 영역(1424)은 복수의 제1 단 핀 영역(1444)의 각각과 접촉하고, 공통 소스/드레인 영역(1426)은 복수의 제1 단 핀 영역(1448)의 각각과 접촉한다. 특히, 본 발명의 실시예는 넓은 소스/드레인 접점 랜딩폭(CW)을 제공한다. 전술된 바와 같이, 접점 랜딩폭(CW)(또는 접점 랜딩 마진)은 제2 단 핀 영역의 대략 총 폭(WT1, WT2, WTN)과 동일할 수도 있다. 큰 접점 랜딩 마진을 제공함으로써, 핀 구조체 상의 스트레인층의 전개는 더 용이하고 소스/드레인 접점 저항이 감소될 수 있다.
본 명세서에 제공된 설명과 관련하여, 본 발명은 무엇보다도, 임계 특징부의 오정렬, 좁은 핀 구조체 상의 스트레인층의 전개의 어려움, 및 증가된 접점 저항을 유도할 수 있는 좁은 접점 랜딩 마진을 포함하여, 현재의 처리 기술의 다수의 어려움을 회피하는 다단 핀 프로파일을 형성하기 위한 방법 및 구조체를 제공한다. 본 발명의 실시예는 핀 구조체 상에 스트레인층의 전개를 더 용이하게 하고 소스/드레인 접점 저항의 감소를 가능하게 하는, 넓은 소스/드레인 접점 랜딩폭(CW)을 유리하게 제공한다. 부가적으로, 본 명세서에 개시된 실시예는 제2 단 핀 영역[예를 들어, 제2 단 핀 영역(904)]의 형성을 위한 자기 정렬된 프로세스를 제공하는 데, 이는 적어도 하나의 포토리소그래피 단계를 제거함으로써 비용을 감소시킨다. 또한, 본 명세서에 설명된 자기 정렬된 핀 형성 방법은 더 얕은 핀 형상(즉, 제1 단차 핀 폭)에 기인하여 제어가 용이한(예를 들어, CD 및 핀 각도의 견지에서) 핀 프로파일을 제공한다. 본 명세서에 설명된 실시예는 또한 제2 단 핀 라인을 위한 완전 대칭 핀 형상을 제공한다. 당 기술 분야의 숙련자들은 본 명세서에 설명된 방법 및 구조체가 본 발명의 범주로부터 벗어나지 않고 이러한 다른 디바이스로부터 유사한 이익을 유리하게 성취하도록 다양한 다른 반도체 디바이스에 적용될 수도 있다는 것을 즉시 이해할 수 있을 것이다.
따라서, 본 발명의 실시예들 중 하나는 다단 핀 프로파일을 갖는 반도체 디바이스(예를 들어, FinFET 디바이스)의 제조 방법을 설명한다. 몇몇 실시예에서, 방법은 기판을 제공하는 것 및 기판 위에 제1 스페이서 폭을 갖는 제1 스페이서를 형성하는 것을 포함한다. 다양한 예에서, 제1 스페이서는 제1 단 핀 영역을 규정하도록 제1 에칭 프로세스 동안 기판의 제1 부분을 마스킹한다. 예로서, 제1 에칭 프로세스는 제1 단 핀 영역을 형성하도록 기판 상에 수행되고, 제1 단 핀 영역의 폭은 대략 제1 스페이서 폭에 실질적으로 동일하다. 몇몇 실시예에서, 제2 스페이서 폭을 갖는 제2 스페이서가 기판 위에 형성되고, 제2 스페이서 및 제1 단 핀 영역은 제2 단 핀 영역을 규정하도록 제2 에칭 프로세스 동안 기판의 제2 부분을 마스킹한다. 몇몇 예에서, 제2 에칭 프로세스는 제2 단 핀 영역을 형성하도록 기판 상에 수행되고, 제2 단 핀 영역의 폭은 제1 단 핀 영역의 폭보다 크다.
실시예들 중 다른 실시예에서, 기판 위에 성막된 적어도 하나의 유전체 층을 포함하는 기판이 제공되는 방법이 설명된다. 몇몇 예에서, 맨드릴이 적어도 하나의 유전체 층 상에 형성되고, 제1 스페이서 폭을 각각 갖는 한 쌍의 제1 스페이서들이 맨드릴의 측벽 상에 형성된다. 다양한 예에서, 맨드릴은 한 쌍의 제1 스페이서들이 적어도 하나의 유전체 층 상에 잔류하도록 선택적으로 에칭된다. 몇몇 실시예에서, 적어도 하나의 유전체 층 및 기판은 한 쌍의 제1 단 핀 영역들을 형성하도록 에칭되고, 제1 단 핀 영역의 폭은 대략 제1 스페이서 폭과 동일하다. 예로서, 제2 스페이서 폭을 갖는 제2 스페이서가 한 쌍의 제1 단 핀 영역들 각각의 측벽들 상에 형성된다. 그 후에, 다양한 실시예에서, 기판은 제2 단 핀 영역을 형성하도록 에칭되고, 여기서 제2 단 핀 영역의 폭은 제1 단 핀 영역의 폭보다 크다.
실시예들 중 또 다른 실시예에서, 기판, 기판 위에 형성된 다단 핀의 제1 단, 및 제1 단 위에 형성된 다단 핀의 제2 단을 포함하는 반도체 디바이스가 설명된다. 다단 핀의 제1 단은 제1 폭을 갖는다. 다양한 예에서, 다단 핀의 제2 단은 제1 폭보다 작은 제2 폭을 갖는다. 몇몇 실시예에서, 다단 핀의 제2 단은 복수의 핀 엘리먼트들을 포함하고, 공통 소스/드레인 영역이 복수의 핀 엘리먼트들의 각각과 접촉하여 형성된다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자는 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 발명을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자는 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변화, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.
200: 반도체 디바이스 202: 기판
204: 제1 유전체 층 204A: 제1 유전체 층부
206: 제2 유전체 층 206A: 제 유전체 층부
302, 304, 306: 맨드릴 302A, 304A, 306A: 스페이서
602: 제1 단 핀 영역 604: 핀 스택

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 제1 스페이서 폭을 갖는 제1 스페이서를 형성하는 단계 ― 상기 제1 스페이서는 제1 단 핀 영역(first stage fin region)을 규정하도록 제1 에칭 프로세스 동안 상기 기판의 제1 부분을 마스킹함 ― ;
    상기 제1 단 핀 영역을 형성하도록 상기 기판에 대해 상기 제1 에칭 프로세스를 수행하는 단계 ― 상기 제1 단 핀 영역의 폭은 상기 제1 스페이서 폭과 동일함 ― ;
    상기 기판 위에 제2 스페이서 폭을 갖는 제2 스페이서를 형성하는 단계 ― 상기 제2 스페이서 및 상기 제1 단 핀 영역은 제2 단 핀 영역을 규정하도록 제2 에칭 프로세스 동안 상기 기판의 제2 부분을 마스킹함 ― ; 및
    상기 제2 단 핀 영역을 형성하도록 상기 기판에 대해 상기 제2 에칭 프로세스를 수행하는 단계 ― 상기 제2 단 핀 영역의 폭은 상기 제1 단 핀 영역의 폭보다 큼 ―
    를 포함하는, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제2 스페이서를 형성하는 단계는, 상기 제1 단 핀 영역의 제1 측벽 및 제2 측벽 상에 상기 제2 스페이서를 형성하는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 제1 단 핀 영역은 인접한 핀들 사이에 제1 간격을 갖는 제1 복수의 핀들을 포함하고, 상기 제1 단 핀 영역은 인접한 핀들 사이에 제1 간격과는 상이한 제2 간격을 갖는 제2 복수의 핀들을 포함하는 것인, 반도체 디바이스 제조 방법.
  4. 제3항에 있어서,
    상기 제2 스페이서를 형성하는 단계는, 상기 제1 복수의 핀들 및 상기 제2 복수의 핀들 각각 위에 상기 제2 스페이서를 형성하는 단계를 더 포함하고, 상기 제1 복수의 핀들 중 인접한 핀들의 측벽들 상에 형성된 상기 제2 스페이서는 물리적으로 분리된 채로 남아있고, 상기 제2 복수의 핀들 중 인접한 핀들의 측벽들 상에 형성된 상기 제2 스페이서는 물리적으로 함께 병합되는 것인, 반도체 디바이스 제조 방법.
  5. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 성막된 적어도 하나의 유전체 층을 포함하는 기판을 제공하는 단계;
    상기 적어도 하나의 유전체 층 상에 맨드릴(mandrel)을 형성하는 단계, 및 상기 맨드릴의 측벽들 상에 제1 스페이서 폭을 각각 갖는 한 쌍의 제1 스페이서들을 형성하는 단계;
    상기 한 쌍의 제1 스페이서들이 상기 적어도 하나의 유전체 층 상에 남아있도록 상기 맨드릴을 선택적으로 에칭하는 단계;
    한 쌍의 제1 단 핀 영역들을 형성하도록 상기 적어도 하나의 유전체 층 및 상기 기판을 에칭하는 단계 ― 상기 제1 단 핀 영역의 폭은 상기 제1 스페이서 폭과 동일함 ― ;
    상기 한 쌍의 제1 단 핀 영역들 각각의 측벽들 상에 제2 스페이서 폭을 갖는 제2 스페이서를 형성하는 단계; 및
    제2 단 핀 영역을 형성하도록 상기 기판을 에칭하는 단계 ― 상기 제2 단 핀 영역의 폭은 상기 제1 단 핀 영역의 폭보다 큼 ―
    를 포함하는, 반도체 디바이스 제조 방법.
  6. 제5항에 있어서,
    상기 맨드릴을 형성하는 단계는, 상기 한 쌍의 제1 스페이서들 사이에 제1 간격을 규정하는 제1 맨드릴 폭을 갖는 맨드릴을 형성하는 단계를 더 포함하고, 상기 한 쌍의 제1 단 핀 영역들 사이의 간격은 제1 간격과 동일하고, 상기 한 쌍의 제1 단 핀 영역들 각각의 측벽들 상에 형성된 상기 제2 스페이서는 물리적으로 분리된 채로 남아있는 것인, 반도체 디바이스 제조 방법.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 형성된 다단 핀(multi stage fin)의 제1 단 ― 상기 다단 핀의 제1 단은 제1 폭을 가짐 ― ; 및
    상기 제1 단 위에 형성된 상기 다단 핀의 제2 단 ― 상기 다단 핀의 제2 단은 상기 제1 폭보다 작은 제2 폭을 가짐
    을 포함하는, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 다단 핀의 제2 단은 복수의 핀 엘리먼트들을 포함하고, 공통 소스/드레인 영역이 상기 복수의 핀 엘리먼트들 각각과 접촉하여 형성되는 것인, 반도체 디바이스.
  9. 제7항에 있어서,
    상기 제1 단과 상기 제2 단 사이의 계면에서, 상기 다단 핀의 제2 단의 폭에 대한 상기 다단 핀의 제1 단의 폭의 비는 1.2 초과인 것인, 반도체 디바이스.
  10. 제7항에 있어서,
    상기 다단 핀의 제2 단은 인접한 핀들 사이의 제1 간격을 갖는 제1 복수의 핀 엘리먼트들을 포함하고, 상기 다단 핀의 제2 단은 인접한 핀들 사이의 상기 제1 간격과는 상이한 인접한 핀들 사이의 제2 간격을 갖는 제2 복수의 핀 엘리먼트들을 포함하는 것인, 반도체 디바이스.
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