CN107046032A - 鳍片型场效应晶体管 - Google Patents

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Abstract

本发明实施例提供一种鳍片型场效应晶体管。所述鳍片型场效应晶体管中的一个包含衬底、绝缘体、第一及第二栅极、开口、第一及第二介电层。所述衬底包含第一及第二半导体鳍片及其间的沟槽。所述绝缘体配置在所述沟槽中。所述第一及第二栅极分别配置在所述第一及第二半导体鳍片上。所述开口配置在所述第一栅极与所述第二栅极之间。所述第一介电层配置在所述开口中以将所述第一及第二栅极电绝缘，且包含缝隙。所述第二介电层填充于所述缝隙中，其中所述开口在所述第一及第二栅极延伸的方向上具有第一宽度，所述缝隙在所述方向上具有第二宽度，且所述第一宽度与所述第二宽度的比率大于2。

Description

鳍片型场效应晶体管
技术领域
本发明实施例涉及一种鳍片型场效应晶体管。
背景技术
半导体集成电路(integrated circuit；IC)行业已经历快速发展。IC材料以及设计的技术进展已生产数代IC，其中每一代具有比前一代小且更复杂的电路。在IC演进过程中，一般来说，增加功能密度(即，每芯片面积的互连器件的数目)，同时减小几何图形大小(即，可使用制造过程产生的最小组件(或线路))。此按比例缩小过程通常通过增加生产效率和降低相关联成本来提供益处。
此按比例缩小亦提高了加工及制造IC的复杂度，且对于这些待实现的进展，需要IC加工及制造的类似发展。举例来说，已经引入例如鳍片型场效应晶体管(fin-typefield-effect transistor；FinFET)的三维晶体管以代替平面晶体管。尽管现有FinFET器件以及形成FinFET器件的方法已经充分满足其一般预期目的，但是他们并非在所有方面令人完全满意。
发明内容
根据本发明的实施例，鳍片型场效应晶体管包含衬底、绝缘体、第一栅极、第二栅极、开口、第一介电层以及第二介电层。所述衬底包含第一半导体鳍片、第二半导体鳍片以及第一半导体鳍片与第二半导体鳍片之间的沟槽。所述绝缘体配置在沟槽中。第一栅极配置在第一半导体鳍片上。第二栅极配置在第二半导体鳍片上。开口配置在第一栅极与第二栅极之间。第一介电层配置在开口中以将第一栅极与第二栅极电绝缘，其中第一介电层包含缝隙。第二介电层填充在缝隙中，其中所述开口在第一栅极及第二栅极沿其延伸的方向上具有第一宽度，所述缝隙在所述方向上具有第二宽度，且第一宽度与第二宽度的比率大于2。
附图说明
当结合附图阅读时，从以下实施方式最好地理解本发明的各方面。应注意，根据产业中的标准实践，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。
图1说明根据本发明的一些实施例的制造FinFET的方法的流程图；
图2A至图2L为根据本发明的一些实施例的制造FinFET的方法的透视图。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开内容。当然，这些组件和布置仅为实例且并不希望为限制性的。例如，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。另外，本发明可能在各个实例中重复参考数字和/或字母。此重复是出于简化及清楚的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，例如“在……下”、“在……下方”、“下部”、“在……上方”、“上部”及类似者的空间相对术语为易于描述可用于本文中，以描述如图中所说明的一个构件或特征与另一构件或特征的关系。除图式中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的器件的不同定向。设备可以其它方式定向(旋转90度或在其它定向处)，且本文中所使用的空间相关描述词同样地可相应地进行解释。
本发明的实施例描述FinFET的示例性制造方法。在本发明的某些实施例中，FinFET可形成于块状硅衬底上。又，作为替代方式，FinFET可形成于绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底上。并且，根据实施例，硅衬底可包含其它导电层或其它半导体元件，诸如晶体管、二极管等。在此情况下，实施例不受限制。
图1说明根据本发明的一些实施例的制造FinFET的方法的流程图。参考图1，所述方法至少包含步骤S10、步骤S20、步骤S30、步骤S40、步骤S50、步骤S60、步骤S70以及步骤S80。首先，在步骤S10中，图案化衬底以形成第一半导体鳍片、第二半导体鳍片以及第一半导体鳍片与第二半导体鳍片之间的沟槽。随后，在步骤S20中，在沟槽中形成绝缘体。在步骤S30中，分别在第一半导体鳍片及第二半导体鳍片上形成第一虚设栅极及第二虚设栅极，其中在第一虚设栅极与第二虚设栅极之间形成开口。在步骤S40中，在开口中形成第一介电材料，其中第一介电材料形成有配置在其中的气隙(formed with an air gap therein)。在步骤S50中，移除第一介电材料的一部分以形成第一介电层，且因此暴露气隙以在第一介电层中形成缝隙。在步骤S60中，移除第一虚设栅极及第二虚设栅极。在步骤S70中，用第二介电层填充所述缝隙。其后，在步骤S80中，分别在第一半导体鳍片及第二半导体鳍片上形成第一栅极及第二栅极，其中通过在其中包含第二介电层的第一介电层将第一栅极及第二栅极电绝缘。
图2A为在制造方法的各个阶段中的一个阶段处的FinFET的透视图。在图1的步骤10中且如图2A所示，提供衬底200。在一些实施例中，衬底200包含结晶硅衬底(例如，晶片)。取决于设计要求(例如，p型衬底或n型衬底)，衬底200可包含各种掺杂区。在一些实施例中，掺杂区可掺杂有p型及/或n型掺杂剂。例如，掺杂区可掺杂有p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；及/或其组合。掺杂区可经配置以用于n型FinFET、p型FinFET或其组合。在替代性实施例中，衬底200可由以下各者制成：一些其它合适的元素半导体，诸如钻石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金型半导体，诸如锗化硅碳化物、砷化镓磷化物或磷化铟镓。
在一些实施例中，衬垫层202a及掩模层202b依序形成于衬底200上。衬垫层202a可为(例如)通过热氧化工艺形成的氧化硅薄膜。衬垫层202a可充当衬底200与掩模层202b之间的粘附层。衬垫层202a还可充当用于蚀刻掩模层202b的蚀刻终止层。在至少一个实施例中，掩模层202b为(例如)通过低压化学气相沉积(low-pressure chemical vapordeposition；LPCVD)或等离子体增强式化学气相沉积(plasma enhanced chemical vapordeposition；PECVD)形成的氮化硅层。掩模层202b在后续光刻过程期间用作硬掩模。随后，具有预定图案的图案化光刻胶层204形成于掩模层202b上。
图2B为在制造方法的各个阶段中的一个阶段处的FinFET的透视图。在图1的步骤S10中且如图2A至图2B所示，未被图案化光刻胶层204覆盖的掩模层202b及衬垫层202a经连续蚀刻以形成图案化掩模层202b'及图案化衬垫层202a'以暴露底层衬底200。随后，通过使用图案化掩模层202b'、图案化衬垫层202a'以及图案化光刻胶层204作为掩模，暴露并移除衬底200的一部分以形成第一半导体鳍片208a、第二半导体鳍片208b以及第一半导体鳍片208a与第二半导体鳍片208b之间的沟槽206。在图案化衬底200后，第一半导体鳍片208a及第二半导体鳍片208b被图案化掩模层202b'、图案化衬垫层202a'以及图案化光刻胶层204覆盖。
第一半导体鳍片208a及第二半导体鳍片208b的宽度(例如)分别小于约30nm。第一半导体鳍片208a及第二半导体鳍片208b的高度范围分别为约5nm至约500nm。在形成沟槽206及第一半导体鳍片208a以及第二半导体鳍片208b之后，随后移除图案化光刻胶层204。在一些实施例中，可执行清洁工艺以移除半导体衬底200a及第一半导体鳍片208a以及第二半导体鳍片208b的原生氧化物。可使用稀释的氢氟(diluted hydrofluoric；DHF)酸或其它合适的清洁溶液来执行清洁工艺。
图2C为在制造方法的各个阶段中的一个阶段处的FinFET的透视图。在图1的步骤S20中且如图2B至图2C所示，绝缘材料210形成于衬底200a上方以覆盖第一半导体鳍片208a及第二半导体鳍片208b并填满沟槽206。除覆盖第一半导体鳍片208a及第二半导体鳍片208b之外，绝缘材料210进一步覆盖(例如)图案化衬垫层202a'及图案化掩模层202b'。绝缘材料210可包含氧化硅、氮化硅、氮氧化硅、旋涂式介电材料或低k介电材料。绝缘材料210可通过高密度等离子体化学气相沉积(high-density-plasma chemical vapor deposition；HDP-CVD)、低气压CVD(sub-atmospheric CVD；SACVD)或通过旋涂形成。
图2D为在制造方法的各个阶段中的一个阶段处的FinFET的透视图。在图1的步骤S20中且如图2C至图2D所示，(例如)执行诸如化学机械抛光工艺的抛光工艺以移除绝缘材料210、图案化掩模层202b'以及图案化衬垫层202a'的一部分，直到暴露第一半导体鳍片208a及第二半导体鳍片208b。如图2D所示，在对绝缘材料210抛光之后，抛光绝缘材料210的顶表面大体上与第一半导体鳍片208a及第二半导体鳍片208b的顶表面T1共面。
图2E为在制造方法的各个阶段中的一个阶段处的FinFET的透视图。在图1的步骤S20中且如图2D至图2E所示，沟槽206中填充的抛光绝缘材料210通过蚀刻工艺部分移除以使得绝缘体210a形成于衬底200a上且位于第一半导体鳍片208a与第二半导体鳍片208b之间。在一些实施例中，蚀刻工艺可为使用氢氟酸(HF)的湿式蚀刻工艺或干式蚀刻工艺。绝缘体210a的顶表面T2低于第一半导体鳍片208a及第二半导体鳍片208b的顶表面T1。换句话说，第一半导体鳍片208a及第二半导体鳍片208b从绝缘体210a的顶表面T2突出，且因此暴露第一半导体鳍片208a及第二半导体鳍片208b的侧壁SW。第一半导体鳍片208a及第二半导体鳍片208b的顶表面T1与绝缘体210a的顶表面T2之间的高度差为H，且高度差H范围为约15nm至约50nm。绝缘体210a部分地覆盖第一半导体鳍片208a及第二半导体鳍片208b的侧壁。
图2F为在制造方法的各个阶段中的一个处的FinFET的透视图。在图1的步骤S30中且如图2E至图2F所示，在形成绝缘体210a之后，(例如)形成介电层212以保形地覆盖第一半导体鳍片208a及第二半导体鳍片208b的顶表面T1及侧壁SW。在替代性实施例中，介电层212进一步保形地覆盖绝缘体210a的顶表面T1。在一些实施例中，介电层212可包含氧化硅、氮化硅或氮氧化硅。在一些实施例中，介电层212为厚度在约0.2nm至5nm范围内的高k介电层。介电层212可由诸如原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、热氧化或UV臭氧氧化的合适工艺形成。
图2G为在制造方法的各个阶段中的一个阶段处的FinFET的透视图。在图1的步骤S30中且如图2F至图2G所示，虚设栅极带214形成于第一半导体鳍片208a及第二半导体鳍片208b上，其中虚设栅极带214的长度方向D1不同于第一半导体鳍片208a及第二半导体鳍片208b的长度方向D2。举例来说，虚设栅极带214的长度方向D1垂直于第一半导体鳍片208a及第二半导体鳍片208b的长度方向D2。图2G所示的两条虚设栅极带214仅用于说明，在替代性实施例中，可根据实际设计要求形成更多虚设栅极带214。虚设栅极带214包含含硅材料，诸如多晶硅、非晶硅或其组合。虚设栅极带214可通过诸如化学气相沉积(CVD)或物理气相沉积(PVD)的合适沉积工艺以及诸如化学机械抛光的合适平坦化工艺形成。在一些实施例中，虚设栅极带214的宽度范围为5nm至50nm。
在一些实施例中，在形成虚设栅极带214之后，在虚设栅极带214的侧壁上形成一对间隔件216。间隔件216形成于绝缘体210a上且沿虚设栅极带214的侧壁延伸。间隔件216由诸如氮化硅或SiCON的介电材料形成。间隔件216可包含单层或多层结构。由于此对间隔件216通过虚设栅极带214隔开，因此此对间隔件216之间的间隙大体上等于虚设栅极带214的宽度。
图2H为在制造方法的各个阶段中的一个阶段处的FinFET的透视图。在图1的步骤S30且如图2G至图2H所示，移除虚设栅极带214的一部分以形成开口215，且其余虚设栅极带214通过其间的开口215分为第一虚设栅极214a及第二虚设栅极214b。在一些实施例中，形成开口215的同时还移除间隔件216的一部分，且因此其余间隔件216通过其间的开口215分为间隔件216a及间隔件216b。在一些实施例中，第一虚设栅极214a及第二虚设栅极214b分别形成于第一半导体鳍片208a及第二半导体鳍片208b上，且开口215配置在绝缘体210a上以及第一虚设栅极214a与第二虚设栅极214b之间。在一些实施例中，沿长度方向D1，开口215的顶部临界尺寸TCD可不同于开口215的底部临界尺寸BCD。举例来说，开口215的顶部临界尺寸TCD小于开口215的底部临界尺寸BCD。在一些实施例中，开口215的顶部临界尺寸TCD及底部临界尺寸BCD范围为5nm至500nm。在一些实施例中，开口215的侧壁的顶部部分215a为倾斜的，且开口215的侧壁的底部部分215b为大体上笔直的。在一些实施例中，顶部部分215a的高度小于底部部分215b的高度。在一些实施例中，顶部部分215a的高度与底部部分215b的高度的比率为1/3至1/8。在一些实施例中，开口215的侧壁与绝缘体210a之间形成的夹角SWA(例如)大体上等于90度。开口215可通过蚀刻工艺形成。通过切割虚设栅极带214形成第一虚设栅极214a及第二虚设栅极214b的工艺也被称作端切工艺(end cut process)，且所形成第一虚设栅极214a的末端与所形成第二虚设栅极214b的一个末端相邻。在一些实施例中，开口215的高宽比大于约3、大于约5、大于约7、大于约10或甚至大于约15。在一些实施例中，开口215的高宽比范围为7至10。在此，开口的高宽比界定为最长边与最短边的比率。在一些实施例中，通过如图2H所示的形状作为说明开口215的实例，然而，并无意限制开口215的形状。
在一些实施例中，源极/漏极区217形成于第一虚设栅极214a及第二虚设栅极214b的两个相对侧处。在一些实施例中，通过使用诸如各向异性蚀刻工艺的合适技术移除第一半导体鳍片208a及第二半导体鳍片208b的暴露上部，且因此，凹口(未图示)形成于绝缘体210a中。在一些实施例中，通过将第一虚设栅极214a、第二虚设栅极214b、间隔件216a以及间隔件216b作为蚀刻掩模来移除第一半导体鳍片208a及第二半导体鳍片208b的暴露上部。也就是说，形成凹口的步骤被视为自对准蚀刻步骤。在一些实施例中，可于凹口形成步骤之后进行加大步骤及/或圆化步骤，因此所得凹口轮廓可具有类钻石(diamond-like)形状、类桶(bucket-like)形状或类似形状。
此后，通过选择性地由凹口生长磊晶层而形成源极/漏极区217。确切地说，源极/漏极区217形成于凹口内且沿对应间隔件110的侧壁向上延伸。在一些实施例中，源极/漏极区217包含硅锗、碳化硅或磷化硅。在一些实施例中，源极/漏极区217包含用于P型FinFET器件的硅锗(SiGe)。在替代性实施例中，源极/漏极区217包含用于N型FinFET器件的碳化硅(SiC)、磷化硅(SiP)、SiCP或SiC/SiP多层结构。在一些实施例中，源极/漏极区217可视情况按需要植入有N型掺杂剂或P型掺杂剂。在一些实施例中，相同侧的相邻源极/漏极区217彼此分开，如图2H中所示。在替代性实施例中，相同侧的相邻源极/漏极区217相连。在形成源极/漏极区217之后，可通过将源极/漏极区217的顶部部分硅化而形成硅化物区。
图2I为在制造方法的各个阶段中的一个阶段处的FinFET的透视图。在图1的步骤S40中且如图2H至图2I所示，第一介电材料218填充于开口215中且第一介电材料218中形成有气隙219。在一些实施例中，第一介电材料218形成于衬底200a上方以填充开口215且覆盖第一虚设栅极214a及第二虚设栅极214b。第一介电材料218可包含氧化硅、氮化硅、氮氧化硅或低k介电材料。在其中形成有气隙219的第一介电材料218可通过化学气相沉积(CVD)或物理气相沉积(PVD)形成。在一些实施例中，气隙219与第一介电材料218同时形成。在一些实施例中，气隙219的顶表面T3大体上高于第一半导体鳍片208a及第二半导体鳍片208b的顶表面T1。在一些实施例中，气隙219的顶表面T3略低于第一虚设栅极214a及第二虚设栅极214b的顶表面。在一些实施例中，在形成第一介电材料218之前，可提前执行一些工艺(例如，覆盖绝缘体210a的介电层的移除工艺、鳍片凹进工艺、于半导体鳍片上进行应变源极/漏极外延工艺、硅化工艺等)。省略前述工艺的细节。在一些实施例中，如图2I所示的形状作为说明气隙219的实例，然而，并无意限制气隙219的形状。举例来说，气隙219可为圆形、椭圆形形状或其它不规则形状。此外，在图2I中所示的第一介电材料218中的一个气隙219仅用于说明，在替代性实施例中，根据实际设计要求可形成两个或大于两个气隙219。
图2J为在制造方法的各个阶段中的一个阶段处的FinFET的视图。在图1的步骤S50及S60中且如图2I至图2J所示，移除第一介电材料218的一部分以形成第一介电层218a，且因此暴露气隙219以在第一介电层218a中形成缝隙219a。暴露第一虚设栅极214a及第二虚设栅极214b。在一些实施例中，(例如)执行诸如化学机械抛光工艺的抛光工艺以移除第一介电材料218的一部分、第一虚设栅极214a的一部分以及第二虚设栅极214b的一部分，直到暴露气隙219、第一虚设栅极214a以及第二虚设栅极214b。在一些实施例中，开口215在第一虚设栅极214a及第二虚设栅极214b的长度方向D1上具有第一宽度W1，缝隙219a在长度方向D1上具有第二宽度W2，且第一宽度W1与第二宽度W2的比率大于2、大于3、大于4、大于5、大于6、大于7、大于8、大于9、大于10或甚至大于15。在一些实施例中，缝隙219a的第二宽度W2为约10nm，且开口215的第一宽度W1大于100nm。在一些实施例中，缝隙219a的高宽比大于约3、大于5、大于7、大于10、大于12或甚至大于15。在一些实施例中，缝隙219a具有大于10的高宽比。在一些实施例中，在沿长度方向D1移除第一介电材料218的一部分之后，开口215的顶部临界尺寸TCD大体上等于开口215的底部临界尺寸BCD。在替代性实施例中，开口215可具有不同于其底部临界尺寸BCD的顶部临界尺寸TCD。在一些实施例中，通过如图2J所示的形状作为说明缝隙219a的实例，然而，并无意限制缝隙219a的形状。
随后，移除其余第一虚设栅极214a及其余第二虚设栅极214b。在一些实施例中，(例如)通过蚀刻工艺移除第一虚设栅极214a及第二虚设栅极214b。通过恰当地选择蚀刻剂，在未明显损害第一介电层218a及介电层212的情况下移除第一虚设栅极214a及第二虚设栅极214b。
图2K为在制造方法的各个阶段中的一个阶段处的FinFET的视图。在图1的步骤S70中且如图2J至图2K所示，第二介电层221填充缝隙219a。在一些实施例中，第二介电层221通过原子层沉积或其它合适方法形成。第二介电层221的材料不同于第一介电层218a的材料。在一些实施例中，第二介电层221可包含介电常数大于约10的高k材料。在一些实施例中，高k材料包含金属氧化物，例如，ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其组合或合适的材料。在替代性实施例中，第二介电层221可视情况包含硅酸盐，例如，HfSiO、LaSiO、AlSiO、其组合或合适的材料。在一些实施例中，第二介电层221的顶表面T4大体上与第一介电层218a的顶表面T5共同。在一些实施例中，第一介电层218a包围第二介电层221。
在一些实施例中，栅极介电层220形成于覆盖第一半导体鳍片208a及第二半导体鳍片208b的介电层212、绝缘体210a及第一介电层218a的侧壁SW上方。在一些实施例中，栅极介电层220与第二介电层221同时形成。在一些实施例中，栅极介电层220可包含介电常数大于约10的高k材料。在一些实施例中，高k材料包含金属氧化物，例如，ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其组合或合适的材料。在替代性实施例中，栅极介电层220可视情况包含硅酸盐，例如，HfSiO、LaSiO、AlSiO、其组合或合适的材料。在一些实施例中，栅极介电层220具有在约5nm至50nm范围内的厚度。栅极介电层220(例如)比介电层212厚。
图2L为在制造方法的各个阶段中的一个阶段处的FinFET的视图。在图1的步骤S80中且如图2K至图2L所示，形成第一栅极222a及第二栅极222b以覆盖栅极介电层220。栅极介电层220配置在第一栅极222a及第一半导体鳍片208a之间与第二栅极222b及第二半导体鳍片208b之间。在一些实施例中，第一栅极222a及第二栅极222b可包含单层或多层结构。在一些实施例中，第一栅极222a及第二栅极222b可包含金属，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi，具有与衬底材料兼容的功函数的其它导电材料或其组合。在一些实施例中，第一栅极222a及第二栅极222b的厚度(例如)在约30nm至约60nm的范围内。第一栅极222a及第二栅极222b可通过诸如ALD、CVD、PVD、电镀或其组合的合适工艺形成。
在一些实施例中，第一栅极222a的宽度范围为5nm至50nm，且第二栅极222b的宽度范围为5nm至50nm。与第一栅极222a重叠且由其覆盖的第一半导体鳍片208a的部分充当FinFET的通道；且与第二栅极222b重叠且由其覆盖的第二半导体鳍片208b的部分充当FinFET的通道。在一些实施例中，第一栅极222a与第二栅极222b之间的一个缝隙219a仅用于说明，在替代性实施例中，根据实际设计要求可在第一栅极222a与第二栅极222b之间形成两个或大于两个缝隙219a。因此，更多介电层221可填充第一栅极222a与第二栅极222b之间的缝隙219a，且介电层221可具有相同材料或不同材料。
在一些实施例中，第一介电层形成有至少一个缝隙，且第二介电层填充所述缝隙，其中第一介电层及第二介电层具有不同材料。因此，形成于第一栅极与第二栅极之间的开口中的介电材料(诸如第一介电层及第二介电层)一起提供第一栅极及第二栅极的良好绝缘。故，可基于形成于开口中且填充缝隙的材料调节第一栅极与第二栅极之间的开口的尺寸。此外，防止线端桥接缺点(line-end bridge defect)及泄漏(leakage)，且增强FinFET的产生及可靠性。
根据本发明的一些实施例，提供了一种鳍片型场效应晶体管(FinFET)。FinFET包含衬底、绝缘体、第一栅极、第二栅极、开口、第一介电层以及第二介电层。所述衬底包含第一半导体鳍片、第二半导体鳍片以及第一半导体鳍片与第二半导体鳍片之间的沟槽。所述绝缘体配置在沟槽中。第一栅极配置在第一半导体鳍片上。第二栅极配置在第二半导体鳍片上。开口配置在第一栅极与第二栅极之间。第一介电层配置在开口中以将第一栅极与第二栅极电绝缘，其中第一介电层包含缝隙。第二介电层填充在缝隙中，其中所述开口在第一栅极及第二栅极延伸的方向上具有第一宽度，所述缝隙在所述方向上具有第二宽度，且第一宽度与第二宽度的比率大于2。
根据本发明的替代性实施例，提供了一种鳍片型场效应晶体管(FinFET)。FinFET包含衬底、绝缘体、第一栅极、第二栅极、开口、第一介电层以及第二介电层。衬底包含第一半导体鳍片、第二半导体鳍片以及第一半导体鳍片与第二半导体鳍片之间的沟槽。所述绝缘体配置在沟槽中。第一栅极配置在第一半导体鳍片上。第二栅极配置在第二半导体鳍片上。开口配置在第一栅极与第二栅极之间。第一介电层配置在开口中以将第一栅极与第二栅极电绝缘，其中第一介电层包含缝隙。第二介电层填充于所述缝隙中，其中所述缝隙具有大于10的高宽比。
根据本发明的另一替代性实施例，提供一种用于制造鳍片型场效应晶体管(FinFET)的方法。图案化衬底以形成第一半导体鳍片、第二半导体鳍片以及第一半导体鳍片与第二半导体鳍片之间的沟槽。绝缘体形成于沟槽中。第一虚设栅极及第二虚设栅极分别形成于第一半导体鳍片及第二半导体鳍片上，其中开口形成于第一虚设栅极与第二虚设栅极之间。第一介电材料形成于开口中，其中所述第一介电材料形成有配置在其中的气隙。移除第一介电材料的一部分以形成第一介电层，且因此暴露所述气隙以在第一介电层中形成缝隙。移除第一虚设栅极及第二虚设栅极。形成第二介电层以填充所述缝隙。第一栅极及第二栅极分别形成于第一半导体鳍片及第二半导体鳍片上，其中通过在其中包含第二介电层的第一介电层将第一栅极及第二栅极电绝缘。
在根据本发明的实施例的FinFET中，其中所述第二介电层的顶表面大体上与所述第一介电层的顶表面共面。
在根据本发明的实施例的FinFET中，其中所述开口的顶部临界尺寸大体上等于所述开口的底部临界尺寸。
在根据本发明的实施例的FinFET中，其进一步包括第三介电层，所述第三介电层配置在所述第一半导体鳍片与所述第一栅极之间、所述第二半导体鳍片与所述第二栅极之间以及所述第一介电层的侧壁上。
在根据本发明的实施例的FinFET中，其进一步包括第四介电层，所述第四介电层配置在所述第一半导体鳍片与所述第三介电层之间以及所述第二半导体鳍片与所述第三介电层之间。
在根据本发明的实施例的FinFET中，其中所述第二介电层的材料与所述第三介电层的材料相同。
在根据本发明的实施例的FinFET中，其中所述第二介电层的顶表面大体上与所述第一介电层的顶表面共面。
在根据本发明的实施例的FinFET中，其中所述开口在所述第一栅极及所述第二栅极延伸的方向上具有第一宽度，所述缝隙在所述方向上具有第二宽度，且所述第一宽度与所述第二宽度的比率大于2。
在根据本发明的实施例的FinFET中，其中所述开口的顶部临界尺寸大体上等于所述开口的底部临界尺寸。
在根据本发明的实施例的FinFET中，其进一步包括第三介电层，所述第三介电层配置在所述第一半导体鳍片与所述第一栅极之间、所述第二半导体鳍片与所述第二栅极之间以及所述第一介电层的侧壁上。
在根据本发明的实施例的FinFET中，其进一步包括第四介电层，所述第四介电层配置在所述第一半导体鳍片与所述第二介电层之间以及所述第二半导体鳍片与所述第二介电层之间。
在根据本发明的实施例的FinFET中，其中所述第二介电层的材料与所述第三介电层的材料相同。
在根据本发明的实施例的用于制造FinFET的方法中，其中形成所述第一虚设栅极及第二虚设栅极包括：在所述衬底上形成虚设栅极带以覆盖所述绝缘体、所述第一半导体鳍片以及所述第二半导体鳍片；以及移除所述虚设栅极带的一部分以形成所述第一虚设栅极、所述第二虚设栅极以及其间的所述开口。
在根据本发明的实施例的用于制造FinFET的方法中，其中在其中具有所述气隙的所述第一介电材料形成于所述开口中，所述开口具有小于底部临界尺寸的顶部临界尺寸。
在根据本发明的实施例的用于制造FinFET的方法中，其中所述气隙的顶表面高于所述第一半导体鳍片及所述第二半导体鳍片的顶表面。
在根据本发明的实施例的用于制造FinFET的方法中，其中所述第二介电层通过原子层沉积形成。
在根据本发明的实施例的用于制造FinFET的方法中，其进一步包括形成第三介电层，所述第三介电层配置在所述第一半导体鳍片与所述第二介电层之间以及所述第二半导体鳍片与所述第二介电层之间。在根据本发明的实施例的用于制造FinFET的方法中，其中所述第三介电层与所述第二介电层同时形成。
前文概述若干实施例的特征，使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，其可易于使用本发明作为设计或修改用于实现本文中所引入的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。

Claims (1)

1.一种鳍片型场效应晶体管，其特征在于包括：
衬底，其包括第一半导体鳍片、第二半导体鳍片以及所述第一半导体鳍片与所述第二半导体鳍片之间的沟槽；
绝缘体，其配置在所述沟槽中；
第一栅极，其配置在所述第一半导体鳍片上；
第二栅极，其配置在所述第二半导体鳍片上；
开口，其配置在所述第一栅极与所述第二栅极之间；
第一介电层，其配置在所述开口中以将所述第一栅极与所述第二栅极电绝缘，其中所述第一介电层包括缝隙；以及
第二介电层，其填充在所述缝隙中，其中所述开口在所述第一栅极及所述第二栅极延伸的方向上具有第一宽度，所述缝隙在所述方向上具有第二宽度，且所述第一宽度与所述第二宽度的比率大于2。
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