KR20220104629A - 하이브리드 게이트/전기적 브레이크를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

하이브리드 게이트/전기적 브레이크를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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KR20220104629A
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송승현
하대원
서강일
제이슨 마티뉴
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Abstract

동일한 전기적 또는 확산 브레이크가 적층형 트랜지스터 소자의 다른 레벨에 존재할 필요가 없이 적층형 트랜지스터 소자의 한 레벨의 트랜지스터들 사이에 전기적 또는 확산 브레이크를 허용하는 구조 및 그러한 구조를 형성하기 위한 구조 및 방법이 제시된다. 또한 제시되는 바와 같이, 트랜지스터 소자들 사이의 전기적 브레이크는 반대 극성의 일함수 금속을 포함하는 거짓 게이트를 제1 극성의 채널에 제공함으로써 형성될 수 있다.

Description

하이브리드 게이트/전기적 브레이크를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES HAVING HYBRID GATE/ELECTRICAL BREAKS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 일반적으로 적층형 트랜지스터 구조에 관한 것으로, 특히 적층형 트랜지스터 사이에 전기적 및 확산 브레이크를 선택적으로 제공하기 위한 구조 및 방법에 관한 것이다.
이 배경 기술 섹션은 오로지 본 명세서에 개시된 발명의 개념을 이해하기 위해 당업자에게 맥락을 제공하기 위한 것이다. 따라서 이 배경 기술 섹션에는 특허를 받을 수 있는 자료가 포함될 수 있으며 이 섹션에 포함된다고 해서 해당 기술이 이미 존재한다는 인정으로 간주되어서는 안된다.
반도체 소자의 확산 브레이크(diffusion break)는 일반적으로 반도체 소자에 두 가지 별개의 기능을 제공한다. 첫째, 인접한 트랜지스터 소자에 대한 향상된 전기 절연을 제공하고, 둘째, 한 트랜지스터에서 다른 트랜지스터로 불순물 또는 오염 물질이 확산되는 것을 방지하는 장벽을 제공한다. 확산 브레이크는 일반적으로 트랜지스터 사이에 형성된 갭을 채우는 벌크 유전체 재료로 구성된다. 이 갭은 게이트의 대략적인 폭(예: 단일 확산 브레이크(single diffusion break; SDB))과 같이 좁거나 인접한 피처(예: 이중 확산 브레이크) 사이의 거리 또는 그 이상과 같이 넓을 수 있다. 이러한 확산 브레이크는 일반적으로 반도체 기판의 트렌치에서 트랜지스터 레벨의 상단까지 수직으로 연장된다.
그러나, 3D IC를 구성할 때 어려움이 발생할 수 있는데, 이는 2개 이상의 레벨의 트랜지스터를 절단하는 확산 브레이크를 형성하는 것이 바람직하지 않을 수 있기 때문이다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 확산/전기적 브레이크를 갖는 적층형 반도체 소자를 제공하는 것이다.
특정 양태에서, 본 명세서의 일부 실시 예는 적어도 2개의 층의 트랜지스터를 포함하고, 제1 층은 2개 이상의 NFET 트랜지스터 소자를 포함하고, 상기 제1 층과 수직으로 정렬된 제2 층은 2개 이상의 PFET 트랜지스터 소자를 포함하며, 전기적 또는 확산 브레이크는 상기 제1 또는 제2 층의 둘 이상의 트랜지스터 소자 사이에 존재하고, 전기적 또는 확산 브레이크와 수직으로 정렬된 게이트는 상기 제1 또는 제2 층 중 다른 하나의 2개 이상의 소스/드레인(SD) 영역 사이에 존재하는 반도체 소자를 제공한다.
다른 양태에서, 본 명세서의 일부 실시 예는 일함수 금속(WFM) 층을 포함하는 거짓 게이트를 갖는 채널을 제공하는 것을 포함하며 상기 채널과 상기 일함수 금속층은 서로 반대의 극성을 갖는 반도체 소자 제조 방법을 포함한다.
다른 양태에서, 본 명세서의 일부 실시 예는 제1 기판 상에 제1 활성 영역, 분리층, 및 제2 활성 영역을 수직으로 증착하고; 상기 제1 및 제2 활성 영역 및 상기 분리층 주위에 더미 게이트를 증착하고; 제1 보이드를 생성하기 위해 상기 분리층의 수직 레벨까지 상기 더미 게이트의 일부를 제거하고; 상기 제1 보이드에 제1 물질을 증착하고; 제2 보이드를 생성하기 위해 상기 더미 게이트의 나머지 부분을 제거하며; 및 상기 제2 보이드에 제2 물질을 증착하는 것을 포함하며, 상기 제1 또는 제2 물질 중 하나는 유전 물질을 포함하고, 상기 제1 또는 제2 물질 중 다른 하나는 일함수 금속층을 포함하는 반도체 소자 제조 방법을 포함한다.
본 개시의 실시 예들에 따르면 적층형 반도체 소자는 게이트와 정렬된 확산 브레이크가 일체로 형성되므로, 반도체 제조 공정을 단순화할 수 있으며 소자의 크기를 줄일 수 있다.
도 1은 일부 실시 예에 따른 단일 확산 브레이크를 갖는 적층형 반도체 장치를 제공한다.
도 2는 일부 실시 예에 따른 하이브리드 게이트/전기적 브레이크를 갖는 적층형 반도체 장치를 제공한다.
도 3은 일부 실시 예에 따른 레벨 선택적 확산 브레이크를 갖는 적층형 반도체 장치를 제공한다.
도 4a 내지 도 4i는 일부 실시 예에 따른 적층 게이트를 제조하기 위한 방법을 예시한다.
도 5a 내지 도 5e는 일부 실시 예에 따른 적층 게이트를 제조하기 위한 대안적인 방법을 예시한다.
도 6a 내지 도 6d는 일부 실시 예에 따른 하이브리드 게이트/전기 브레이크 구조체를 제조하기 위한 방법을 예시한다.
도 7은 일부 실시 예에 따른 레벨 선택적 전기적 및 확산 브레이크를 제공하기 위한 방법에 대한 플로우 차트를 제공한다.
도 8은 일부 실시 예에 따른 전기적 브레이크를 형성하는 방법에 대한 플로우 차트를 제공한다.
도 9는 일부 실시 예에 따른 레벨 선택적 전기적 및 확산 브레이크를 형성하기 위한 방법에 대한 플로우 차트를 제공한다.
도 10은 본 명세서에 제공된 적층형 트랜지스터 소자를 이용할 수 있는 반도체 패키지를 예시한다.
도 11은 예시적인 실시 예에 따른 전자 시스템의 개략적인 블록도를 예시한다.
본 명세서에서 설명하는 실시 예는 모두 예시적인 실시 예이므로, 본 개시는 이에 한정되지 않고 다양한 형태로 구현될 수 있다. 이하의 설명에서 제공되는 각각의 실시 예는 본 명세서에서 제공되거나 제공되지 않는 다른 예 또는 다른 실시 예의 하나 이상의 특징과 연관되는 것으로부터 배제되지 않고 본 개시와 일치한다. 예를 들어, 특정 예 또는 실시 예에서 설명된 사항이 다른 예 또는 실시 예에서 설명되지 않더라도, 그 설명에서 달리 언급되지 않는 한 다른 예 또는 실시 예와 관련되거나 결합된 것으로 이해 될 수 있다.
또한, 본 개시의 개념의 원리, 측면, 예 및 실시 예에 대한 모든 설명은 구조적 및 기능적 등가물을 포함하도록 의도된 것임을 이해해야 한다. 또한 이러한 균등물은 현재 잘 알려진 균등물뿐만 아니라 향후 개발 될 균등물, 즉 구조에 관계없이 동일한 기능을 수행하도록 발명된 모든 장치를 포함하는 것으로 이해되어야 한다. 예를 들어, 본 명세서에서 설명하는 금속 산화물 반도체는 본 발명의 개념이 적용될 수 있는 한 다른 형태 또는 형태의 트랜지스터를 취할 수 있다.
반도체 소자의 요소, 구성 요소, 층, 패턴, 구조, 영역 등(이하 총칭하여 "요소")이 반도체 소자의 다른 요소에 "너머에", "위에", "상에", "아래에", "하부에", "연결된" 또는 "결합된"것으로 지칭될 때, 다른 요소에 바로 너머에, 위에, 상에, 아래에, 하부에, 연결 또는 결합되거나 또는 중간 요소(들)가 존재하는 것으로 이해될 수 있다. 대조적으로, 반도체 소자의 요소가 반도체 소자의 다른 요소에 "바로 너머에", "바로 위에", "바로 상에", "바로 아래에", "바로 하부에", "직접 연결된" 또는 "직접 결합된" 것으로 언급될 때, 개재 요소는 존재하지 않는다. 유사한 번호는 본 명세서 전체에 걸쳐 유사한 요소를 지칭한다.
"너머에", "위에", "상에", "상부에", "아래에", "하부에", "밑에" 등과 같은 공간 관련 용어가 여기에서 그림에 예시된 것처럼 한 요소와 다른 요소의 관계의 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 동작중인 반도체 소자의 다른 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면에서 반도체 소자가 뒤집힌 경우, 다른 요소 "아래에" 또는 "하부에"로 설명된 요소는 다른 요소 "위"로 향하게 된다. 따라서, "아래"라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 반도체 소자는 그렇지 않으면 (90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에서 사용되는 공간적으로 상대적인 설명어는 그에 따라 해석된다. 또한, 복수의 반도체 구조체가 배열된 어레이의 "행"및 "열"과 같은 용어는 어레이가 90도 회전될 때 "열" 및 "행"으로 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, "적어도 하나"와 같은 표현은 요소 목록 앞에 올 때 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b 및 c 중 적어도 하나"라는 표현은 a 만, b 만, c 만, a와 b 모두, a와 c 모두, b와 c 모두, 또는 a, b 및 c 모두를 포함하는 것으로 이해해야 한다.
비록 제1, 제2, 제3, 제4 등의 용어가 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안된다는 것을 이해할 것이다. 이 용어는 한 요소를 다른 요소와 구별하는 데만 사용된다. 따라서, 아래에서 논의되는 제1 요소는 본 개시의 교시에서 벗어나지 않고 제2 요소로 명명될 수 있다.
또한, 본 개시의 장치 또는 구조를 제조하는 실시 예에서 단계 또는 동작이 다른 단계 또는 동작보다 나중에 설명되지만, 상기 단계 또는 동작은 다른 단계 또는 작업이 상기 단계 또는 작업 후에 수행되는 것으로 설명되지 않는 한 다른 단계 또는 동작보다 늦게 수행될 수 있음을 이해할 것이다.
많은 실시 예가 실시 예(및 중간 구조)의 개략적인 예시인 단면 예시를 참조하여 본 명세서에서 설명된다. 따라서, 예를 들어 제조 기술 및/또는 공차(tolerances)의 결과로서 도면의 형상의 변화가 예상된다. 따라서, 실시 예는 본 명세서에 예시된 영역의 특정 형상에 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조에 따른 형상의 편차(deviations)를 포함해야 한다. 예를 들어, 직사각형으로 예시된 주입된 영역(implanted region)은 일반적으로 주입된 영역에서 주입되지 않은 영역으로의 이진 변화(binary change)보다는 그 가장자리에서 라운드진 또는 곡선 형상 및/또는 주입 농도의 기울기를 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역과 주입이 일어나는 표면 사이의 영역에 일부 주입을 초래할 수 있다. 따라서, 도면에 도시된 영역은 본질적으로 개략적이고 그 형상은 소자의 영역의 실제 형상을 설명하기 위한 것이 아니며 본 개시의 범위를 제한하려는 의도가 아니다. 또한, 도면에서 층 및 영역의 크기 및 상대적 크기는 명확성을 위해 과장될 수 있다.
간결함을 위해, 반도체 소자에 대한 일반적인 요소는 본 명세서에서 상세하게 설명될 수도 있고 설명되지 않을 수도 있다.
도 1은 일부 실시 예들에 따른 적층형 반도체 소자를 측면에서 바라본 예시도이다. 적층형 반도체 소자는 기판(도시되지 않음) 상의 트랜지스터 소자의 2개 이상의 레벨(101, 102)을 포함할 수 있으며, 단순성을 위해 2개의 레벨만이 도시되어 있다. 각 레벨은 다수의 트랜지스터 소자(103, 104)를 포함할 수 있고; 트랜지스터 소자(103)는 각 레벨(101, 102)에 왼쪽에 배치된 두 개로 적층된 트랜지스터 소자들을 포함할 수 있다. 트랜지스터 소자(104)는 각 레벨(101, 102)에 오른쪽에 배치된 두 개의 트랜지스터 소자들을 포함할 수 있다. 더 많은 트랜지스터 소자가 존재할 수 있다.
따라서, 각 레벨은 채널 영역(105, 106)을 포함할 수 있다. 일부 실시예에서, 채널 영역은 수직으로 정렬되고 레벨들 사이에서 평행할 수 있다. 채널 영역(105, 106)은 CMOS 아키텍처를 더 잘 제공하기 위해 반대 극성이 주어질 수 있다. 예를 들어, 채널 영역(105)은 (NFET 소자를 허용하기 위한) N형일 수 있고, 채널 영역(106)은 (PFET 소자를 제공하기 위한) P형일 수 있다. 유형이 바뀔 수도 있다(예를 들어, 채널 영역(105)은 P형일 수 있고, 채널 영역(106)은 N형일 수 있음). 그러나, 논의의 편의를 위해, 이하에서는 채널 영역(106)이 P형이고 채널 영역(105)이 N형이라고 가정한다. 채널 영역(105, 106) 각각은 단일 채널 영역(예: 핀형 채널)을 포함하거나 단일 채널(예: 나노시트 또는 나노와이어 채널)로 함께 기능하는 다중 서브채널을 포함할 수 있다.
채널 영역(105, 106)은 소스/드레인(SD) 영역(107, 108)에 의해 각각 "절단(cut)"될 수 있다. SD영역(107a-c) 및 SD 영역(108a-c)은 각각 SD영역(107) 및 SD영역(108)으로 통칭될 수 있다. 일부 실시예에서, SD 영역들(107a-c)은 SD 영역들(108a-c)과 각각 수직으로 정렬된다. 일부 실시예에서, 채널 영역(105, 106)은 긴 라인으로 형성될 수 있고, 나중에 SD 영역 피처가 요구되는 위치에서 절단될 수 있고, SD 영역은 결과적인 절단에서 성장될 수 있다. 따라서, 채널 영역(105, 106)의 "채널"은 라인에 배치되어 처리되는 이러한 모든 트랜지스터 소자의 채널을 의미한다. 각 레벨에 3개의 SD 영역이 도시되지만 더 많은 SD 영역이 있을 수 있다.
채널 영역(105, 106)은 또한 트랜지스터 소자(103)의 SD 영역(107a, 107b, 108a, 108b) 사이에서 각각 게이트 영역(109, 110)과 같은 게이트와 접촉할 수 있다. 일부 실시 예에서, 게이트 영역(109, 110)은 인터페이스 층(도시되지 않음), 쌍극자 엔지니어링 층(도시되지 않음), 얇은 고유전율 유전층(도시되지 않음), 캡핑 층(도시되지 않음), 및 하나 이상의 벌크 일함수 금속(work-function metal; WFM) 층(또한 도시되지 않음) 중 하나 이상을 포함하는 게이트 스택을 포함할 수 있다.
상기 계면층은 SiO, 이산화규소(SiO2), 및/또는 산질화규소(SiON) 중 적어도 하나를 포함할 수 있으나, 이에 제한되지 않는다.
상기 쌍극자 엔지니어링 층은 Lu2O3, LuSiOx, Y2O3, YSiOx, La2O3, LaSiOx, BaO, BaSiOx, SrO, SrSiOx, Al2O3, AlSiOx, TiO2, TiSiOx, HfO2, HfSiOx, ZrO2, ZrSiOx, Ta2O5, TaSiOx, ScO, ScSiOx, MgO 및 MgSiOx 중 하나 이상을 포함할 수 있으며, 여기서 Ox는 다양한 화학량론을 갖는 산화물을 나타낸다. 제1 쌍극자 층에 있는 원소의 원자 백분율도 변할 수 있다. 예를 들어, 실리케이트 층의 실리콘 함량은 0에서 70원자 퍼센트 이하의 범위일 수 있다. 상기 실리케이트의 실리콘 함량은 Vt의 이동을 조정하는 데 사용될 수 있다. 선택한 재료는 원하는 전압 이동의 부호와 형성되는 지정된 소자(즉, nFET 또는 pFET)에 따라 다르다. 제조되는 구성요소가 nFET이고 Vt가 아래쪽으로(음으로) 이동되기를 원하는 경우, 일부 실시예에서 쌍극자 엔지니어링 층은 Lu2O3, LuSiOx, Y2O3, YSiOx, La2O3, LaSiOx, BaO, BaSiOx, SrO, SrSiOx, MgO 및 MgSiOx 중 하나 이상을 포함할 수 있다. 제조되는 구성요소가 nFET이고 Vt가 위쪽으로(양으로) 이동되기를 원하는 경우 쌍극자 엔지니어링 층은 Al2O3, AlSiOx, TiO2, TiSiOx, HfO2, HfSiOx, ZrO2, ZrSiOx, Ta2O5, TaSiOx, ScO, ScSiOx, MgO 및 MgSiOx 중 적어도 하나를 포함할 수 있다. 제조되는 구성요소가 pFET이고 Vt가 위쪽으로(음으로) 이동하려는 경우 쌍극자 엔지니어링 층은 Lu2O3, LuSiOx, Y2O3, YSiOx, La2O3, LaSiOx, BaO, BaSiOx, SrO, SrSiOx 중 적어도 하나를 포함할 수 있다. 제공되는 구성 요소가 p-FET이고 Vt가 아래쪽으로(양으로) 이동되기를 원하는 경우 쌍극자 엔지니어링 층은 Al2O3, AlSiOx, TiO2, TiSiOx, HfO2, HfSiOx, ZrO2, ZrSiOx, Ta2O5, TaSiOx, ScO, ScSiOx, MgO 및 MgSiOx 중 하나 이상을 포함할 수 있다. 다른 실시예에서 전압을 위 또는 아래로 이동시키기 위해 쌍극자 엔지니어링 층에 다른 재료가 사용될 수 있다. 일부 실시예에서, 쌍극자 엔지니어링 층은 캡핑 층 상에 산화되지 않은 조성물로서 증착될 수 있고, 고유전율 유전체 층 및 캡핑 층으로/이를 통해 구동되어 공정 중에 적어도 부분적으로 산화될 수 있다. 이 드라이브 인은 어닐링 프로세스를 통해 수행될 수 있다. 쌍극자 엔지니어링 층은 계면층과 고유전율 유전층의 경계에 쌍극자를 제공함으로써 트랜지스터의 Vt를 미세 조정할 수 있다.
고유전율 유전층은 Hf, Al, Zr, La, Mg, Ba, Ti, Pb 또는 이들의 조합의 산화물과 같은 7보다 큰 유전 상수 값을 갖는 하나 이상의 금속 산화물 또는 금속 실리케이트를 포함할 수 있으나, 이에 제한되지 않는다. 캡핑 층은 TiN과 같은 금속 질화물을 포함할 수 있으나, 이에 제한되지 않는다. 일함수 금속은 N-형의 경우 TiAl, TiAlC, ZrAl, WA1, TaAl, 및 HfAl 중 하나 이상의 층을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 쌍극자 엔지니어링 층을 사용하는 경우 WFM은 폴리실리콘을 포함할 수 있다. P형의 경우, 일함수 금속은 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN 및 TaAlN 중 하나 이상의 층을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 쌍극자 엔지니어링 층을 사용하는 경우 WFM은 폴리실리콘을 포함할 수 있다.
따라서, 이하 본 명세서에서 사용되는 바와 같이, "일함수 금속층"(WFM 층)이라는 용어는 쌍극자 엔지니어링 층, 캡핑 층, 및 벌크 일-함수 금속 층을 포함하도록 의도되며, 이들은 이 층에 의해 표현되는 일함수에 집합적으로 영향을 미친다. 이하에서 사용되는 바와 같이, "High-K 유전층"이라는 용어는 인터페이스층 및 High-K 유전층 자체를 모두 포함하는 것을 의미하며, 이 층은 채널과 WFM 층 사이의 유전을 제공하기 위한 것이다.
게이트 영역(109, 110)은 예를 들어 공통 게이트 구조가 요구될 때 접촉할 수 있다. 대안적으로, 전기적 절연을 제공하기 위해 게이트를 분리하는 유전층(111)이 게이트 영역(109, 110) 사이에 배치될 수 있다. SD 영역(107a-c, 108a-c), 및 게이트 영역(109, 110)은 도시되지 않은 전력 및 신호용 외부 콘택을 가질 수 있다.
채널 영역(105, 106)은 또한 유전체(112)에 의해 절단될 수 있다. 이 유전체(112)는 바닥 레벨(예: 레벨(102))의 최하부 높이(및 기판 내로)로부터 탑 레벨(예: 레벨(103))의 최상부 높이까지 연장될 수 있다. 이 유전체는 게이트가 정상적으로 형성되는 영역(예를 들어, 인접한 SD 영역 사이의 적절한 피치 간격으로), 예를 들어 SD 영역(107b, 107c) 사이, 및 SD 영역(108b, 108c) 사이에 배치될 수 있다. 이 유전체(112)는 레벨 내에서 인접한 트랜지스터 소자들(103, 104) 사이의 전기적 및 확산 분리를 제공할 수 있다.
도 2는 일부 실시예에 따른 하이브리드 게이트/전기적 브레이크의 양태를 예시한다. 도 2는 도 1과 일부 유사성을 공유하며, 유사한 부품은 유사한 번호를 공유한다. 유사한 구조 및 기능 공유 번호를 갖는 부품은 간결함을 위해 여기에서 다시 설명되지 않을 수 있다.
도 2의 예시적인 실시예에서, 레벨(102)의 SD 영역들(108a, 108b) 사이에 활성 게이트가 있고, 동시에 레벨(101)의 SD 영역들(107a, 107b) 사이에 전기적 브레이크가 있는 것이 바람직하다. 이에 따라 하이브리드 게이트/전기적 브레이크(210)는 SD 영역(107a, 107b) 사이와 SD 영역(108a, 108b) 사이에 수직으로 제공될 수 있다. 이러한 예에서 채널 영역(106)은 P형이고 채널 영역(105)은 N형이다. 하이브리드 게이트/전기적 브레이크(210)는 p-일함수 금속층을 포함하고 두 채널 영역(105, 106)과 접촉한다. 또한, p-일함수 금속층은 N-형 채널 영역(105)에 대한 전기적 블록의 역할을 한다: 실질적으로 어떠한 전하 캐리어도 SD 영역(107a, 107b) 사이에서 이동하지 않을 것이다. 또한, 하이브리드 게이트/전기적 브레이크(210)는 SD 영역(108a, 108b) 사이의 채널 영역(106)에 대한 게이트 역할을 하여 트랜지스터 소자(220)의 생성을 허용한다.
도 2는 또한 SD 영역(107b, 107c) 사이 및 SD 영역(108b, 108c) 사이에 수직으로 제공된 하이브리드 게이트/전기적 브레이크(209)를 사용하여 레벨(101)의 SD 영역(107b, 107c) 사이에 게이트를 제공하는 동시에 레벨(102)의 SD 영역(108b, 108c) 사이에 전기 블록을 제공하는 방법의 일부 실시 예를 도시한다. 이러한 예에서 채널 영역(105)은 N형이고 채널 영역(106)은 P형이다. 하이브리드 게이트/전기적 브레이크(209)는 채널 영역(105, 106) 모두와 접촉하고, n-일함수 금속층을 포함한다. 따라서, 하이브리드 게이트/전기적 브레이크(209)는 SD 영역(107b, 107c) 사이의 채널 영역(105)에 대한 게이트 역할을 하여 트랜지스터 소자(221)의 생성을 허용한다. 또한, n-일함수 금속층은 P형 채널 영역(106)에 대한 전기 블록의 역할을 한다; 실질적으로 SD 영역(108b, 108c) 사이에는 전하 캐리어가 이동하지 않을 것이다.
따라서, 도 2는 2개의 소자 레벨이 반대 극성을 가질 때, 한 레벨(및 한 극성)의 게이트에 있는 일함수 금속층이 다른 레벨(반대 극성을 가짐)에 대한 전기적 브레이크로서 작용할 수 있음을 예시한다. 보다 일반적으로, 제1 극성을 갖는 채널은 반대 극성의 일함수 금속층의 충분한 양/농도를 포함하는 "거짓 게이트(false gate)"를 제공함으로써 회로의 작동 전압 범위 내에서 전기적으로 차단될 수 있다. 즉, 이론에 구속되지 않고, 일부 실시 예에서 제1 극성을 갖는 채널은 반대 극성을 갖는 일함수 금속 기반 거짓 게이트를 사용하여 상승된 임계 전압 Vth의 (절대값)을 가질 수 있으며, Vth가 더 이상 회로에 의해 제공되는 전압 영역 내에 있지 않으므로 전도 모드로 들어갈 수 없다. 일함수 금속과 그 농도의 선택은 채널의 특성과 필요한 Vth 이동에 따라 달라지며 쉽게 확인할 수 있다.
또한, 이는 전기적 브레이크가 그 위 또는 아래에 수직으로 정렬된 전기적 브레이크가 있을 필요 없이 적층형 트랜지스터 소자의 한 레벨에 존재하도록 허용한다는 점에 유의하십시오. 즉, 예를 들어, 하이브리드 게이트/전기적 브레이크(210)는 도 1의 유전체(112)에서와 같이 채널 영역(106)을 따라 전기적 브레이크를 필요로 하기 보다는, 하이브리드 게이트/전기적 브레이크(210)의 위치에서 채널 영역(105)을 따라 전기적 브레이크가 있게 하는 동시에 게이트가 바로 아래에 수직으로 정렬된 채널 영역(106)을 따라 존재하도록 허용한다. 따라서, 적층형 트랜지스터 소자들을 포함하는 반도체 소자의 제조 공정이 단순해질 수 있으며, 반도체 소자의 크기를 줄일 수 있다.
도 3은 일부 실시 예에 따른 레벨-선택적 단일 확산 브레이크의 예, 즉, 하나의 레벨 또는 다른 레벨(101, 102)에 선택적으로 배치될 수 있는 확산 브레이크를 예시한다. 도 3은 도 1 및 2와 유사점을 공유하고, 유사한 번호는 유사한 부분을 나타낸다. 기능과 번호가 동일한 부품의 경우 간결함을 위해 설명을 반복하지 않는다.
도 3의 예에 대해, 레벨(102)의 SD 영역(108a, 108b) 사이에 활성 게이트가 있고, 동시에 레벨(101)의 SD 영역(107a, 107b) 사이에 전기적 및 확산 브레이크가 있는 것이 바람직하다. 이를 달성하기 위해, 유전체를 포함하는 단일 확산 브레이크(312a)가 SD 영역(107a, 107b) 사이에 제공되는 한편, p-일함수 금속층을 포함할 수 있는 게이트 영역(110)이 SD 영역(108a, 108b) 사이에 제공된다. 이러한 배열은 SD 영역(108a, 108b) 사이의 채널 영역(106)을 위한 게이트 영역(110)을 제공하여 트랜지스터 소자(320)의 생성을 가능하게 한다. 또한, 상기 유전체는 N-형 채널 영역(105)에 대한 전기적 및 확산 블록 역할을 한다: 실질적으로 SD 영역(107a, 107b) 사이에는 전하 캐리어가 이동하지 않을 것이다. 이 예에서 확산 브레이크(312a)가 채널 영역(105)을 완전히 절단한다는 점에 주목해야 한다. 다른 예에서, 채널은 대신 산화되고 유전체로 둘러싸여 있거나 단순히 유전체에 의해 둘러싸일 수 있다. 상기 유전체는 레벨(101)의 가장 낮은 높이에서 레벨(101)의 상단까지 수직으로 늘어날 수 있다.
또한, 도 3의 예에서, 레벨(101)의 SD 영역들(107b, 107c) 사이에 활성 게이트가 있고, 동시에 레벨(102)의 SD 영역들(108b, 108c) 사이에 전기적 및 확산 브레이크가 있는 것이 바람직하다. 이를 달성하기 위해, 유전체를 포함하는 단일 확산 브레이크(312b)가 SD 영역(108b, 108c) 사이에 제공되는 한편, n-일함수 금속층을 포함할 수 있는 게이트 영역(109)이 SD 영역(107b, 107c) 사이에 제공된다. 이러한 배열은 SD 영역(107b, 107c) 사이의 채널 영역(106)을 위한 게이트 영역(109)을 제공하여 트랜지스터 소자(321)의 생성을 가능하게 한다. 또한, 상기 유전체는 채널 영역(105)에 대한 전기 및 확산 블록의 역할을 한다: 실질적으로 SD 영역(108b, 108c) 사이에는 전하 캐리어가 이동하지 않을 것이다. 이 예에서 확산 브레이크(312b)가 채널 영역(106)을 완전히 절단한다는 점에 주목해야 한다. 다른 예에서, 채널은 대신 산화되어 유전체로 둘러싸여 있거나 단순히 유전체로 둘러싸여 있을 수 있다. 상기 유전체는 레벨(102)의 가장 낮은 높이에서 레벨(102)의 상단까지 수직으로 늘어날 수 있다.
또한, 이는 적층형 트랜지스터 소자의 위 또는 아래에 수직으로 정렬된 또 다른 전기적 브레이크가 있을 필요 없이 전기적 및 확산 브레이크가 적층형 트랜지스터 소자의 한 레벨에 존재할 수 있도록 한다. 즉, 예를 들어, 단일 확산 브레이크(312a)와 게이트 영역(110)의 스택은 도 1의 유전체(112)와 같이 채널 영역(106)를 따라 전기적 브레이크를 필요로 하기 보다는, 확산 브레이크 유전체(312)에서 채널 영역(105)을 따라 전기적 및 확산 브레이크가 있게 하는 동시에 게이트가 채널 영역(106)을 따라 존재하도록 허용한다.
도 4a 내지 도 4i는 예시적인 실시예에 따른, 도 1의 적층된 게이트 영역(109, 110)과 같은 상이한 일함수 금속층을 포함할 수 있는 적층된 게이트를 생성하기 위한 예시적인 방법을 제공한다. 도 3의 확산 브레이크(312a)/게이트 영역(110) 및 확산 브레이크(312b)/게이트 영역(109)과 같은 수직으로 적층된 게이트/확산 브레이크 구조를 제공하기 위한 대안이 또한 논의된다. 도 4a 내지 도 4i는 트랜지스터 채널의 길이를 내려다보도록 도시된 것이다. 즉, 전류는 도시된 트랜지스터 구성요소를 통해 페이지의 안팎으로 흐른다.
도 4a를 참조하면, 제1 기판(401)이 제공될 수 있다. 제1 기판(401) 상에, 상부 트랜지스터 활성 영역(402a) 및 하부 트랜지스터 활성 영역(402b) 의 활성 영역들이 수직 스택으로서 제공될 수 있다(이들은 예를 들어, 도 1-3의 채널 영역(105, 106)의 일부일 수 있다). 일부 실시 예에서, 상기 활성 영역들은 일련의 층(일반적으로 도시되지 않음), 예를 들어 희생 층들이 삽입된 일련의 나노시트를 포함할 수 있다. 특히, 하부 희생층(402b1)은 나중에 사용하기 위해 강조된다. 개재된 희생층(402b1)은 다른 희생층들보다 두꺼울 수 있다. 제1 분리층(403)은 활성 영역(402a, 402b) 사이에 제공되어 이들 사이를 분리할 수 있다.
도 4b에서 더미 게이트(404)는 활성 영역(402a, 402b) 및 제1 분리층(403)을 둘러싸도록 제1 기판(401) 상에 제공될 수 있다. 더미 게이트(404)의 외부에 층간 유전 물질층(ILD 층)(405)이 있일 수 있으며, 이는 도면의 적층된 반도체 소자를 다른 그러한 소자로부터 격리시킬 수 있다. 더미 게이트(404)는 리소그래피 및 식각 공정에 의해 형성될 수 있으며, 비정질 실리콘, 비정질 탄소, 다이아몬드 라이크 탄소(diamond-like carbon), 유전체 금속 산화물 및/또는 실리콘 질화물을 포함할 수 있으나, 이에 제한되지 않는다. ILD 층(405)은 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition)에 의해 형성될 수 있으며, 이에 제한되지 않고 벌크 산화물 물질(예를 들어, 저-k 유전체를 갖는 이산화규소)을 포함한다.
도 4c를 참조하면, 더미 게이트(404)의 상부가 제1 분리층(403)의 중심의 대략 수직 레벨까지 제거되어 보이드가 생성되고 활성 영역(402a)을 노출시킬 수 있다. 이 시점에서, 활성 영역(402b)이 나노시트를 포함하는 경우, 활성 영역(402a) 내의 임의의 희생층도 제거될 수 있고 활성 나노시트(미도시)만 남게 된다. 이러한 제거는 예를 들어 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE) 및/또는 화학적 산화물 제거(chemical oxide removal; COR) 공정에 의한 것일 수 있다. 도 4c의 아래에 도시된 바와 같이, 선택적인 제2 분리층(407)이 나머지 더미 게이트(404)의 상부에 증착될 수 있다. 이것은 활성 영역(402a, 402b)이 공통 게이트 연결을 갖는 것이 바람직하지 않은 경우 수행될 수 있다(이후 도면에서 이 특징은 단순성을 위해 생략되지만 개시된 개념의 범위를 수정하지 않고 존재할 수 있음). 도 4c의 상부 및 하부에서, 그 다음 보이드는 제1 고유전율 유전층(406)으로 라이닝될 수 있다. 보다 구체적으로, 제1 고유전율 유전체 층(406)은 ILD 층(405)의 측면, 나머지 더미 게이트(404) 또는 제2 분리층(407)의 상부, 제1 분리층(403)의 일부와 접촉하고 활성 영역(402a) 주위(모든 하위 채널 영역 포함)를 감쌀 수 있다. 상기 고유전율 유전층은 나중에 형성될 게이트 구조에서 관련된 전류 누설 없이 증가된 게이트 커패시턴스를 허용하도록 제공될 수 있고, 이전에 열거된 물질을 포함할 수 있다.
도 4d를 참조하면, 도 4c에 남아있는 상기 보이드는 제1 일함수 금속층(408)으로 활성 영역(402a)(서브-채널 포함)을 둘러싸서 채워질 수 있고, 활성 영역(402a)에 대한 도 1의 게이트 영역(109 또는 110)과 같은 제1 게이트 영역을 생성한다. 이것은 선택된 일함수 금속층으로 직접 채우거나 대체 게이트 프로세스를 사용하여 수행될 수 있다. 예를 들어, 폴리실리콘 구조(미도시)는 제1 고유전율 유전층(406)의 어닐링을 허용하기 위해 제1 WFM 층(408)이 요구되는 곳에 먼저 형성될 수 있고, 그 다음 예를 들어 건식 에칭, 습식 에칭, RIE 및/또는 COR 공정에 의해 제거되어 원하는 제1 일함수 금속층(408)으로 대체된다.
제1 일함수 금속층(408) 조성의 선택은 활성 영역(402a)의 극성에 따라 다르며, 위에서 논의되었다. 제1 일함수 금속층(408)의 레벨 위에 추가적인 ILD 층(405)을 증착하기 위해 추가 처리가 행해질 수 있고, 제1 일함수 금속층(408)에 대한 전기적 및 신호적 콘택을 허용하도록 콘택 및 메탈 구조체(409)가 제공될 수 있다. 추가 기판(별도로 도시되지 않음)은 상기 콘택 및 메탈 구조체(409) 상에 접합될 수 있다(또는 이러한 추가 기판은 메탈층 및/또는 콘택을 포함하고 제1 일함수 금속층(408)의 레벨에서 직접 접합될 수 있음). 이 추가 기판은 추가 처리를 위한 구조적 및 물리적 무결성을 제공할 수 있다.
대안적으로, 도 4c 및 4d에서, 활성 영역(402a)에 대한 도 1의 게이트 영역(109 또는 110)과 같은 게이트 대신에, 도 3의 확산 브레이크(312a-b)와 같은 확산 브레이크를 생성할 수 있다. 이를 위해, 제1 고유전율 유전층(406)의 증착은 도 4c에서 생략될 수 있고, 노출된 상기 활성 영역(402a)은 산화되거나 에칭될 수 있으며, 도 4c의 상기 보이드 내부로의 제1 WFM 층(408)의 증착은 유전 물질의 증착으로 대체된다. 이것은 활성 영역(402a)에 대한 확산 브레이크를 생성할 것이다.
도 4e에서, 상기 웨이퍼는 뒤집힐 수 있다. 본 명세서에서, 기판은 웨이퍼로 지칭될 수 있다. 웨이퍼를 뒤집기 전에, 도 4d의 결과 구조물에 제1 기판(401)과 마주보는 제2 기판이 접합될 수 있다. 예를 들어, 제2 기판은 콘택 및 메탈 구조체(409)의 상면에 접할 수 있다. 콘택 및 메탈 구조체(409)가 이제 하부에 있고 제1 기판(401)이 상부에 있다. 이 시점에서, 활성 영역(402b)의 희생층(402b1) 성분 및 ILD 층(405)뿐만 아니라 상부에 있는 더미 게이트(404)의 나머지 부분을 노출시키기 위해 제1 기판(401)이 제거될 수 있다.
도 4f에서, 도 4c와 유사한 프로세스를 사용하여 남아 있는 더미 게이트(404)가 제거되어 보이드를 형성한다. 추가적으로, 활성 영역(402b)이 나노시트를 포함하는 경우, 희생층이 제거되어 활성 나노시트 층이 남을 수 있다. 특히 두꺼운 희생층(402b1)이 제거되어 ILD 층(405)의 상단과 활성 영역(402b)의 상단 사이의 높이 오프셋을 제공하며, 활성 영역(402b)의 상단은 ILD 층(405)의 상단보다 낮다.
도 4g에서, 제2 고유전율 유전층(410)이 도 4f의 상기 보이드를 라이닝하여 형성되며, 구체적으로, ILD 층(405)의 측면을 라이닝하고, 활성 영역(402b)(서브 채널 포함)을 둘러싸고, 제1 분리층(403) 및 제1 고유전율 유전층(406) 또는 제2 분리층(407)과 접촉한다. 제2 고유전율 유전층(410)에 대한 구성 및 형성 프로세스는 제1 고유전율 유전층(406)의 구성 및 형성 공정과 실질적으로 유사하고, 여기서 반복되지 않는다.
도 4h에서, 제2 일함수 금속층(411)이 나머지 보이드에 증착되고, 도 4c의 활성 영역(402b)(서브채널 포함)을 둘러싸서 게이트 영역(109 또는 110) 중 다른 하나과 같은 제2 게이트 영역을 생성한다. 이 프로세스는 도 4d에 제공된 것과 유사하며 여기에서 반복되지 않는다. 도 4c에서와 같이, 제2 일함수 금속층(411) 조성의 선택은 활성 영역(402b)의 극성에 따라 다르며, 다른 곳에서 논의된다.
대안적으로, 도 4f에서, 위에서 논의된 바와 같이 게이트 영역(109 또는 110)과 같은 게이트를 준비하기 위해 도 4g 및 4h로 진행하는 대신에, 도 3으로부터 확산 브레이크(312a 또는 312b)를 준비할 수 있다. 이를 위해, 도 4f에서, 노출된 활성 영역(402b)이 산화되거나 식각될 수 있고, 제2 고유전율 유전층(410)의 증착이 생략될 수 있고, 상기 보이드가 제2 WFM 층(411) 대신에 유전 물질로 채워질 수 있다. 이는 활성 영역(402b)에 대한 확산 브레이크를 생성한다.
도 4i에서, 제2 게이트 영역의 제2 일함수 금속층(411)을 위해 추가적인 ILD 층(405), 콘택 및 메탈 구조체(412)가 제공된다. 이 프로세스는 그림 4d에 제공된 프로세스와 유사하며 여기에서 반복되지 않는다.
도 5a 내지 도 5e는 도 1의 적층 게이트 영역(109, 110)과 같은 상이한 일함수 금속층 조성을 포함할 수 있는 적층형 게이트를 생성하기 위한 대안적인 예시적인 방법을 제공한다. 도 3의 확산 브레이크(312a)/게이트 영역(110) 및 확산 브레이크(312b)/게이트 영역(109)와 같은 수직 적층형 게이트/확산 브레이크 구조를 허용하는 대안이 제시된다
도 5a 내지 도 5e는 트랜지스터 채널의 길이를 내려다보게 도시되어 있다. 즉, 전류는 도시된 트랜지스터 구성요소를 통해 페이지 안팎으로 흐른다.
도 5a 및 5b는 도 4a 및 4b와 유사성을 공유한다. 따라서 유사한 구성 요소 및 프로세스에 대한 설명은 반복되지 않는다.
도 5c에서, 더미 게이트(404)는 희생층(402b1)과 같은 활성 영역(402a, 402b) 내의 임의의 희생층과 함께 그 전체가 제거되어 보이드를 생성한다. 제1 고유전율 유전층(501)이 보이드의 측면에 증착될 수 있다. 예를 들어, 제1 고유전율 유전층(501)은 활성 영역(402a, 402b)(임의의 서브채널 포함) 및 제1 분리층(403), 뿐만 아니라 ILD 층(405) 및 제1 기판(401)의 측면을 덮을 수 있다. 제1 고유전율 유전층(501)은 제1 고유전율 유전층(406)과 유사한 재료를 포함할 수 있고, 유사한 방식으로 증착될 수 있다.
도 5d에서, 제1 WFM 층(502)은 도 5c에서 생성된 보이드의 바닥에, 제1 분리층(403)의 대략 중간의 레벨까지 증착되고, 활성 영역(402b)(임의의 서브채널을 포함)을 둘러싼다. 이는 선택된 일함수 금속층 조성으로 직접 채우거나 대체 게이트 프로세스를 사용하여 수행될 수 있다. 예를 들어, 폴리실리콘 구조(미도시)는 제1 고유전율 유전층(501)의 어닐링을 허용하기 위해 제1 WFM 층(502)이 요구되는 곳에 먼저 형성될 수 있고, 그 다음 예를 들어 건식 에칭, 습식 에칭, RIE 및/또는 COR 공정에 의해 제거되어 원하는 제1 WFM 층(502)으로 대체된다. 따라서, 활성 영역(402b)을 포함하는 하부 트랜지스터에 대한 제1 게이트가 형성된다.
추가적으로, 선택적인 제2 분리층(503)은 제1 WFM 층(502) 상에 증착될 수 있다. 제2 분리층(503)은 제1 분리층(403)과 유사한 물질 또는 상이한 물질을 포함할 수 있다. 제2 분리층(503)은 적층된 활성 영역(402a, 402b)에 공통 게이트가 필요한 경우 포함되지 않거나 활성 영역(402a, 402b)의 게이트가 분리되어야 하는 경우 포함되지 않을 수 있다.
대안적으로, 게이트 대신에 활성 영역(402b)에 대한 확산 브레이크(312a-b)와 같은 확산 브레이크를 형성하고자 하는 경우, 도 5c 및 5d에서, 제1 고유전율 유전층(501) 및 제1 WFM 층(502)의 증착을 생략할 수 있고, 대신에 제1 분리층(403)의 레벨까지 유전 물질을 증착할 수 있다.
도 5e에서, 제2 WFM 층(504)은 제2 분리층(503)(또는 제1 WFM 층(502) 상에 증착되며, 상기 보이드의 나머지를 채우고, 활성 영역(402a)(임의의 서브-채널 포함)을 둘러싼다. 상술한 바와 같이, 그리고 제1 WFM 층(502)과 유사하게, 이것은 직접 채우거나 대체 게이트 기술에 의할 수 있다. 따라서, 활성 영역(402a)을 포함하는 상부 트랜지스터에 대한 게이트가 형성된다.
대안적으로, 게이트 대신에, 활성 영역(402a)에 대한 확산 브레이크(312a-b)와 같은 확산 브레이크를 형성하고자 하는 경우, 도 5e에서, 제2 WFM 층(504)의 증착을 생략하고, 대신에 활성 영역(402a)을 에칭 또는 산화하고, 나머지 보이드를 채우기 위해 유전체를 증착할 수 있다.
도 4에서와 같이, 도 5에서 제1 WFM 층(502) 및 제2 WFM 층(504)에 사용되는 일함수 금속의 선택은 각각 활성 영역(402b, 402a)의 극성에 기초한다.
도 6a 내지 도 6c는 도 2의 하이브리드 게이트/전기적 브레이크(209 또는 210)와 유사한 하이브리드 게이트/전기적 브레이크를 생성하기 위한 프로세스를 제공한다. 하이브리드 게이트/전기적 브레이크(209, 210)는 단일 극성의 일함수 금속층으로 구성된 단일 게이트와 함께 2개의 적층된 트랜지스터(반대 극성)를 포함한다는 것에 유의해야 한다.
도 6a 및 6b는 도 4a 및 4b, 도 5a 및 5b와 실질적으로 동일하고, 아래의 도 6의 프로세스는 어느 하나의 프로세스와 함께 사용될 수 있다. 따라서 유사한 구성 요소 및 프로세스에 대한 설명은 반복되지 않는다. 활성 영역(402a, 402b)은 반대 극성을 가질 수 있음을 유의해야 한다. 그러나, 하이브리드 게이트/전기적 브레이크를 형성할 때, 도 4c 내지 4i, 또는 도 5c 내지 도5e의 동작 및 구조로 진행하는 대신에 도 6c 및 6d의 프로세스 및 구조로 진행할 수 있다.
도 6c에서, 더미 게이트(404)는 희생층(402b1)과 같은 활성 영역(402a 및 402b) 내의 임의의 희생층과 함께 그 전체가 제거되어 보이드를 생성한다. 제1 고유전율 유전층(601)이 보이드의 측면에 증착될 수 있다. 예를 들어, 제1 고유전율 유전층(601)은 활성 영역(402a, 402b)(임의의 서브채널 포함) 및 제1 분리층(403), 뿐만 아니라 ILD 층(405) 및 제1 기판(401)의 측면을 덮을 수 있다. 제1 고유전율 유전층(601)은 제1 고유전율 유전층(406)과 유사한 재료를 포함할 수 있고, 유사한 방식으로 증착될 수 있다.
도 6d에서, 일함수 금속층(602)은 도 2의 하이브리드 게이트/전기적 브레이크(209 또는 210)와 같은, 하이브리드 게이트/전기적 브레이크를 생성하기 위해 활성 영역(402a, 402b)(임의의 서브채널 포함)을 둘러싸면서 도 6c에서 생성된 상기 보이드 내에 증착되고 이를 채울 수 있다. 이것은 선택된 일함수 금속층 조성으로 직접 채우거나 대체 게이트 프로세스를 사용하여 수행될 수 있다. 예를 들어, 폴리실리콘 구조(미도시)는 제1 고유전율 유전층(601)의 어닐링을 허용하기 위해 WFM 층(602)이 요구되는 곳에 먼저 형성될 수 있고, 그 다음 예를 들어 건식 에칭, 습식 에칭, RIE 및/또는 COR 공정에 의해 제거되어 원하는 WFM 층(602)으로 대체된다.
일함수 금속층(602) 조성의 선택은 활성 영역(402a, 402b) 중 어느 것이 게이트에 제공하기 원하는지 또는 역으로 전기적 브레이크를 제공하기를 원하는지, 및 이들의 극성에 기초한다. 위에서 논의된 바와 같이, NFET에 대한 게이트 및 PFET에 대한 전기적 브레이크를 제공하고자 하는 경우, n-WFM 층이 사용될 수 있다. 그러나 PFET에 대한 게이트와 NFET에 대한 전기 브레이크를 제공하려는 경우 p-WFM 층이 사용될 수 있다.
도 7은 일부 실시예에 따른 적층형 트랜지스터 소자에서 레벨 선택적 전기적 및 확산 브레이크를 제공하기 위한 대안적인 방법에 대한 플로우 차트를 제공한다. 프로세스(701)에서, 복수의 트랜지스터를 포함하는 제1 트랜지스터 레벨을 포함하는 제1 웨이퍼가 제공된다. 프로세스(702)에서, 복수의 트랜지스터를 포함하는 제2 트랜지스터 레벨을 포함하는 제2 웨이퍼가 제공된다. 프로세스(703)에서, 제1 웨이퍼의 제1 레벨의 트랜지스터에 대한 게이트가 제공된다. 프로세스(704)에서, 제2 웨이퍼의 제2 트랜지스터 레벨이 에칭되어 트렌치가 형성된다. 일부 실시예에서, 이 트렌치는 적어도 제2 웨이퍼의 제2 레벨에 있는 트랜지스터의 채널을 관통한다. 프로세스(705)에서, 프로세스(704)에서 형성된 트렌치는 유전 물질로 채워진다. 프로세스(706)에서, 제1 웨이퍼의 게이트가 제2 웨이퍼의 채워진 트렌치와 수직으로 정렬되도록 상기 두 개의 웨이퍼가 접합된다.
도 8은 일부 실시예들에 따른, 적층형 트랜지스터 소자들 상에 레벨 선택적 전기적 브레이크들을 제공하기 위한 예시적인 방법에 대한 플로우 차트를 제공한다. 프로세스(801)에서, 수직으로 정렬된 병렬 채널 영역을 갖는 두 스택의 트랜지스터 소자가 제공된다. 프로세스 단계(802)에서, p-WFM 층 조성을 포함하는 "거짓 게이트(false gate)"를 제공함으로써 N-형 채널에 대한 전기적 블록이 제공된다. 프로세스(803)에서, n-WFM 층 조성을 포함하는 "거짓 게이트"를 제공함으로써 P형 채널 영역에 전기적 블록이 제공된다.
도 9를 참조하면, 도 4a 내지 도 4i에 기술된 프로세스와 같은 레벨 선택적 전기적 및 확산 브레이크를 형성하는 예시적인 방법에 대한 플로우 차트가 도시되어 있다. 프로세스(901)에서, 기판 상에 수직으로 도 4a의 활성 영역(402a)과 유사한 제1 활성 영역, 도 4a의 분리층(403)과 유사한 분리층, 및 도 4a의 활성 영역(402b)과 유사한 제2 활성 영역이 증착된다. 도 4의 활성 영역(402a, 402b)에서와 같이, 여기에서 제1 및 제2 활성 영역은 일부 실시 예에서 서브-채널 및 희생층을 포함할 수 있다.
프로세스(902)에서, 더미 게이트는 도 4b의 더미 게이트(404)와 유사하게 제1 및 제2 활성 영역 및 분리층 주위에 증착되고, 위에서 논의된 재료 및 메커니즘을 통해 형성된다.
프로세스(903)에서 더미 게이트는 분리층의 대략 중간의 수직 레벨까지 부분적으로 에칭되어, 도 4c에 또한 도시되고 논의된 바와 같이 제2 활성 영역을 노출시키고 제1 보이드를 생성할 수 있다. 선택적인 프로세스(903-1)에서, 노출된 제2 활성 영역이 산화되거나 제거될 수 있다. 이것은 제2 활성 영역의 레벨에서 전기적 및 확산 브레이크를 생성하려는 경우 수행될 수 있다. 선택적인 프로세스(903-2)에서, 제1 보이드는 도 4c의 제1 고유전율 유전층(406)과 같은 고유전율 유전체 층으로 라이닝될 수 있으며, 그 형성 및 조성은 위에서 보다 철저하게 논의된다. 이 프로세스(903-2)는, 예를 들어, 제2 활성 영역에 대한 게이트를 생성하고자 하는 경우 수행될 수 있다. 프로세스(904)에서, 제1 보이드는 제1 물질로 채워질 수 있다. 제2 활성 영역의 레벨에서 전기적 및 확산 브레이크를 생성하고자 하는 경우, 이 제1 물질은 유전체일 수 있다. 제2 활성 영역의 레벨에서 게이트를 생성하고자 하는 경우, 상기 제1 물질은 도 4c의 제1 일함수 금속층(408)과 같은 일함수 금속층 조성일 수 있다. 이러한 충전재의 형성은 위에서 더 자세히 설명한다. 선택적인 프로세스(904-1)에서, 웨이퍼 또는 제2 기판은 도 4d와 관련하여 위에서 논의된 바와 같이 제1 기판에 대향하는 소자의 표면(즉, 이때의 상부)에 접합될 수 있다. 예를 들어, 제2 기판은 프로세스(904)에 의한 결과 구조물에 대하여 제1 기판과 대향하는 면에 접합될 수 있다.
프로세스(905)에서, 웨이퍼는 플립될 수 있고, 제1 기판은 도 4e와 관련하여 위에서 논의된 바와 같이 제거될 수 있다.
프로세스(906)에서, 더미 게이트의 나머지는 도 4f와 관련하여 위에서 더 논의된 바와 같이, 제1 활성 영역을 노출시키고 다음과 같이 제2 보이드를 생성하기 위해 다른 쪽에서 제거될 수 있다(즉, 플립된 상태에서 상부에서부터 제거된다). 선택적인 프로세스(906-1)에서, 노출된 제1 활성 영역이 산화되거나 제거될 수 있다. 이것은 제1 활성 영역의 레벨에서 전기적 및 확산 브레이크를 생성하고자 하는 경우 수행될 수 있다. 선택적인 프로세스(906-2)에서, 제2 보이드는 도 4g의 유사한 제2 고유전율 유전층(410)과 관련하여 위에서 논의된 바와 같이 고유전율 유전층으로 라이닝될 수 있다. 이것은 예를 들어 제1 활성 영역에 대한 게이트를 생성하려는 경우 수행될 수 있다. 프로세스(907)에서, 제2 보이드는 제2 물질로 채워질 수 있다. 제1 활성 영역의 레벨에서 전기적 및 확산 브레이크를 생성하고자 하는 경우, 이 제2 물질은 유전체일 수 있다. 제2 활성 영역의 레벨에서 게이트를 생성하고자 하는 경우, 상기 제2 물질은 도 4h의 제2 일함수 금속층(411)과 같은 일함수 금속층 조성일 수 있다. 이 충전재에 대한 논의는 도 4h와 관련하여 위에서 보다 철저하게 논의된다.
도 10을 참조하면, 일 실시예에 따른 반도체 패키지(2000)는 기판(2100) 상에 실장된 프로세서(2200) 및 반도체 소자(2300)를 포함할 수 있다. 프로세서(2200) 및/또는 반도체 소자(2300)는 위의 예시적인 실시예에서 설명한 적층형 반도체 소자 아키텍처 중 하나 이상을 포함할 수 있다.
도 11은 일 실시 예에 따른 전자 시스템의 개략적인 블록도를 도시한다.
도 11를 참조하면, 일 실시 예에 따른 전자 시스템(3000)은 버스(3400)를 이용하여 데이터 통신을 수행하는 마이크로 프로세서(3100), 메모리(3200) 및 사용자 인터페이스(3300)를 포함할 수 있다. 마이크로 프로세서(3100)는 중앙 처리 장치(CPU) 또는 애플리케이션 프로세서(AP)를 포함할 수 있다. 전자 시스템(3000)은 마이크로 프로세서(3100)와 직접 통신하는 RAM(Random Access Memory)(3500)을 더 포함할 수 있다. 마이크로 프로세서(3100) 및/또는 RAM(3500)은 단일 모듈 또는 패키지로 구현될 수 있다. 사용자 인터페이스(3300)는 전자 시스템(3000)에 데이터를 입력하거나 전자 시스템(3000)으로부터 데이터를 출력하는 데 사용될 수 있다. 예를 들어, 사용자 인터페이스(3300)는 키보드, 터치 패드, 터치 스크린, 마우스, 스캐너, 음성 감지기, 액정 디스플레이(LCD), 마이크로 발광 장치(LED), 유기 발광 다이오드(OLED) 장치, 액티브 매트릭스 발광 다이오드(AMOLED) 장치, 프린터, 조명 또는 기타 다양한 입출력 장치를 제한없이 포함할 수 있다. 메모리(3200)는 마이크로 프로세서(3100)의 동작 코드, 마이크로 프로세서(3100)에서 처리된 데이터 또는 외부 장치로부터 수신된 데이터를 저장할 수 있다. 메모리(3200)는 메모리 컨트롤러, 하드 디스크 또는 솔리드 스테이트 드라이브(SSD)를 포함할 수 있다.
전자 시스템(3000)의 적어도 마이크로 프로세서(3100), 메모리(320) 및/또는 RAM(3500)은 상기 실시 예에서 설명된 하나 이상의 멀티 스택 트랜지스터 구조체를 포함할 수 있다.
본 명세서에 설명된 예시적인 실시 예는 제한을 위한 것이 아니라 설명적인 의미로만 고려되어야 함을 이해해야 한다. 각각의 예시적인 실시 예 내의 특징 또는 양태의 설명은 일반적으로 다른 실시 예의 다른 유사한 특징 또는 양태에 대해 이용 가능한 것으로 간주되어야 한다.
예시적인 실시 예가 도면을 참조하여 설명되었지만, 다음에 의해 정의된 사상 및 범위를 벗어나지 않고 형태 및 세부사항의 다양한 변경이 이루어질 수 있다는 것이 당업자에 의해 이해될 것이다. 여기에 설명된 일부 예시적인 실시 예는 아래의 진술들을 포함하지만 이에 국한되지는 않는다.
진술 1 : 반도체 소자는 적어도 2개의 층의 트랜지스터를 포함하며, 제1 층은 2개 이상의 NFET 트랜지스터 소자를 포함하고, 상기 제1 층과 수직으로 정렬된 제2 층은 2개 이상의 PFET 트랜지스터 소자를 포함하며, 전기적 또는 확산 브레이크는 상기 제1 또는 제2 층의 둘 이상의 트랜지스터 소자 사이에 존재하고, 전기적 또는 확산 브레이크와 수직으로 정렬된 게이트는 상기 제1 또는 제2 층 중 다른 하나의 2개 이상의 소스/드레인(SD) 영역 사이에 존재한다.
진술 2: 제1항에 있어서,
2개의 인접한 PFET 트랜지스터는 그 사이의 하이브리드 게이트/전기적 브레이크를 포함하는 전기적 브레이크에 의해 분리되고, 상기 하이브리드 게이트/전기적 브레이크는 N-일함수 금속(nWFM) 층을 포함하며, 상기 하이브리드 게이트/전기적 브레이크는 또한 2개의 NFET SD 영역들 사이의 게이트 역할을 한다.
진술 3: 제1항에 있어서,
두 개의 인접한 NFET 트랜지스터는 그들 사이의 하이브리드 게이트/전기적 브레이크를 포함하는 전기적 브레이크에 의해 분리되고, 상기 하이브리드 게이트/전기 브레이크는 P-일함수 금속(pWFM) 층을 포함하며, 상기 하이브리드 게이트/전기적 브레이크는 또한 2개의 PFET SD 영역 사이의 게이트 역할을 한다.
진술 4: 제1항에 있어서,
상기 적어도 2개의 층 중 한 층의 2개의 인접한 트랜지스터 소자는 그 사이의 유전체에 의해 절연되고, 상기 적어도 2개의 층 중 다른 층의 상기 유전체에 수직으로 인접한 게이트 영역은 일함수 금속층을 포함한다.
진술 5: 제2항에 있어서,
상기 nWFM 층은 TiAl, TiAlC, ZrAl, WAl, TaAl, HfAl, La, Sr, Ba, Lu, Y, 및 폴리실리콘 중 하나 이상을 포함한다.
진술 6: 제5항에 있어서,
상기 nWFM 층은 적어도 부분적으로 산화된 La, Sr, Ba, Lu 또는 Y 중 하나 이상을 포함하며, 상기 적어도 부분적으로 산화된 La, Sr, Ba, Lu 또는 Y는 쌍극자 엔지니어링 층의 역할을 한다.
진술 7: 제3항에 있어서,
상기 pWFM 층이 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN, Al, Ta, Zr, Ti, Hf, Sc 및 폴리실리콘 중 하나 이상을 포함한다.
진술 8: 상기 pWFM 층이 적어도 부분적으로 산화된 Al, Ta, Zr, Hf, Sc, 또는 Ti 중 하나 이상을 포함하고, 상기 적어도 부분적으로 산화된 Al, Ta, Zr, Hf, Sc, 또는 Ti는 쌍극자 엔지니어링 층의 역할을 한다.
진술 9: 일함수 금속(WFM) 층을 포함하는 거짓 게이트를 갖는 채널을 제공하는 것을 포함하며, 상기 채널과 상기 일함수 금속층은 서로 반대의 극성을 갖는 반도체 소자 제조 방법.
진술 10 : 제9항에 있어서,
상기 채널은 P형이고 상기 WFM 층은 nWFM 층이다.
진술 11: 제10항에 있어서,
상기 nWFM 층은 TiAl, TiAlC, ZrAl, WAl, TaAl, HfAl, La, Sr, Ba, Lu, Y 및 폴리실리콘 중 하나 이상을 포함한다.
진술 12: 제11항에 있어서,
상기 nWFM 층이 La, Sr, Ba, Lu 또는 Y 중 하나 이상을 포함하고, 상기 La, Sr, Ba, Lu 또는 Y가 적어도 부분적으로 산화되고, 상기 적어도 부분적으로 산화된 La, Sr, Ba, Lu 또는 Y는 쌍극자 엔지니어링 층의 역할을 한다.
진술 13: 제9항에 있어서,
상기 채널은 N형이고 상기 WFM 층은 pWFM 층이다.
진술 14: 제13항에 있어서,
상기 pWFM 층이 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN, Al, Ta, Zr, Ti, Hf, Sc 및 폴리실리콘 중 하나 이상을 포함한다.
진술 15: 제14항에 있어서,
상기 pWFM 층이 적어도 부분적으로 산화된 Al, Ta, Zr, Hf, Sc, 또는 Ti 중 하나 이상을 포함하고, 상기 적어도 부분적으로 산화된 Al, Ta, Zr, Hf, Sc, 또는 Ti는 쌍극자 엔지니어링 층의 역할을 한다.
진술 16: 제1 기판 상에 제1 활성 영역, 분리층, 및 제2 활성 영역을 수직으로 증착하고;
상기 제1 및 제2 활성 영역 및 상기 분리층 주위에 더미 게이트를 증착하고;
제1 보이드를 생성하기 위해 상기 분리층의 수직 레벨까지 상기 더미 게이트의 일부를 제거하고;
상기 제1 보이드에 제1 물질을 증착하고;
제2 보이드를 생성하기 위해 상기 더미 게이트의 나머지 부분을 제거하며; 및
상기 제2 보이드에 제2 물질을 증착하는 것을 포함하며,
상기 제1 또는 제2 물질 중 하나는 유전 물질을 포함하고, 상기 제1 또는 제2 물질 중 다른 하나는 일함수 금속층을 포함한다.
진술 17: 제16항에 있어서,
상기 제1 또는 제2 물질을 증착하기 전에 상기 제1 또는 제2 활성 영역 중 하나를 산화 또는 제거하는 것을 더 포함한다.
진술 18: 제16항에 있어서,
상기 제1 또는 제2 물질을 증착하기 전에 상기 제1 또는 제2 활성 영역 중 하나 주위에 고유전율 유전체를 증착하는 것을 더 포함한다.
진술 19: 제16항에 있어서,
상기 더미 게이트의 나머지 부분을 제거하기 전에, 상기 제1 기판과 대향하도록 상기 제1 기판의 반대편에 제2 기판을 접합하고, 상기 제1 기판을 제거하는 단계를 더 포함한다.

Claims (19)

  1. 적어도 2개의 층의 트랜지스터를 포함하며,
    제1 층은 2개 이상의 NFET 트랜지스터 소자를 포함하고, 상기 제1 층과 수직으로 정렬된 제2 층은 2개 이상의 PFET 트랜지스터 소자를 포함하며,
    전기적 또는 확산 브레이크는 상기 제1 또는 제2 층의 둘 이상의 트랜지스터 소자 사이에 존재하고, 전기적 또는 확산 브레이크와 수직으로 정렬된 게이트는 상기 제1 또는 제2 층 중 다른 하나의 2개 이상의 소스/드레인(SD) 영역 사이에 존재하는 반도체 소자.
  2. 제1항에 있어서,
    2개의 인접한 PFET 트랜지스터는 그 사이의 하이브리드 게이트/전기적 브레이크를 포함하는 전기적 브레이크에 의해 분리되고, 상기 하이브리드 게이트/전기적 브레이크는 N-일함수 금속(nWFM) 층을 포함하며, 상기 하이브리드 게이트/전기적 브레이크는 또한 2개의 NFET SD 영역들 사이의 게이트 역할을 하는 반도체 소자.
  3. 제1항에 있어서,
    두 개의 인접한 NFET 트랜지스터는 그들 사이의 하이브리드 게이트/전기적 브레이크를 포함하는 전기적 브레이크에 의해 분리되고, 상기 하이브리드 게이트/전기 브레이크는 P-일함수 금속(pWFM) 층을 포함하며, 상기 하이브리드 게이트/전기적 브레이크는 또한 2개의 PFET SD 영역 사이의 게이트 역할을 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 적어도 2개의 층 중 한 층의 2개의 인접한 트랜지스터 소자는 그 사이의 유전체에 의해 절연되고, 상기 적어도 2개의 층 중 다른 층의 상기 유전체에 수직으로 인접한 게이트 영역은 일함수 금속층을 포함하는 반도체 소자.
  5. 제2항에 있어서,
    상기 nWFM 층은 TiAl, TiAlC, ZrAl, WAl, TaAl, HfAl, La, Sr, Ba, Lu, Y, 및 폴리실리콘 중 하나 이상을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 nWFM 층은 적어도 부분적으로 산화된 La, Sr, Ba, Lu 또는 Y 중 하나 이상을 포함하며, 상기 적어도 부분적으로 산화된 La, Sr, Ba, Lu 또는 Y는 쌍극자 엔지니어링 층의 역할을 하는 반도체 소자.
  7. 제3항에 있어서,
    상기 pWFM 층이 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN, Al, Ta, Zr, Ti, Hf, Sc 및 폴리실리콘 중 하나 이상을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 pWFM 층이 적어도 부분적으로 산화된 Al, Ta, Zr, Hf, Sc, 또는 Ti 중 하나 이상을 포함하고, 상기 적어도 부분적으로 산화된 Al, Ta, Zr, Hf, Sc, 또는 Ti는 쌍극자 엔지니어링 층의 역할을 하는 반도체 소자.
  9. 일함수 금속(WFM) 층을 포함하는 거짓 게이트를 갖는 채널을 제공하는 것을 포함하며,
    상기 채널과 상기 일함수 금속층은 서로 반대의 극성을 갖는 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    상기 채널은 P형이고 상기 WFM 층은 nWFM 층인 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 nWFM 층은 TiAl, TiAlC, ZrAl, WAl, TaAl, HfAl, La, Sr, Ba, Lu, Y 및 폴리실리콘 중 하나 이상을 포함하는 반도체 소자 제조 방법.
  12. 제11항에 있어서,
    상기 nWFM 층이 La, Sr, Ba, Lu 또는 Y 중 하나 이상을 포함하고, 상기 La, Sr, Ba, Lu 또는 Y가 적어도 부분적으로 산화되고, 상기 적어도 부분적으로 산화된 La, Sr, Ba, Lu 또는 Y는 쌍극자 엔지니어링 층의 역할을 하는 반도체 소자 제조 방법.
  13. 제9항에 있어서,
    상기 채널은 N형이고 상기 WFM 층은 pWFM 층인 반도체 소자 제조 방법.
  14. 제13항에 있어서,
    상기 pWFM 층이 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN, Al, Ta, Zr, Ti, Hf, Sc 및 폴리실리콘 중 하나 이상을 포함하는 반도체 소자 제조 방법.
  15. 제14항에 있어서,
    상기 pWFM 층이 적어도 부분적으로 산화된 Al, Ta, Zr, Hf, Sc, 또는 Ti 중 하나 이상을 포함하고, 상기 적어도 부분적으로 산화된 Al, Ta, Zr, Hf, Sc, 또는 Ti는 쌍극자 엔지니어링 층의 역할을 하는 반도체 소자 제조 방법.
  16. 제1 기판 상에 제1 활성 영역, 분리층, 및 제2 활성 영역을 수직으로 증착하고;
    상기 제1 및 제2 활성 영역 및 상기 분리층 주위에 더미 게이트를 증착하고;
    제1 보이드를 생성하기 위해 상기 분리층의 수직 레벨까지 상기 더미 게이트의 일부를 제거하고;
    상기 제1 보이드에 제1 물질을 증착하고;
    제2 보이드를 생성하기 위해 상기 더미 게이트의 나머지 부분을 제거하며; 및
    상기 제2 보이드에 제2 물질을 증착하는 것을 포함하며,
    상기 제1 또는 제2 물질 중 하나는 유전 물질을 포함하고, 상기 제1 또는 제2 물질 중 다른 하나는 일함수 금속층을 포함하는 반도체 소자 제조 방법.
  17. 제16항에 있어서,
    상기 제1 또는 제2 물질을 증착하기 전에 상기 제1 또는 제2 활성 영역 중 하나를 산화 또는 제거하는 것을 더 포함하는 반도체 소자 제조 방법.
  18. 제16항에 있어서,
    상기 제1 또는 제2 물질을 증착하기 전에 상기 제1 또는 제2 활성 영역 중 하나 주위에 고유전율 유전체를 증착하는 것을 더 포함하는 반도체 소자 제조 방법.
  19. 제16항에 있어서,
    상기 더미 게이트의 나머지 부분을 제거하기 전에, 상기 제1 기판과 대향하도록 상기 제1 기판의 반대편에 제2 기판을 접합하고, 상기 제1 기판을 제거하는 단계를 더 포함하는 반도체 소자 제조 방법.
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