KR20230029116A - 반도체 소자 및 이를 포함하는 반도체 장치 - Google Patents

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KR20230029116A
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송정규
김용성
이주호
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삼성전자주식회사
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Abstract

반도체 소자 및 이를 포함하는 반도체 장치가 개시된다, 개시된 반도체 소자는, 제1 전극; 상기 제1 전극과 이격되게 배치되는 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 마련되는 것으로, MxOy로 표현되는 금속 산화물을 포함하는 유전체층; 및 상기 제1 전극과 상기 제2 전극 사이에서 상기 유전체층에 마련되는 것으로, LaxMyOz으로 표현되는 금속 산화물을 포함하는 누설전류 감소층;을 포함한다.

Description

반도체 소자 및 이를 포함하는 반도체 장치{Semiconductor device and semiconductor apparatus including the same}
본 개시는 반도체 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
전자 장치가 다운-스케일링(down-scaling)되면서, 전자 장치 내에서 반도체 소자가 차지하는 공간도 축소되고 있다. 이에 따라 커패시터와 같은 반도체 소자의 크기 감소와 함께, 커패시터의 유전층 두께의 감소도 동시에 요구된다. 그러나, 이러한 경우 커패시터의 유전층을 통해 누설 전류가 크게 발생하여, 소자 구동이 어려워질 수 있다.
예시적인 실시예는 낮은 누설 전류 및 높은 전기 용량을 가지는 반도체 소자 및 이를 포함하는 반도체 장치를 제공한다.
일 측면에 있어서,
제1 전극;
상기 제1 전극과 이격되게 배치되는 제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 마련되는 것으로, MxOy (여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소)으로 표현되는 금속 산화물을 포함하는 유전체층; 및
상기 제1 전극과 상기 제2 전극 사이에서 상기 유전체층에 마련되는 것으로, LaxMyOz (여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소)으로 표현되는 금속 산화물을 포함하는 누설전류 감소층;을 포함하는 반도체 소자가 제공된다.
상기 유전체층은 제1 및 제2 유전체층을 포함하고, 상기 누설전류 감소층은 상기 제1 유전체층과 상기 제2 유전체층 사이에 마련된다.
상기 누설전류 감소층은 상기 제1 전극과 상기 유전체층 사이에 마련된다.
상기 누설전류 감소층은 상기 제2 전극과 상기 유전체층 사이에 마련된다.
상기 누설전류 감소층의 두께는 0.1Å 이상이고 4.5Å 이하가 될 수 있다.
상기 유전체층과 상기 누설전류 감소층의 총 두께는 50Å 이하가 될 수 있다.
상기 유전체층은 단일막 구조 또는 서로 다른 물질이 적층된 다층막 구조를 가질 수 있다.
상기 제1 및 제2 전극은 각각 독립적으로 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
상기 제1 및 제2 전극 중 하나는 반도체 물질을 포함할 수 있다.
다른 측면에 있어서,
전계효과 트랜지스터; 및
상기 전계효과 트랜지스터와 전기적으로 연결되는 커패시터;를 포함하고,
상기 커패시터는,
제1 전극;
상기 제1 전극과 이격되게 배치되는 제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 마련되는 것으로, MxOy (여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소)으로 표현되는 금속 산화물을 포함하는 유전체층; 및
상기 제1 전극과 상기 제2 전극 사이에서 상기 유전체층에 마련되는 것으로, LaxMyOz (여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소)으로 표현되는 금속 산화물을 포함하는 누설전류 감소층;을 포함하는 반도체 장치가 제공된다.
상기 전계효과 트랜지스터는, 소스과 드레인을 포함하는 반도체층; 상기 반도체층상에 배치되는 유전체층; 및 상기 유전체층 상에 배치되는 게이트 전극을 포함한다.
상기 유전체층은 제1 및 제2 유전체층을 포함하고, 상기 누설전류 감소층은 상기 제1 유전체층과 상기 제2 유전체층 사이에 마련된다.
상기 누설전류 감소층은 상기 제1 전극과 상기 유전체층 사이에 마련되거나 또는 상기 제2 전극과 상기 유전체층 사이에 마련된다.
상기 누설전류 감소층의 두께는 0.1Å 이상이고 4.5Å 이하가 될 수 있다.
상기 유전체층과 상기 누설전류 감소층의 총 두께는 50Å 이하가 될 수 있다.
상기 제1 및 제2 전극은 각각 독립적으로 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
또 다른 측면에 있어서,
전술한 반도체 장치를 포함하는 전자 장치가 제공될 수 있다.
예시적인 실시예에 의하면, 유전체층에 LaxMyOz 금속 산화물을 포함하는 누설전류 감소층을 마련함으로써 누설전류를 감소시키면서 전기용량을 증대시킬 수 있는 반도체 소자(커패시터)를 구현할 수 있다. 이러한 반도체 소자는 DRAM 등과 같은 반도체 장치와, 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자 등과 같은 전자 장치에 적용될 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2는 AlxZryOz 누설전류 감소층을 포함하는 반도체 소자와 LaxZryOz 누설전류 감소층을 포함하는 반도체 소자의 전기 용량을 측정한 결과를 비교하여 도시한 것이다.
도 3은 AlxZryOz 누설전류 감소층을 포함하는 반도체 소자와 LaxZryOz 누설전류 감소층을 포함하는 반도체 소자의 누설 전류값을 측정한 결과를 비교하여 도시한 것이다.
도 4는 다른 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 5는 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 6은 예시적인 실시예에 따른 반도체 장치를 도시한 것이다.
도 7은 다른 예시적인 실시예에 따른 반도체 장치를 도시한 것이다.
도 8은 도 7의 A-A'선을 따라 본 단면도이다.
도 9는 또 다른 예시적인 실시예에 따른 반도체 장치를 도시한 것이다.
도 10은 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐를 개략적으로 도시한 개념도이다.
도 11은 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐를 개략적으로 도시한 개념도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
"제 1", "제 2", "제 3" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소의 순서, 종류 등이 한정되는 것은 아니다. 또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
일 측면에 따르면, 누설 전류가 적으면서 높은 전기 용량을 갖는 반도체 소자가 제공될 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자(100)를 도시한 단면도이다. 도 1에 도시된 반도체 소자(100)는 커패시터가 될 수 있다.
도 1을 참조하면, 제1 및 제2 전극(111,112)이 서로 이격되게 마련되어 있으며, 제1 및 제2 전극(111,112)에는 각각 제1 및 제2 유전체층(121,122)이 마련되어 있다. 그리고, 제1 및 제2 유전체층(121,122) 사이에는 누설전류 감소층(130)이 마련되어 있다.
하부 전극인 제1 전극(111)은 기판(미도시)에 배치될 수 있다. 기판은 반도체 소자(100, 커패시터)를 지지하는 구조물의 일부이거나, 반도체 소자(100, 커패시터)와 연결되는 소자의 일부일 수 있다. 기판은 반도체 물질 패턴, 절연 물질 패턴, 및/또는 전도성 물질 패턴을 포함할 수 있다. 기판은 예를 들어, 후술하는 도 8 및 도 9에서의 기판(11'), 게이트 스택(12), 층간 절연층(15), 컨택 구조물(20'), 및/또는 비트 라인 구조물(13)을 포함할 수 있다.
기판은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질 및/또는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등과 같은 절연성 물질을 포함할 수 있다.
상부 전극인 제2 전극(112)은 제1 전극(111)과 이격되어 대향하도록 배치될 수 있다. 제1 및 제2 전극(111,112)은 각각 독립적으로 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제1 및 제2 전극(111,112)은 각각 독립적으로 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 백금(Pt) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 코발트 질화물(CoN) 텅스텐 질화물(WN) 등의 도전성 금속 질화물 및/또는 백금 산화물(PtO), 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3), 바륨 스트론튬 루테늄 산화물((Ba,Sr)RuO3), 칼슘 루테늄 산화물(CaRuO3), 란타늄 스트론튬 코발트 산화물 ((La,Sr)CoO3) 등의 도전성 금속 산화물을 포함할 수 있다.
예를 들면, 제1 및 제2 전극(111,112)은 각각 독립적으로 MM'N으로 표현되는 금속 질화물을 포함할 수도 있다. 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소이다. 이 금속 질화물은 원소 M'이 도핑된 MN 금속질화물을 포함할 수 있다.
M은 예를 들어, Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 하나 또는 둘 이상의 원소일 수 있다.
M'은 예들 들어, H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 하나 또는 둘 이상의 원소일 수 있다.
제1 및 제2 전극(111.112)은 각각 독립적으로 단일 물질층을 포함하거나 또는 복수의 물질층이 적층된 구조를 가질 수 있다. 예를 들어, 제1 및/또는 제2 전극(111,112)은 티타늄 질화물(TiN)의 단일층, 또는 니오븀 질화물(NbN)의 단일층일 수 있다. 또는, 제1 및/또는 제2 전극(111,112)은 티타늄 질화물(TiN)을 포함하는 제1 전극층과 니오븀 질화물(NbN)을 포함하는 제2 전극층이 적층된 구조를 가질 수 있다.
제1 전극(111)의 상면에는 제1 유전체층(121)이 마련되어 있으며, 제2 전극(112)의 하면에는 제2 유전체층(122)이 마련되어 있다. 제1 및 제2 유전체층(121,122)은 상유전(paraelectric) 특성을 가지는 유전 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 유전체층(121,122)은 대략 20 이상이고 70이하인 유전 상수를 가지는 유전 물질을 포함할 수 있다.
제1 및 제2 유전체층(121,122)은 각각 MxOy (x,y는 자연수)로 표현되는 금속 산화물을 포함할 수 있다. 여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소가 될 수 있다. 제1 및 제2 유전체층은 서로 동일한 금속 산화물을 포함할 수 있지만, 이에 한정되는 것은 아니다. 즉, 제1 및 제2 유전체층(121,122)은 서로 다른 금속 산화물을 포함할 수도 있다. 제1 및 제2 유전체층(121,122)은 각각 독립적으로 단일 물질층을 포함하는 단일막 구조 또는 복수의 물질층이 적층된 다층막 구조를 가질 수 있다.
제1 및 제2 유전체층(121,122) 사이에는 누설전류 감소층(130)이 마련될 수 있다. 이 누설전류 감소층(130)은 반도체 소자(100,커패시터)의 내부에 흐르는 누설전류를 감소시키는 역할을 할 수 있다. 이를 위해, 누설전류 감소층(130)은 LaxMyOz (x,y,z는 자연수)로 표시되는 금속 산화물을 포함할 수 있다. 여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소가 될 수 있다. 이러한 금속 산화물은 상유전 특성을 가질 수 있다.
누설전류 감소층(130)은 대략 0.1Å 이상이고 4.5Å 이하인 두께를 가질 수 있다. 제1 및 제2 유전체층(121,122)과 누설전류 감소층(130)의 총 두께는 대략 50Å 이하가 될 수 있다. 구체적인 예로서, 제1 및 제2 유전체층(121,122)과 누설전류 감소층(130)의 총 두께는 대략 40Å이상이고 50Å 이하가 될 수 있다. 하지만, 이에 한정되는 것은 아니다.
본 실시예에 따른 반도체 소자(커패시터)에서는 제1 및 제2 유전체층(121,122) 사이에 LaxMyOz 로 표시되는 금속 산화물을 포함하는 누설전류 감소층(130)을 마련함으로써 전기 용량은 증가시키고, 누설 전류값은 낮출 수 있다.
한편, 이상에서는 반도체 소자(100)가 제1 및 제2 전극(121,122)이 모두 도전성 물질을 포함하는 MIM(Metal-Insulator-Metal) 구조의 커패시터인 경우가 설명되었다. 하지만, 본 실시예는 이에 한정되지 않고, 반도체 소자(100)는 제1 및 제2 전극 중 하나는 도전성 물질을 포함하고, 다른 하나는 반도체 물질을 포함하는 MIS(Metal-Insulator-Semiconductor) 구조의 커패시터가 될 수도 있다.
도 2 및 도 3에는 AlxZryOz 누설전류 감소층을 포함하는 기존의 반도체 소자와 LaxZryOz 누설전류 감소층을 포함하는 예시적인 실시예에 따른 반도체 소자의 특성들이 도시되어 있다. 여기서, 반도체 소자로는 MIM 구조의 커패시터가 사용되었다.
도 2는 AlxZryOz 누설전류 감소층을 포함하는 기존의 반도체 소자와 LaxZryOz 누설전류 감소층을 포함하는 예시적인 실시예에 따른 반도체 소자의 전기 용량을 측정한 결과를 비교하여 도시한 것이다. 도 2를 참조하면, 예시적인 실시예에 따른 반도체 소자는 기존의 반도체 소자에 비해 전기 용량이 대략 10% 정도 향상되었음을 알 수 있다.
도 3은 AlxZryOz 누설전류 감소층을 포함하는 기존의 반도체 소자와 LaxZryOz 누설전류 감소층을 포함하는 예시적인 실시예에 따른 반도체 소자의 누설 전류값을 측정한 결과를 비교하여 도시한 것이다. 도 3을 참조하면, 예시적인 실시예에 따른 반도체 소자는 기존의 반도체 소자에 비해 누설 전류가 1V의 전압에서 대략 2배 정도 감소하였음을 알 수 있다.
도 4는 다른 예시적인 실시예에 따른 반도체 소자(200)를 도시한 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 4를 참조하면, 반도체 소자(200)는 서로 이격되게 배치되는 제1 및 제2 전극(111,1112)과, 제1 및 제2 전극(111,112) 사이에 마련되는 유전체층(220)과, 제1 전극(111)과 유전체층(220) 사이에 마련되는 누설전류 감소층(230)을 포함한다. 제1 및 제2 전극(111,112)은 전술하였으므로 이에 대한 설명은 생략한다.
유전체층(220)은 전술한 제1 및 제2 유전체층(도 1의 121,122)과 유사하다. 유전체층(120)은 MxOy (x,y는 자연수)로 표현되는 금속 산화물을 포함할 수 있다. 여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소가 될 수 있다. 유전체층(120)은 단일 물질층을 포함하는 단일막 구조 또는 복수의 물질층이 적층된 다층막 구조를 가질 수 있다.
제1 전극(111)과 유전체층(220) 사이에는 누설전류 감소층(230)이 마련될 수 있다. 누설전류 감소층(230)은 LaxMyOz로 표시되는 금속 산화물을 포함할 수 있다. 여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소가 될 수 있다. 이러한 금속 산화물은 상유전 특성을 가질 수 있다.
누설전류 감소층(230)은 대략 0.1Å 이상이고 4.5Å 이하인 두께를 가질 수 있다. 유전체층(220)과 누설전류 감소층(230)의 총 두께는 대략 50Å 이하가 될 수 있다. 구체적인 예로서, 유전체층(220)과 누설전류 감소층(230)의 총 두께는 대략 40Å이상이고 50Å 이하가 될 수 있다. 하지만, 이에 한정되는 것은 아니다. 본 실시예에 따른 반도체 소자(200)도 전술한 실시예에서와 같이, 전기 용량은 증가시키고, 누설 전류값은 낮출 수 있다.
도 5는 또 다른 예시적인 실시예에 따른 반도체 소자(300)를 도시한 단면도이다.
도 5를 참조하면, 반도체 소자(300)는 서로 이격되게 배치되는 제1 및 제2 전극(111,112)과, 제1 및 제2 전극(111,112) 사이에 마련되는 유전체층(320)과, 제2 전극(112)과 유전체층(320) 사이에 마련되는 누설전류 감소층(330)을 포함한다. 여기서, 제1 및 제2 전극(111,112), 유전체층(320) 및 누설전류 감소층(330)은 전술하였으므로 이에 대한 설명은 생략한다.
다른 측면에 따르면, 반도체 장치가 제공될 수 있다. 반도체 장치는 전계 효과 트랜지스터와 커패시터가 전기적으로 연결된 형태일 수 있고, 이 커패시터는 전술한 반도체 소자(100,200,300)일 수 있다. 반도체 장치는 메모리 특성을 가질 수 있고, 예를 들어 DRAM일 수 있다. 하지만, 이는 단지 예시적인 것이다.
도 6은 예시적인 실시예에 따른 반도체 장치(D1)를 도시한 것이다.
도 6을 참조하면, 반도체 장치(D1)는 컨택(20)에 의해 서로 전기적으로 연결된 전계효과 트랜지스터(10)와 커패시터(400)를 포함할 수 있다. 전계효과 트랜지스터(10)는 채널(11c)을 포함하는 기판(11)과, 채널(11c)에 대향되도록 배치되는 게이트 전극(12b)을 포함할 수 있다. 기판(11)과 게이트 전극(12b) 사이에 유전체층(12a)이 마련될 수 있다.
기판(11)은 반도체 물질을 포함할 수 있다. 기판(11)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있으며, silicon on insulator(SOI) 등과 같이 다양한 형태로 변형되어 사용될 수 있다.
기판(11)은 소스(11a), 드레인(11b), 및 소스(11a)와 드레인(11b)에 전기적으로 연결되는 채널(11c)을 포함할 수 있다. 소스(11a)는 채널(11c)의 일측 에 전기적으로 연결되거나 접촉될 수 있고, 드레인(11b)은 채널(11c)의 다른 일측에 전기적으로 연결되거나 접촉될 수 있다. 즉, 채널(11c)은 기판(11) 내에서 소스(11a)와 드레인(11b) 사이의 기판 영역으로 정의될 수 있다.
소스(11a), 드레인(11b) 및 채널(11c)은 각각 독립적으로 기판(11)의 서로 다른 영역에 불순물을 주입하여 형성될 수 있고, 이 경우 소스(11a), 채널(11c), 및 드레인(11b)은 기판 물질을 베이스 물질로 포함할 수 있다.
소스(11a)와 드레인(11b)은 도전성 물질로 형성될 수 있다. 소스(11a)와 드레인(11b)은 각각 예를 들어, 금속, 금속 화합물, 또는 도전성 폴리머를 포함할 수 있다.
채널(11c)은 기판(11)과는 별개의 물질층(박막)으로 구현될 수도 있다(미도시). 이 경우, 예를 들어, 채널(11c)은 Si, Ge, SiGe, Ⅲ-Ⅴ족 등과 같은 반도체 물질뿐 아니라, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot), 및/또는 유기 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 InGaZnO 등을 포함할 수 있고, 이차원 물질은 TMD(transition metal dichalcogenide) 또는 그래핀(graphene)을 포함할 수 있고, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조를 포함할 수 있다.
게이트 전극(12b)은 기판(11) 상에 기판(11)과 이격되어 채널(11c)에 대향하도록 배치될 수 있다. 게이트 전극(12b)은 예를 들면, 1Mohm/square 이하의 전도성을 가질 수 있다. 게이트 전극(12b)은 금속, 금속 질화물, 금속 카바이드, 및/또는 폴리실리콘을 포함할 수 있다. 예를 들어, 금속은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 및/또는 탄탈륨(Ta)을 포함할 수 있으며, 금속 질화막은 티타늄 질화막(TiN film) 및/또는 탄탈 질화막(TaN film)을 포함할 수 있다. 금속 카바이드는 알루미늄 및/또는 실리콘이 도핑된(또는 함유된) 금속 카바이드일 수 있고, 구체적인 예로서 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다.
게이트 전극(12b)은 복수개의 물질이 적층된 구조를 가질 수도 있으며, 예를 들어, TiN/Al 등과 같이 금속 질화물층/금속층의 적층 구조 또는 TiN/TiAlC/W과 같이 금속 질화물층/금속 카바이드층/금속층의 적층 구조를 가질 수 있다. 게이트 전극(12b)은 티타늄 질화막(TiN) 또는 몰리브덴(Mo)를 포함할 수 있으며, 위 예시가 다양하게 변형된 형태로 사용될 수 있다.
기판(11)과 게이트 전극(12b) 사이에 게이트 절연층(12a)이 더 마련될 수 있다. 게이트 절연층(12a)은 상유전(paraelectric) 물질 또는 고유전(high-k dielectric) 물질을 포함할 수 있다. 게이트 절연층(12a)은 대략 20 내지 70의 유전 상수를 가지는 물질을 포함할 수 있다. 예를 들면, 게이트 절연층(12a)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 포함하거나 h-BN (hexagonal boron nitride)과 같은 이차원 절연체(2D insulator)를 포함할 수도 있다.
예를 들어, 게이트 절연층(12a)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx) 등을 포함할 수 있고, 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 하프늄지르코늄옥사이드(HfZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수도 있다. 또한, 게이트 절연층(12a)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, YSiON, LaSiON 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수도 있다. 하지만, 이는 단지 예시적인 것이다. 게이트 절연층(12a)은 게이트 전극(12b)과 함께 게이트 스택(gate stack)을 구성할 수 있다.
커패시터(400)는 전술한 예시적인 실시예들에 따른 반도체 소자들(100,200,300) 중 하나가 될 수 있다. 도 6에는 커패시터(400)가 도 1에 도시된 반도체 소자(100)의 구조를 가지는 경우가 예시적으로 도시되어 있다. 이 경우, 제1 및 제2 전극(411,412) 사이에는 제1 및 제2 유전체층(421,422)이 마련되어 있으며, 이 제1 및 제2 유전체층(421,422) 사이에 LaxMyOz 으로 표현되는 금속 산화물을 포함하는 누설전류 감소층(430)이 마련되어 있다. 하지만, 이는 단지 예시적인 것으로, 커패시터(400)는 도 4 또는 도 5 도시된 반도체 소자(200,300)의 구조를 가질 수도 있다. 커패시터(400)에 대해서는 전술하였으므로 이에 대한 상세한 설명은 생략한다.
전계효과 트랜지스터(10)와 커패시터(400)는 컨택(20)에 의해 전기적으로 연결될 수 있다. 예를 들어, 커패시터(400)의 제1 및 제2 전극(411,412) 중 하나와 트랜지스터(10)의 소스 및 드레인(11a,11b) 중 하나가 컨택(20)에 의해 전기적으로 연결될 수 있다. 컨택(20)은 적절한 도전성 재료, 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘 등을 포함할 수 있다. 커패시터(400)와 전계 효과 트랜지스터(10)의 배치는 다양하게 변형될 수 있다. 예를 들어, 커패시터(400)는 기판(11) 위에 배치될 수도 있고, 기판(11) 내에 매립될 수도 있다.
도 7은 다른 예시적인 실시예에 따른 반도체 장치(D10)를 도시한 것이다. 도 7에 도시된 반도체 장치(D10)는 복수 개의 커패시터(500)와 복수 개의 전계효과 트랜지스터가 반복적으로 배열된 구조를 가지고 있다.
도 7을 참조하면, 반도체 장치(D10)은 소스, 드레인, 및 채널을 포함하는 기판(11')과 게이트 스택(12)을 포함하는 전계효과 트랜지스터, 게이트 스택(12)과 중첩되지 않도록 기판(11') 상에 배치되는 컨택 구조물(20'), 및 컨택 구조물(20') 상에 배치되는 커패시터(500)을 포함하고, 복수 개의 전계효과 트랜지스터를 전기적으로 연결하는 비트 라인 구조물(13)을 더 포함할 수 있다.
도 7는 컨택 구조물(20')과 커패시터(500)가 모두 X 방향 및 Y 방향을 따라 반복적으로 배열되는 반도체 장치(D10)가 예시적으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 컨택 구조물(20')은 X 방향 및 Y 방향을 따라 배열되고, 커패시터(500)는 허니콤 구조와 같은 육각형 형상으로 배열될 수도 있다.
도 8은 도 7의 반도체 장치(D10)에 대해 A-A' 선을 따라 본 단면도이다.
도 8을 참고하면, 기판(11')은 소자 분리막(14)을 포함하는 STI (shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(14)은 1 종류의 절연막으로 이루어지는 단일층, 또는 2 종 이상의 절연막들의 조합으로 이루어지는 다중층일 수 있다. 소자 분리막(14)은 기판(11') 내에 소자 분리 트렌치(14T)를 포함할 수 있으며, 소자 분리 트렌치(14T)는 절연 물질로 채워질 수 있다. 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 및/또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(11')은 소자 분리막(14)에 의해 정의되는 활성 영역(AC)과, 기판(11') 상면과 평행하고 X 방향을 따라 연장되도록 배치되는 게이트 라인 트렌치(12T)를 더 구비할 수 있다. 활성 영역(AC)은 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 활성 영역(AC)의 장축은 도 7에 예시적으로 도시된 것과 같이 기판(11')의 상면에 평행한 K 방향을 따라 배열될 수 있다. 게이트 라인 트렌치(12T)는 기판(11') 상면으로부터 소정의 깊이로 활성 영역(AC)과 교차되도록 또는 활성 영역(AC) 내에 배치될 수 있다. 게이트 라인 트렌치(12T)는 소자 분리 트렌치(14T) 내부에도 배치될 수 있으며, 소자 분리 트렌치(14T) 내부의 게이트 라인 트렌치(12T)는 활성 영역(AC)의 게이트 라인 트렌치(12T)보다 낮은 바닥면을 가질 수 있다.
제1 소스/드레인(11'ab) 및 제2 소스/드레인(11"ab)은 게이트 라인 트렌치(12T)의 양측에 위치하는 활성 영역(AC)의 상부(upper portion)에 배치될 수 있다.
게이트 라인 트렌치(12T)의 내부에는 게이트 스택(12)이 배치될 수 있다. 구체적으로, 게이트 절연층(12a), 게이트 전극(12b) 및 게이트 캡핑층(12c)이 게이트 라인 트렌치(12T)의 내부에 순차적으로 배치될 수 있다. 게이트 절연층(12a)과 게이트 전극(12b)은 전술한 내용을 참고할 수 있으며, 게이트 캡핑층(12c)은 실리콘 산화물, 실리콘 산질화물 및/또는 실리콘 질화물을 포함할 수 있다. 게이트 캡핑층(12c)은 게이트 라인 트렌치(12T)의 잔여 부분을 채우도록 게이트 전극(12b) 상에 배치될 수 있다.
제1 소스/드레인(11'ab) 상에 비트 라인 구조물(13)이 배치될 수 있다. 비트 라인 구조물(13)은 기판(11')의 상면에 평행하고 Y 방향을 따라 연장되도록 배치될 수 있다. 비트 라인 구조물(13)은 제1 소스/드레인(11'ab)과 전기적으로 연결되고, 기판(11')에 순차적으로 적층된 비트 라인 컨택(13a), 비트 라인(13b), 및 비트 라인 캡핑층(13c)을 포함할 수 있다. 예를 들어, 비트 라인 컨택(13a)은 폴리실리콘을 포함할 수 있고, 비트 라인(13b)은 금속 물질을 포함할 수 있으며, 비트 라인 캡핑층(13c)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 도 8에는 비트 라인 컨택(13a)이 기판(11') 상면과 동일한 레벨의 바닥면을 갖는 경우가 예시적으로 도시되었으나, 비트 라인 컨택(13a)이 기판(11')의 상면으로부터 소정의 깊이로 형성된 리세스(미도시) 내부까지 연장되어, 비트 라인 컨택(13a)의 바닥면이 기판(11')의 상면보다 낮을 수도 있다.
비트 라인 구조물(13)은 비트 라인 컨택(13a)과 비트 라인(13b) 사이에 비트 라인 중간층(미도시)을 더 포함할 수도 있다. 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 및/또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 또한, 비트 라인 스페이서(미도시)가 비트 라인 구조물(13)의 측벽 상에 더 형성될 수도 있다. 비트 라인 스페이서는 단일층 구조 또는 다중층 구조를 가질 수 있고, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질을 포함할 수도 있다. 또한, 비트 라인 스페이서는 에어 스페이스(미도시)를 더 포함할 수도 있다.
컨택 구조물(20')은 제2 소스/드레인(11"ab) 상에 배치될 수 있다. 컨택 구조물(20')과 비트 라인 구조물(13)은 기판(11') 상의 각각 다른 소스/드레인 상에 배치될 수 있다. 컨택 구조물(20')은 하부 컨택 패턴(미도시), 금속 실리사이드층(미도시), 및 상부 컨택 패턴(미도시)이 제2 소스/드레인(11"ab) 상에 순차적으로 적층된 구조일 수 있다. 또한, 컨택 구조물(20')은 상부 컨택 패턴의 측면과 바닥면을 둘러싸는 배리어층(미도시)을 더 포함할 수 있다. 예를 들어, 하부 컨택 패턴은 폴리실리콘을 포함하고, 상부 컨택 패턴은 금속 물질을 포함하고, 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
커패시터(500)는 컨택 구조물(20')과 전기적으로 연결되어 기판(11')상에 배치될 수 있다. 여기서, 커패시터(500)는 전술한 예시적인 실시예들에 따른 반도체 소자들(100,200,300) 중 하나가 될 수 있다. 도 8에는 커패시터(500)가 도 1에 도시된 반도체 소자(100)의 구조를 가지는 경우가 예시적으로 도시되어 있다.
커패시터(500)는 컨택 구조물(20')과 전기적으로 연결되는 제1 전극(511), 제1 전극(511)과 이격되게 마련되는 제2 전극(512), 제1 및 제2 전극(511,512) 사이에 마련되는 제1 및 제2 유전체층(521,522), 제1 및 제2 유전체층 사이에 마련되는 LaxMyOz 으로 표현되는 금속 산화물을 포함하는 누설전류 감소층(430)을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로, 커패시터는 도 4 또는 도 5에 도시된 반도체 소자(200,300)의 구조를 가질 수도 있다.
층간 절연층(15)이 커패시터(500)와 기판(11') 사이에 더 배치될 수 있다. 층간 절연층(15)은 다른 구조물이 배치되지 않은 커패시터(500)와 기판(11') 사이의 공간에 배치될 수 있다. 구체적으로, 층간 절연층(15)은 기판(11') 상의 비트 라인 구조물(13), 컨택 구조물(20'), 게이트 스택(12) 등의 배선 및/또는 전극 구조를 커버하도록 배치될 수 있다. 예를 들어, 층간 절연층(15)은 컨택 구조물(20')의 벽을 둘러쌀 수 있다. 층간 절연층(15)은 비트 라인 컨택(13a)를 둘러싸는 제1 층간 절연층(15a)과 비트 라인(13b) 및 비트 라인 캡핑층(13c)의 측면 및/또는 상면을 커버하는 제 2층간 절연층(15b)을 포함할 수 있다.
커패시터(500)의 제1 전극(511)은 층간 절연층(15) 상에, 구체적으로는 제2 층간 절연층(15b) 상에 배치될 수 있다. 또한, 복수 개의 커패시터(500)가 배치되는 경우, 복수 개의 제1 전극(511)은 식각 정지층(16)에 의해 바닥면이 분리될 수도 있다. 다시 말해, 식각 정지층(16)은 개구부(16T)를 포함할 수 있고, 이러한 개구부(16T) 내에 커패시터(500)의 제1 전극(100)의 바닥면이 배치될 수 있다.
제1 전극(511)은 도 8에 도시된 바와 같이 아래가 막힌 실린더 형상 또는 컵 형상을 가질 수 있다. 한편, 다른 예시로서 도 9에 도시된 커패시터(500')에서와 같이 제1 전극(511)은 수직 방향(Z 방향)을 따라 연장되는 원기둥, 사각 기둥, 또는 다각형 기둥과 같은 필라 형상을 가질 수도 있다. 커패시터(500)는 제1 전극(511)의 기울어짐 또는 쓰러짐을 방지하는 지지부(미도시)를 더 포함할 수 있고, 이 지지부는 제1 전극(511)의 측벽 상에 배치될 수 있다.
전술한 반도체 장치(D10)는 당업계에 알려진 통상적인 방법을 참고하여 제조될 수 있다. 예를 들어, 반도체 장치(D10)는 아래 i) 내지 xvi)의 단계들을 포함하여 제조될 수 있다.
ⅰ) 기판(11')에 소자 분리 트렌치(14T)를 형성하고, 소자 분리 트렌치(14T) 내에 소자 분리막(14)을 형성하는 단계, (소자 분리막(14) 및/또는 소자 분리 트렌치(14T)에 의해 기판(102)의 활성 영역(AC)을 정의하는 단계)
ⅱ) 소자 분리 트렌치(14T) 내부를 절연 물질로 채우는 단계,
ⅲ) 기판(11')에 불순물 이온을 주입하여 활성 영역(AC)의 상부 영역에 제 1 소스/드레인(11'ab) 및 제 2 소스/드레인(11''ab)을 형성하는 단계,
ⅳ) 기판(11')에 게이트 라인 트렌치(12T)를 형성하는 단계,
ⅴ) 게이트 라인 트렌치(12T)의 내부에 게이트 절연층(12a), 게이트 전극(12b) 및 게이트 캡핑층(12c)를 형성하는 단계,
ⅵ) 기판(11') 상에 제 1 층간 절연층(15a)을 형성하고, 제 1 소스/드레인(11'ab)의 상면을 노출하는 개구부(미도시)를 형성하는 단계,
ⅶ) ⅵ)의 개구부 상에 제 1 소스/드레인(11'ab)과 전기적으로 연결되는 비트 라인 구조물(13)을 형성하는 단계,
ⅷ) 비트 라인 구조물(13)의 상면과 측면을 커버하는 제 2 층간 절연층(15b)을 형성하는 단계,
ⅸ) 제 1 및 제2 층간 절연층(15a,15b)에 제 2 소스/드레인(11''ab)의 상면이 노출되도록 개구부(미도시)를 형성하는 단계,
ⅹ) ⅸ)의 개구부 상에 제 2 소스/드레인(11''ab)과 전기적으로 연결되는 컨택 구조물(20')을 형성하는 단계,
ⅹi) 제2 층간 절연막(15b) 및 컨택 구조물(20') 상에 식각 정지층(16) 및 몰드층(미도시)을 형성하는 단계,
ⅹⅱ) 식각 정지층(16) 및 몰드층(미도시)에 콘택 구조물(20')의 상면이 노출되도록 개구부(미도시)를 형성하는 단계,
ⅹⅲ) ⅹⅱ)의 개구부의 내벽을 덮도록(바닥면 및 측면을 커버하도록) 제1 전극(100)을 형성하는 단계,
ⅹⅳ) 몰드층(미도시)을 제거하는 단계
ⅹⅴ) 제1 전극(511) 상에 제1 유전체층(511), 누설전류 감소층(530) 및 제2 유전체층(512)을 형성하는 단계, 및
ⅹⅵ) 제2 유전체층(512) 상에 제2 전극(512)을 형성하는 단계.
전술한 각 단계의 종류 및/또는 순서는 제한되지 않으며, 적절하게 조정될 수 있고, 일부 생략되거나 추가될 수 있다. 또한, 각 단계에서 구성 요소를 형성하는 데에는 당업계에 알려진 증착 공정, 패터닝 공정, 식각 공정 등이 이용될 수 있다. 예를 들어, 전극 형성시 에치백 공정이 적용될 수 있다. ⅴ)단계에서, 게이트 전극(12b)은 게이트 절연층(12a) 상에 도전층을 형성한 후 에치백 공정을 통해 도전층 상부를 소정의 높이만큼 제거하여 형성될 수 있다. 또한, ⅹⅲ) 단계에서, 제1 전극(511)은 몰드층의 상면, 개구부의 바닥면과 측면을 모두 덮도록 전극을 형성한 후, 에치백 공정에 의해 몰드층 상면 상의 전극의 일부를 제거하여 복수의 제1 전극(511)을 갖는 구조를 제조할 수도 있다. 다른 예로, 평탄화 공정이 적용될 수도 있다. 예를 들어, ⅴ)단계에서, 게이트 캡핑층(12c)은 게이트 라인 트렌치(12T)의 잔여 부분을 절연 물질을 채운 후, 기판(11')의 상면이 노출될 때까지 절연 물질을 평탄화하여 형성될 수 있다.
다른 측면에 따르면, 전술한 반도체 소자(100,200,300) 및 반도체 장치(D1,D10)는 다양한 전자 장치에 적용될 수 있다. 예를 들어, 전술한 반도체 소자(100,200,300) 및/또는 반도체 장치(D1,D10)는 다양한 전자 장치에서 논리 소자 또는 메모리 소자로 적용될 수 있다. 구체적으로, 반도체 소자(100,200,300) 및 반도체 장치(D1,D10)는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 전자 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다. 실시예들에 따른 반도체 소자 및 반도체 장치는 데이터 전송량이 크고 데이터 전송이 연속적으로 이루어지는 전자 장치에 유용할 수 있다.
도 10 및 도 11는 예시적인 실시예들에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 10을 참고하면, 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 예를 들어, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다. 구체적으로, 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 소자 아키텍쳐(1000)에는 입출력 소자(2000)가 연결될 수 있다. 또한, 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 소자 아키텍쳐(1000)는 on-chip memory processing unit일 수 있다. 메모리 유닛 (1010), ALU (1020) 및/또는 제어 유닛 (1030)은 각각 독립적으로 전술한 반도체 소자를 포함할 수 있다.
도 11을 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있고, 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수도 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory)일 수 있으며 전술한 반도체 소자를 포함할 수 있다. 경우에 따라, 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.
이상에서 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300.. 반도체 소자
400,500,500'.. 커패시터
111,411,511.. 제1 전극
112,412,512.. 제2 전극
121,421,521.. 제1 유전체층
122,422,522.. 제2 유전체층
130,230,330,430,530.. 누설전류 감소층
220,320.. 유전체층
D1, D10.. 반도체 장치

Claims (17)

  1. 제1 전극;
    상기 제1 전극과 이격되게 배치되는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 마련되는 것으로, MxOy (여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소)으로 표현되는 금속 산화물을 포함하는 유전체층; 및
    상기 제1 전극과 상기 제2 전극 사이에서 상기 유전체층에 마련되는 것으로, LaxMyOz (여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소)으로 표현되는 금속 산화물을 포함하는 누설전류 감소층;을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 유전체층은 제1 및 제2 유전체층을 포함하고, 상기 누설전류 감소층은 상기 제1 유전체층과 상기 제2 유전체층 사이에 마련되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 누설전류 감소층은 상기 제1 전극과 상기 유전체층 사이에 마련되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 누설전류 감소층은 상기 제2 전극과 상기 유전체층 사이에 마련되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 누설전류 감소층의 두께는 0.1Å 이상이고 4.5Å 이하인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 유전체층과 상기 누설전류 감소층의 총 두께는 50Å 이하인 반도체 소자.
  7. 제 1 항에 있어서,
    상기 유전체층은 단일막 구조 또는 서로 다른 물질이 적층된 다층막 구조를 가지는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 전극은 각각 W, TaN, TiN, RuOx, TiN, NbN, Sc, Al, Mo, MON, Pd, Pt, Sn, La 및 Ru 로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 전극 중 하나는 반도체 물질을 포함하는 반도체 소자.
  10. 전계효과 트랜지스터; 및
    상기 전계효과 트랜지스터와 전기적으로 연결되는 커패시터;를 포함하고,
    상기 커패시터는,
    제1 전극;
    상기 제1 전극과 이격되게 배치되는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 마련되는 것으로, MxOy (여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소)으로 표현되는 금속 산화물을 포함하는 유전체층; 및
    상기 제1 전극과 상기 제2 전극 사이에서 상기 유전체층에 마련되는 것으로, LaxMyOz (여기서, M은 Ca, Sr, Ba, Sc, Y, La, Ti, Zr, Hf, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb 및 Lu 으로 이루어진 그룹에서 선택된 하나의 금속 원소)으로 표현되는 금속 산화물을 포함하는 누설전류 감소층;을 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 전계효과 트랜지스터는, 소스과 드레인을 포함하는 반도체층; 상기 반도체층상에 배치되는 유전체층; 및 상기 유전체층 상에 배치되는 게이트 전극을 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 유전체층은 제1 및 제2 유전체층을 포함하고, 상기 누설전류 감소층은 상기 제1 유전체층과 상기 제2 유전체층 사이에 마련되는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 누설전류 감소층은 상기 제1 전극과 상기 유전체층 사이에 마련되거나 또는 상기 제2 전극과 상기 유전체층 사이에 마련되는 반도체 장치.
  14. 제 10 항에 있어서,
    상기 누설전류 감소층의 두께는 0.1Å 이상이고 4.5Å 이하인 반도체 장치.
  15. 제 10 항에 있어서,
    상기 유전체층과 상기 누설전류 감소층의 총 두께는 50Å 이하인 반도체 장치.
  16. 제 10 항에 있어서,
    상기 제1 및 제2 전극은 각각 W, TaN, TiN, RuOx, TiN, NbN, Sc, Al, Mo, MON, Pd, Pt, Sn, La 및 Ru 로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 반도체 장치.
  17. 제 10 항 내지 제 16 항 중 어느 한 항에 기재된 반도체 장치를 포함하는 전자 장치.
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