TW202230624A - 具有混合閘極/電性中斷物的半導體裝置及其製造方法 - Google Patents

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洪炳鶴
宋昇炫
河大元
徐康一
傑森 馬蒂諾
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Abstract

本揭露提出結構及用於形成此種結構的方法，此種結構容許堆疊的電晶體裝置的一個層階的電晶體之間的電性或擴散中斷物，而不必要求在堆疊的電晶體裝置的另一層階中存在類似的電性或擴散中斷物。亦提出，可藉由提供具有假閘極的第一極性的通道來形成電晶體裝置之間的電性中斷物，假閘極包含相反極性的功函數金屬。

Description

具有混合閘極/電性中斷物的半導體裝置及其製造方法
本發明一般而言是有關於堆疊的電晶體結構，且更具體而言，是有關於用於在堆疊的電晶體之間選擇性地提供電性及擴散中斷物（electrical and diffusion break）的結構及方法。 [相關申請案的交叉參考]
本申請案主張在2021年1月18日提出申請的美國臨時申請案第63/138,594號及在2021年4月14日提出申請的美國臨時申請案第63/174,830號的優先權及權益，所述美國臨時申請案中的每一者的全部內容併入本案供參考。
此背景技術部分僅旨在為熟習此項技術者提供理解本文中揭露的發明概念的上下文。因此，此背景技術部分可能包含可申請專利的材料，且將其納入此部分中不應被視為承認所述技術是預先存在的。
半導體裝置中的擴散中斷物一般而言給半導體裝置帶來兩種不同的功能。首先，擴散中斷物為相鄰的電晶體裝置提供增強的電性隔離，且其次，擴散中斷物提供防止摻雜劑或污染物自一個電晶體擴散至另一電晶體的障壁。擴散中斷物一般而言由對電晶體之間所形成的間隙進行填充的塊狀介電材料構成。此間隙可為窄的（例如近似閘極的寬度（例如，單擴散中斷物（single diffusion break，SDB）））、或者為寬的（例如相鄰的特徵之間的距離（例如，雙擴散中斷物））、或者更寬。此種擴散中斷物一般而言在垂直方向上自半導體基板中的溝渠一直伸展至電晶體層階（level）的頂部。
然而，在構建三維（three-dimensional，3D）積體電路（integrated circuit，IC）時可能會出現困難，此乃因可能不可期望形成對二或更多個層階的電晶體進行切割的擴散中斷物。
在某些態樣中，本文中的一些實施例提供一種半導體裝置，所述半導體裝置包括：電晶體的至少兩個層，其中第一層包括2或更多個N型場效電晶體（N-type field effect transistor，NFET）裝置且第二層包括2或更多個P型場效電晶體（P-type field effect transistor，PFET）裝置；其中所述第一層的電晶體裝置在垂直方向上與所述第一層的電晶體裝置對準；且其中電性或擴散中斷物位於所述第一層或所述第二層中的任一者的二或更多個電晶體裝置之間，且在垂直方向上與所述電性或擴散中斷物對準的閘極位於所述第一層或所述第二層中的另一者的二或更多個源極-汲極區之間。
在其他態樣中，本文中的一些實施例包括一種用於製造半導體裝置的方法，所述方法包括：提供具有假閘極（false gate）的通道，所述假閘極包括功函數金屬（work function metal，WFM）層，其中所述通道與所述WFM層具有相反的極性。
在其他態樣中，本文中的一些實施例包括一種用於製造半導體裝置的方法，所述方法包括：在第一基板上在垂直方向上沈積第一主動區、隔離層及第二主動區；在所述第一主動區及所述第二主動區以及所述隔離層周圍沈積虛設閘極；移除所述虛設閘極的一部分至所述隔離層的垂直水準（vertical level），以產生第一空隙；在所述第一空隙中沈積第一物質；移除所述虛設閘極的剩餘部分以產生第二空隙；以及向所述第二空隙中沈積第二物質。所述第一物質或所述第二物質中的一者可包括介電材料，且所述第一物質或所述第二物質中的另一者可包括功函數金屬。
本文中闡述的示例性實施例是實例，且因此，本揭露並不限於此，且可以各種其他形式達成。在以下說明中提供的示例性實施例中的每一者並不排除與另一實例或另一示例性實施例的一或多個特徵相關聯，所述另一實例或另一示例性實施例亦在本文中提供或未在本文中提供，但與本揭露一致。舉例而言，即使在特定實例或示例性實施例中闡述的事項未在與其不同的實例或示例性實施例中闡述，但該些事項仍可被理解為與不同的實例或實施例相關或相結合，除非在其說明中另外提及。
另外，應理解，原理、態樣、實例及示例性實施例的全部說明旨在囊括其結構及功能等效物。另外，該些等效物應被理解為不僅包括當前眾所周知的等效物，亦包括將來開發的等效物，亦即，被發明來實行相同功能的所有裝置，而不管其結構如何。
應理解，當半導體裝置的元件、組件、層、圖案、結構、區等（下文中統稱為「元件」）被指位於半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「之下」、「下面」、「連接至」或「耦合至」所述另一元件時，所述元件可直接位於所述另一元件之上、上方、上、下方、之下、下面、連接至或耦合至所述另一元件，或者可存在中間元件。相比之下，當半導體裝置的元件被指「直接」位於半導體裝置的另一元件「之上」、「直接」位於所述另一元件「上方」、「直接」位於所述另一元件「上」、「直接」位於所述另一元件「下方」、「直接」位於所述另一元件「之下」、「直接」位於所述另一元件「下面」、「直接連接至」或「直接耦合至」所述另一元件時，不存在中間元件。在本揭露通篇中，相同的編號指代相同的元件。
為易於說明，本文中可能使用例如「位於…之上（over）」、「位於…上方（above）」、「位於…上（on）」、「上部的（upper）」、「位於…下方（below）」、「位於…之下（under）」、「位於…下面（beneath）」、「下部的（lower）」、「位於…頂部（top）」、「位於…底部（bottom）」等空間相對性用語來闡述圖中所示的一個元件與另一（其他）元件的關係。應理解，所述空間相對性用語旨在除圖中所繪示的定向外亦囊括半導體裝置在使用或操作中的不同定向。舉例而言，若圖中的半導體裝置被倒置，則被闡述為位於其他元件「下方」或「下面」的元件將被定向為位於所述其他元件「上方」。因此，用語「下方」可囊括上方及下方兩種定向。半導體裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可相應地進行解釋。
如本文中所使用的，例如「…中的至少一者」等表達在位於一系列元件之後時修飾整個系列的元件而並非修飾所述一系列中的各別元件。舉例而言，應將呈「a、b及c中的至少一者」的表達理解成包括僅a、僅b、僅c、a與b二者、a與c二者、b與c二者以及a、b及c全部。本文中，當使用用語「相同的」來比較二或更多個元素的維度時，所述用語可涵蓋「實質上相同的」維度。
應理解，儘管本文中用語「第一」、「第二」、「第三」、「第四」等可用於闡述各種元件，但該些元件不應該被該些用語所限制。該些用語僅用於區分一個元件與另一元件。因此，在不背離本揭露的教示的條件下，以下論述的第一元件可被稱為第二元件。
亦應理解，即使製造設備或結構的某一步驟或操作較另一步驟或操作晚闡述，所述步驟或操作仍可較所述另一步驟或操作晚實行，除非所述另一步驟或操作被闡述為在所述步驟或操作之後實行。
本文中參照作為示例性實施例（及中間結構）的示意圖的剖視圖來闡述示例性實施例。如此一來，預期會因例如製造技術及/或容差而相對於各圖所示的形狀有所變化。因此，示例性實施例不應被解釋為限於本文所示的特定區形狀，而是欲包括例如因製造所導致的形狀偏差。舉例而言，被示出為矩形的經植入區通常將具有修圓特徵或彎曲特徵，及/或在其邊緣處具有植入濃度梯度而非自植入區至非植入區具有二元改變（binary change）。同樣，藉由植入而形成的隱埋區可能會在所述隱埋區與進行植入所經由的表面之間的區中引起某種程度的植入。因此，圖中所示出的區本質上是示意性的，且其形狀並非旨在示出裝置的區的實際形狀且並非旨在限制本揭露的範圍。此外，在圖式中，可能為了清晰而誇大層及區的大小及相對大小。
為了簡潔起見，半導體裝置的一般元件可在本文中詳細闡述，亦可不詳細闡述。
圖1示出自側面觀察的根據一些實施例的示例性的堆疊的半導體裝置。堆疊的半導體裝置可包括基板（未示出）上方的電晶體裝置的二或更多個層階101及102，為了簡單起見，僅示出兩個層階。每一層階可包括許多電晶體裝置103及104；電晶體裝置103可包括設置於每一層階101及102的左側上的兩個堆疊的電晶體裝置。電晶體裝置104可包括設置於每一層階101及102的右側上的兩個電晶體裝置。可存在更多的電晶體裝置。
因此，每一層階可包括通道區105及106。在一些實施例中，通道區可在垂直方向上對準且在各層階之間平行。通道區105與106可被賦予相反的極性，以更佳地提供互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）架構。舉例而言，通道區105可為N型的（以容許NFET裝置），且通道區106可為P型的（以提供PFET裝置）。所述類型亦可顛倒（例如，通道區105可為P型的，且通道區106可為N型的）。然而，為了易於論述，本文中以下假設通道區106是P型的，且通道區105是N型的。通道區105及106中的每一者可包括單個通道區（例如，鰭型通道），或者可包括一起用作單個通道（例如，奈米片材或奈米配線通道）的多個子通道。
通道區105及106可分別被源極/汲極（source/drain，SD）區107及108「切割」。SD區107a至107c及SD區108a至108c可分別統稱為SD區107及SD區108。在一些實施例中，SD區107a至107c分別在垂直方向上與SD區108a至108c對準。在一些實施例中，通道區105及106可被形成為長線，且稍後可在期望SD區特徵的位置處被切割，且可在所得的切割部（cut）中生長SD區。因此，通道區105及106的「通道」是指所有此種電晶體裝置的排成一行且被如此處理的通道。每一層階上示出3個SD區，但可能存在更多SD區。
通道區105及106亦可與閘極（例如分別位於電晶體裝置103的SD區107a與107b以及108a與108b之間的閘極區109及110）接觸。在一些實施例中，閘極區109及110可包括閘極堆疊，所述閘極堆疊包括以下中的一或多者：介面層（未示出）、偶極工程層（未示出）、薄的高介電常數（high dielectric constant，high-K）介電層（未示出）、頂蓋層（未示出）及塊狀功函數金屬（work-function metal，WFM）（同樣未示出）的一或多個層。
介面層可包含但不限於以下中的至少一者：SiO、二氧化矽（SiO 2）及/或氮氧化矽（SiON）。
關於偶極工程層，偶極工程層可包含Lu 2O 3、LuSiO x、Y 2O 3、YSiO x、La 2O 3、LaSiO x、BaO、BaSiO x、SrO、SrSiO x、Al 2O 3、AlSiO x、TiO 2、TiSiO x、HfO 2、HfSiO x、ZrO 2、ZrSiO x、Ta 2O 5、TaSiO x、ScO、ScSiO x、MgO及MgSiO x中的一或多者，其中O x指示具有不同化學計量比的氧化物。第一偶極層中的元素的原子百分比亦可變化。舉例而言，矽酸鹽層中的矽含量可介於自零至不超過七十原子百分比。矽酸鹽層中的矽含量可用於調整Vt的偏移。所選擇的材料端視期望的電壓偏移的符號及形成的指定裝置（即，nFET或pFET）而定。若被製作的組件是nFET且Vt期望向下（負）偏移，則在一些實施例中，偶極工程層可包含Lu 2O 3、LuSiO x、Y 2O 3、YSiO x、La 2O 3、LaSiO x、BaO、BaSiO x、SrO、SrSiO x、MgO及MgSiO x中的一或多者。若被製作的組件是nFET且Vt期望向上（正）偏移，則偶極工程層可包含Al 2O 3、AlSiO x、TiO 2、TiSiO x、HfO 2、HfSiO x、ZrO 2、ZrSiO x、Ta 2O 5、TaSiO x、ScO、ScSiO x、MgO及MgSiO x中的至少一者。若被製作的組件是pFET且Vt期望向下（負）偏移，則偶極工程層可包含Lu 2O 3、LuSiO x、Y 2O 3、YSiO x、La 2O 3、LaSiO x、BaO、BaSiO x、SrO、SrSiO x中的至少一者。若所提供的組件是pFET且Vt期望向上（正）偏移，則偶極工程層可包含Al 2O 3、AlSiO x、TiO 2、TiSiO x、HfO 2、HfSiO x、ZrO 2、ZrSiO x、Ta 2O 5、TaSiO x、ScO、ScSiO x、MgO及MgSiO x中的一或多者。在其他實施例中，在偶極工程層中可使用其他材料來使電壓向上或向下偏移。在一些實施例中，偶極工程層可作為未氧化組成物沈積於頂蓋層上，且被驅動進入/穿過高K介電層及頂蓋層，在此製程中被至少局部氧化。此種驅動可藉由退火製程來完成。偶極工程層可藉由在介面層與高K介電層的邊界處提供偶極來微調電晶體的Vt。
高K介電層可包含但不限於一或多個金屬氧化物或金屬矽酸鹽，例如具有大於7的介電常數值的Hf、Al、Zr、La、Mg、Ba、Ti、Pb的氧化物或其組合。頂蓋層可包含但不限於金屬氮化物，例如TiN。在N型情形中，功函數金屬可包括但不限於TiAl、TiAlC、ZrAl、WAl、TaAl及HfAl中的一或多者。另外，在使用偶極工程層的情形中，WFM可包括多晶矽。在P型情形中，功函數金屬可包括但不限於Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN及TaAlN中的一或多者。另外，在使用偶極工程層的情形中，WFM可包括多晶矽。
因此，如本文中以下所使用，用語「功函數金屬層」（WFM層）旨在囊括偶極工程層、頂蓋層及塊狀功函數金屬層，偶極工程層、頂蓋層及塊狀功函數金屬層共同影響由此層表達的功函數。如本文中以下所使用，用語「高K介電層」意在囊括介面層及高K介電層本身二者，此層意在提供通道與WFM層之間的介電質。
例如，當期望共用閘極結構時，閘極區109與110可接觸。作為另一種選擇，可在閘極區109與110之間設置對閘極進行分隔以提供電性隔離的介電層111。SD區107a至107c及108a至108c以及閘極區109及110可具有用於功率及訊號的外部接觸件，未示出。
通道區105與106亦可被介電質112切割。此介電質112可自底部層階（例如，層階102）（且進入基板）的最底部高度延伸至頂部層階（例如，層階101）的最頂部高度。此介電質可放置於通常將形成閘極的區中（例如，在相鄰的SD區（例如，SD區107b與107c之間，以及SD區108b與108c之間）之間按照適當的間距）。此介電質112可在一個層階上在相鄰的電晶體裝置103與104之間提供電性及擴散隔離。
圖2示出根據一些實施例的混合閘極/電性中斷物的態樣。圖2與圖1共享一些相似之處，且相似的部件共享相似的編號。為簡潔起見，具有相似結構及功能的部件共享編號，在本文中可不再贅述。
在圖2的示例性實施例中，期望在層階102的SD區108a與108b之間存在主動閘極，且同時在層階101的SD區107a與107b之間存在電性中斷物。為了達成此目的，在SD區107a與107b之間以及SD區108a與108b之間在垂直方向上設置混合閘極/電性中斷物210。回想一下，在該些實例中，通道區106是P型的且通道區105是N型的。混合閘極/電性中斷物210包括p功函數金屬層，且接觸通道區105及106二者。因此，混合閘極/電性中斷物210用作用於SD區108a與108b之間的通道區106的閘極，進而容許產生電晶體裝置220。此外，p功函數金屬層用作用於N型通道區105的電性區塊：實質上無電荷載流子將在SD區107a與107b之間移動。混合閘極/電性中斷物210亦用作用於SD區108a與108b之間的通道區106的閘極，進而容許產生電晶體裝置220。
圖2亦示出在同時使用在SD區107b與107c之間以及在SD區108b與108c之間在垂直方向上設置的混合閘極/電性中斷物209在層階102的SD區108b與108c之間提供電性區塊的同時如何在層階101的SD區107b與107c之間提供閘極的一些實施例。再次回顧，在該些實例中，通道區105是N型的且通道區106是P型的。混合閘極/電性中斷物209接觸通道區105及106二者，且包括n功函數金屬層。因此，混合閘極/電性中斷物209用作用於SD區107b與107c之間的通道區105的閘極，進而容許產生電晶體裝置221。此外，n功函數金屬層用作用於P型通道區106的電性區塊；實質上無電荷載流子將在SD區108b與108c之間移動。
因此，圖2示出當兩個裝置層階具有相反極性時，一個層階（及一個極性）的閘極中的功函數金屬層可用作另一層階（具有相反極性）的電性中斷物。更一般而言，在電路的操作電壓範圍內，藉由賦予具有第一極性的通道「假閘極」（包括足夠數量/濃度的相反極性功函數金屬層），此通道可被電性中斷。亦即，不受理論的限制，在一些實施例中，具有第一極性的通道可藉由使用基於相反極性功函數金屬的假閘極將所述通道的臨限值電壓Vth的（絕對值）升高至以下程度：所述通道的Vth不再處於所述通道所在電路所提供的電壓的範圍內，且因此無法進入傳導模式。功函數金屬及其濃度的選定端視通道的性質及所需的Vth偏移而定，且可很容易地確定。
進一步注意，此容許在堆疊的電晶體裝置的一個層階中存在電性中斷物，而不要求在所述層階上方或下方中的任一者處存在於垂直方向上對準的電性中斷物。亦即，例如，混合閘極/電性中斷物210容許在混合閘極/電性中斷物210的位置中沿著通道區105存在電性中斷物，同時容許在其正下方沿著通道區106存在於垂直方向上對準的閘極，而非要求沿著通道區106亦存在電性中斷物，如圖1的介電質112中那般。因此，可簡化包括堆疊的電晶體裝置的半導體裝置的製造製程，且可減小半導體裝置的大小。
圖3示出根據一些實施例的層階選擇性單擴散中斷物，即可選擇性地放置於一個層階或另一層階101至102上的擴散中斷物的實例。圖3與圖1及圖2共享相似性，且相同的編號代表相同的部件。對於具有相同功能及編號的部件，為簡潔起見將不重複說明。
對於圖3的實例，期望在層階102的SD區108a與108b之間存在主動閘極，且同時在層階101的SD區107a與107b之間存在電性及擴散中斷物。為了達成此目的，在SD區107a與107b之間設置包括介電質的單擴散中斷物312a，而在SD區108a與108b之間設置可包括p功函數金屬層的閘極區110。此種佈置為SD區108a與108b之間的通道區106提供閘極區110，進而容許產生電晶體裝置320。此外，介電質用作用於N型通道區105的電性及擴散區塊：實質上無電荷載流子將在SD區107a與107b之間移動。在此實例中值得注意的是，擴散中斷物312a完全切割通道區105。在其他實例中，通道可替代地被氧化並被介電質環繞，或者簡單地被介電質環繞。介電質可自層階101的最下部高度在垂直方向上伸展至層階101的頂部。
此外，在圖3的實例中，期望在層階101的SD區107b與107c之間存在主動閘極，且同時在層階102的SD區108b與108c之間存在電性及擴散中斷物。為了達成此目的，在SD區108b與108c之間設置包括介電質的單擴散中斷物312b，而在SD區107b與107c之間設置可包括n功函數金屬層的閘極區109。此種佈置為SD區107b與107c之間的通道區106提供閘極區109，進而容許產生電晶體裝置321。此外，介電質用作用於通道區105的電性及擴散區塊：實質上無電荷載流子將在SD區108b與108c之間移動。在此實例中值得注意的是，擴散中斷物312b完全切割通道區106。在其他實例中，通道可替代地被氧化並被介電質環繞，或者簡單地被介電質環繞。介電質可自層階102的最下部高度在垂直方向上伸展至層階102的頂部。
進一步注意，此容許在堆疊的電晶體裝置的一個層階中存在電性及擴散中斷物，而不要求在所述層階上方或下方中的任一者處存在於垂直方向上對準的另一電性中斷物。亦即，例如，單擴散中斷物312a與閘極區110的堆疊容許在擴散中斷物介電質312a的位置中沿著通道區105存在電性及擴散中斷物，同時容許在其正下方沿著通道區106存在於垂直方向上對準的閘極，而非要求沿著通道區106亦存在擴散中斷物，如圖1的介電質112中那般。
圖4A至圖4I提供根據示例性實施例的用於生成堆疊閘極的示例性方法，堆疊閘極可包括不同的功函數金屬層，例如圖1所示堆疊的閘極區109及110。亦論述用於提供在垂直方向上堆疊的閘極/擴散中斷物結構（例如圖3所示擴散中斷物312a / 閘極區110及擴散中斷物312b / 閘極區109）的替代方案。圖4A至圖4I被繪製成使得它們向下看電晶體通道的長度；亦即，電流經由所示的電晶體組件流入或流出頁面。
轉至圖4A，可提供第一基板401。在第一基板401上，頂部電晶體主動區402a的主動區及底部電晶體主動區402b的主動區可被設置成垂直的堆疊（該些可為例如圖1至圖3所示通道區105及106的部分）。在一些實施例中，主動區可包括一系列層（一般而言未示出），例如具有交錯的犧牲層的一系列奈米片材。具體而言，底部犧牲層402b1被突出顯示以供稍後使用。交錯的犧牲層402b1可較其他犧牲層厚。可在主動區402a與402b之間設置第一隔離層403，以在主動區402a與402b之間提供隔離。
在圖4B中，可在第一基板401上設置虛設閘極404，使得虛設閘極404環繞或包繞主動區402a及402b以及第一隔離層403。虛設閘極404的外部可為層間介電材料層（（inter-layer dielectric material layer，ILD）層）405，ILD層405可將圖中的堆疊的半導體裝置與其他此種裝置隔離。虛設閘極404可藉由微影及蝕刻操作形成，且可包含非晶矽、非晶碳、類金剛石碳、介電金屬氧化物及/或氮化矽，但並不限於此。ILD層405可藉由化學氣相沈積（chemical vapor deposition，CVD）或物理氣相沈積（physical vapor deposition，PVD）來形成，並不限於此，以包含塊狀的氧化物材料（例如，具有低κ介電質的二氧化矽）。
參照圖4C，可將虛設閘極404的上部部分移除至約第一隔離層403的中心的垂直水準，以產生空隙且暴露出主動區402a。此時，若主動區402b包括奈米片材，則亦可移除主動區402a內的任何犧牲層，僅剩餘主動奈米片材（未示出）。該些移除可藉由例如乾式蝕刻、濕式蝕刻、反應性離子蝕刻（reactive ion etching，RIE）及/或化學氧化物移除（chemical oxide removal，COR）製程進行。如圖4C底部中所示，可在剩餘的虛設閘極404的頂部上沈積可選的第二隔離層407。可在主動區402a與402b不期望具有共用閘極連接件（在隨後的圖中，為了簡單起見省略此特徵，但可在不修改所揭露概念的範圍的條件下存在）的情況下完成此製程。在圖4C的頂部及底部中，然後可使用第一高K介電層406對空隙進行襯墊。更具體而言，第一高K介電層406可接觸ILD層405的側、剩餘的虛設閘極404或第二隔離層407的頂部、第一隔離層403的部分，且包繞主動區402a（包括任何子通道區）。高K介電層可被設置成容許增加的閘極電容，而在稍後將形成的閘極結構處不具有相關聯的電流洩漏，且可包含前面列出的材料。
參照圖4D，可對圖4C中留下的剩餘空隙進行填充，使用第一功函數金屬層408包繞主動區402a（包括子通道），進而產生第一閘極區，例如用於主動區402a的圖1所示閘極區109或110。可藉由使用選定的功函數金屬層直接填充來完成此製程，或者可使用替換閘極製程來完成此製程。舉例而言，可首先在期望第一WFM層408的地方形成多晶矽結構（未示出），以容許第一高K介電層406的退火，且然後可例如藉由乾式蝕刻、濕式蝕刻、RIE及/或COR製程移除多晶矽結構，且使用期望的第一功函數金屬層408替換多晶矽結構。
第一功函數金屬層408組成物的選定端視主動區402a的極性而定，且如上所述。可完成進一步的處理以在第一功函數金屬層408的水準上方沈積附加的ILD層405，且可提供接觸件及金屬結構（contact and metal structure）409以容許進行向第一功函數金屬層408的電性接觸及訊號接觸。可將附加的基板（未單獨示出）結合於接觸件及金屬結構409上方（或者此種附加的基板可包括金屬層及/或接觸件且直接結合於第一功函數金屬層408的水準處）。此附加的基板可為進一步的處理提供結構及物理完整性。
作為另一種選擇，在圖4C及圖4D處，可為主動區402a產生例如圖3所示擴散中斷物312a至312b等擴散中斷物，而非例如圖1所示閘極區109或110等閘極。為此，可在圖4C中跳過第一高K介電層406的沈積，可將被暴露出的主動區402a氧化或蝕刻掉，且可藉由介電材料的沈積來替換將第一WFM層408沈積至圖4C所示空隙中。此將為主動區402a產生擴散中斷物。
在圖4E處，可將晶圓翻轉。基板在本文中可被稱為晶圓。在翻轉晶圓之前，可將面對第一基板401的第二基板結合至圖4D的所得結構。舉例而言，第二基板可與接觸件及金屬結構409的上表面接觸。亦即，接觸件及金屬結構409現在位於底部處，且第一基板401位於頂部處。此時，可移除第一基板401以暴露出頂部處的虛設閘極404的剩餘部以及主動區402b的犧牲層402b1及ILD層405。
在圖4F處，使用相似於圖4C所示製程的製程來移除剩餘的虛設閘極404，進而形成空隙。另外，若主動區402b包括奈米片材，則可移除犧牲層，進而留下主動奈米片材層。特別注意，亦已移除厚的犧牲層402b1，進而提供ILD層405的頂部與主動區402b的頂部之間的高度偏移，主動區402b的頂部低於ILD層405的頂部。
在圖4G處，形成第二高K介電層410，第二高K介電層410對圖4F所示空隙進行襯墊，特別地，對ILD層405的側進行襯墊，包繞主動區402b（包括子通道），接觸第一隔離層403、以及第一高K介電層406或第二隔離層407。第二高K介電層410的組成物及形成製程與第一高K介電層406的組成物及形成製程實質上相似，且此處不再重複。
在圖4H處，向剩餘的空隙中沈積第二功函數金屬層411，第二功函數金屬層411包繞圖4C所示主動區402b（包括子通道）以產生第二閘極區，例如閘極區109或110中的另一者。所述製程相似於圖4D中提供的製程，且此處不再重複。與圖4C一樣，第二功函數金屬層411組成物的選定端視主動區402b的極性而定，且在別處論述。
作為另一種選擇，在圖4F處，代替進行至圖4G及4H以製備閘極，例如如上所述的閘極區109或110，可替代地製備圖3的擴散中斷物312a或312b。為此，在圖4F處，可將被暴露出的主動區402b氧化或蝕刻掉，可跳過第二高K介電層410的沈積，且可使用介電材料填充空隙，而非第二WFM層411。此將為主動區402b產生擴散中斷物。
在圖4I處，對第二閘極區的第二功函數金屬層411提供附加的ILD層405、金屬層以及接觸件及金屬結構412。此製程類似於圖4D中提供的製程，且此處不再重複。
圖5A至圖5E提供用於生成堆疊閘極的替代示例性方法，堆疊閘極可包括不同的功函數金屬層組成物，例如圖1所示堆疊閘極區109及110。提出的替代方案容許垂直堆疊的閘極/擴散中斷物結構，例如圖3所示擴散中斷物312a/ 閘極區110及擴散中斷物312b/ 閘極區109。
圖5A至圖5E被繪製成使得它們向下看電晶體通道的長度；亦即，電流經由所示的電晶體組件流入或流出頁面。
圖5A及圖5B與圖4A及圖4B共享相似之處。因此，不再重複相似組件及製程的說明。
在圖5C中，將虛設閘極404連同主動區402a及402b內的任何犧牲層（例如犧牲層402b1）一起整體移除，進而產生空隙。可在空隙的側上沈積第一高K介電層501。舉例而言，第一高K介電層501可覆蓋主動區402a至402b（包括任何子通道）、及第一隔離層403、以及ILD層405及第一基板401的側。第一高K介電層501可包含相似於第一高K介電層406的材料，且可以相似的方式沈積。
在圖5D中，向圖5C中產生的空隙的底部中沈積第一WFM層502，直至約第一隔離層403的中間的水準，且第一WFM層502環繞主動區402b（包括任何子通道）。可藉由使用選定的功函數金屬層組成物直接填充來完成此製程，或者可使用替換閘極製程來完成此製程。舉例而言，可首先在期望第一WFM層502的地方形成多晶矽結構（未示出），以容許第一高K介電層501的退火，且然後可例如藉由乾式蝕刻、濕式蝕刻、RIE及/或COR製程移除多晶矽結構，且使用期望的第一WFM層502替換多晶矽結構。因此，形成用於包括主動區402b的下部電晶體的第一閘極。
另外，可在第一WFM層502上方沈積可選的第二隔離層503。第二隔離層503可包含與第一隔離層403相似的材料或不同的材料。當堆疊的主動區402a與402b期望共用閘極時，可不包括第二隔離層503，或者當主動區402a與402b的閘極應被隔離時，可包括第二隔離層503。
作為另一種選擇，若希望形成擴散中斷物，例如用於主動區402b的擴散中斷物312a至312b，而非閘極，則在圖5C及圖5D中，可省略第一高K介電層501及第一WFM層502的沈積，且替代地沈積介電材料直至第一隔離層403的水準。
在圖5E中，在第二隔離層503（或第一WFM層502）上方沈積第二WFM層504，且第二WFM層504填充空隙的剩餘部，包繞主動區402a（包括任何子通道）。如上所述，且相似於第一WFM層502，此可藉由直接填充或替換閘極技術中的任一者來進行。因此，形成用於包括主動區402a的上部電晶體的閘極。
作為另一種選擇，若希望形成擴散中斷物，例如用於主動區402a的擴散中斷物312a至312b，而非閘極，則在圖5E中，可省略第二WFM層504的沈積，且替代地將主動區402a蝕刻或氧化，並沈積介電質以填充剩餘的空隙。
與圖4一樣，在圖5中，用於第一WFM層502及第二WFM層504的功函數金屬的選定分別是基於主動區402b及402a的極性。
圖6A至圖6C提供用於產生相似於圖2所示混合閘極/電性中斷物209或210的混合閘極/電性中斷物的製程。回想一下，混合閘極/電性中斷物209及210包括兩個堆疊的電晶體（極性相反），其中單個閘極由單極性的功函數金屬層構成。
圖6A及圖6B與圖4A及圖4B以及圖5A及圖5B實質上相同，且以下圖6所示製程可與任一製程一起使用。因此，不再重複相似組件及製程的說明。回想一下，主動區402a與402b可具有相反的極性。然而，當形成混合閘極/電性中斷物時，替代前進至圖4C至圖41或圖5C至圖5E的動作及結構，可前進至圖6C及圖6D的製程及結構。
在圖6C中，將虛設閘極404連同主動區402a及402b內的任何犧牲層（例如犧牲層402b1）一起整體移除，進而產生空隙。可在空隙的側上沈積第一高K介電層601。舉例而言，第一高K介電層601可覆蓋主動區402a及402b（包括任何子通道）、及第一隔離層403、以及ILD層405及第一基板401的側。第一高K介電層601可包含相似於第一高K介電層406的材料，且可以相似的方式沈積。
在圖6D中，向圖6C中產生的空隙中沈積功函數金屬層602，且功函數金屬層602可填充空隙，包繞主動區402a及402b（包括任何子通道），以產生混合閘極/電性中斷物，例如圖2所示混合閘極/電性中斷物209或210。可藉由使用選定的功函數金屬層組成物直接填充來完成此製程，或者可使用替換閘極製程來完成此製程。舉例而言，可首先在期望WFM層602的地方形成多晶矽結構（未示出），以容許第一高K介電層601的退火，且然後可例如藉由乾式蝕刻、濕式蝕刻、RIE及/或COR製程移除多晶矽結構，且使用期望的WFM層602替換多晶矽結構。
功函數金屬層602組成物的選定是基於希望為主動區402a及402b中的哪一個提供閘極（或者相反，為主動區402a及402b中的哪一個提供電性中斷物）以及主動區402a及402b的極性。如上所述，若希望為NFET提供閘極且為PFET提供電性中斷物，則可使用n-WFM層。然而，若希望為PFET提供閘極且為NFET提供電性中斷物，則可使用p-WFM層。
圖7提供根據一些實施例的用於在堆疊的電晶體裝置中提供層階選擇性電性及擴散中斷物的替代方法的流程圖。在製程701處，提供包括第一電晶體層階的第一晶圓，第一電晶體層階包括多個電晶體。在製程702處，提供包括第二電晶體層階的第二晶圓，第二電晶體層階包括多個電晶體。在製程703處，為第一晶圓中的第一層階的電晶體提供閘極。在製程704處，對第二晶圓的第二電晶體層階進行蝕刻以形成溝渠。在一些實施例中，此溝渠至少穿過第二晶圓的第二層階中的電晶體的通道。在製程705處，使用介電材料填充在製程704中形成的溝渠。在製程706處，將兩個晶圓結合，使得第一晶圓的閘極在垂直方向上與第二晶圓的經填充的溝渠對準。
圖8提供根據一些實施例的用於在堆疊的電晶體裝置上提供層階選擇性電性中斷物的示例性方法的流程圖。在製程801處，提供具有在垂直方向上對準的平行通道區的電晶體裝置的兩個堆疊。在製程步驟802處，藉由向N型通道提供包含p-WFM層組成物的「假閘極」來為N型通道提供電性區塊。在製程803處，藉由為P型通道區提供包含n-WFM層組成物的「假閘極」來為P型通道區提供電性區塊。
轉向圖9，示出形成層階選擇性電性及擴散中斷物的示例性方法（例如圖4A至圖4I中闡述的製程）的流程圖。在製程901處，在基板上以垂直堆疊的形式沈積相似於圖4A所示主動區402a的第一主動區、相似於圖4A所示隔離層403的隔離層及相似於圖4A所示主動區402b的第二主動區。與圖4A所示主動區402a及402b一樣，在一些實施例中，本文中的第一主動區及第二主動區可包括子通道及犧牲層。
在製程902處，在第一主動區及第二主動區及隔離層周圍沈積相似於圖4B所示虛設閘極404的虛設閘極且虛設閘極是藉由上述機制及材料形成。
在製程903處，可局部地向下對虛設閘極進行蝕刻，直至約隔離層的中間的垂直水準，暴露出第二主動區，同樣如圖4C中所示及所論述，且產生第一空隙。在可選的製程903-1處，可將被暴露出的第二主動區氧化或移除。若期望在第二主動區的層階處產生電性及擴散中斷物，則可完成此製程。在可選的製程903-2處，可使用高K介電層（例如圖4C所示第一高K介電層406）對第一空隙進行襯墊，第一高K介電層的形成及組成物在以上更透徹地論述。舉例而言，若期望為第二主動區產生閘極，則可完成此製程903-2。在製程904處，可使用第一材料對第一空隙進行填充。若期望在第二主動區的層階處產生電性及擴散中斷物，則此第一材料可為介電質。若期望在第二主動區的層階處產生閘極，則第一材料可為功函數金屬層組成物，例如圖4C所示第一功函數金屬層408。該些填充物的形成在以上更透徹地論述。在可選的製程904-1處，可將晶圓或第二基板結合至裝置的與第一基板相對的表面（即，此時的頂部），如以上關於圖4D所論述。舉例而言，可藉由製程904相對於所得結構將第二基板結合至與第一基板相對的側。
在製程905處，可將晶圓翻轉，且可移除第一基板，如以上關於圖4E所論述。
在製程906處，可自另一側移除虛設閘極的剩餘部（即，現在自頂部移除所述剩餘部，已被翻轉），以暴露出第一主動區且產生第二空隙，如以上關於圖4F進一步所論述。在可選的製程906-1處，可將被暴露出的第一主動區氧化或移除。若期望在第一主動區的層階處產生電性及擴散中斷物，則可完成此製程。在可選的製程906-2處，可使用高K介電層對第二空隙進行襯墊，例如以上關於圖4G所示相似的第二高K介電層410所論述。舉例而言，若期望為第一主動區產生閘極，則可完成此製程。在製程907處，可使用第二材料對第二空隙進行填充。若期望在第一主動區的層階處產生電性及擴散中斷物，則此第二材料可為介電質。若期望在第二主動區的層階處產生閘極，則第二材料可為功函數金屬層組成物，例如圖4H所示第二功函數金屬層411。關於此種填充物的論述在以上關於圖4H進行更透徹地論述。
參照圖10，根據示例性實施例的半導體封裝2000可包括安裝於基板2100上的處理器2200及半導體裝置2300。處理器2200及/或半導體裝置2300可包括以上示例性實施例中闡述的堆疊的半導體裝置架構中的一或多者。
圖11示出根據示例性實施例的電子系統的示意性方塊圖。
參照圖11，根據實施例的電子系統3000可包括使用匯流排3400實行資料通訊的微處理器3100、記憶體3200及使用者介面3300。微處理器3100可包括中央處理單元（central processing unit，CPU）或應用處理器（application processor，AP）。電子系統3000可更包括與微處理器3100直接進行通訊的隨機存取記憶體（random access memory，RAM）3500。微處理器3100及/或RAM 3500可在單個模組或封裝中實施。使用者介面3300可用於向電子系統3000輸入資料，或者自電子系統3000輸出資料。舉例而言，使用者介面3300可包括鍵盤、觸控板、觸控螢幕、滑鼠、掃描儀、語音偵測器、液晶顯示器（liquid crystal display，LCD）、微型發光裝置（micro light-emitting device，LED）、有機發光二極體（organic light-emitting diode，OLED）裝置、主動矩陣發光二極體（active-matrix light-emitting diode，AMOLED）裝置、列印機、照明設備（lighting）或各種其他輸入/輸出裝置，而沒有限制。記憶體3200可儲存微處理器3100的操作代碼、由微處理器3100處理的資料或者自外部裝置接收的資料。記憶體3200可包括記憶體控制器、硬盤或固態驅動機（solid state drive，SSD）。
電子系統3000中的至少微處理器3100、記憶體3200及/或RAM 3500可包括如以上示例性實施例中所述的堆疊的半導體裝置架構。
應理解，本文中闡述的示例性實施例應僅被視為闡述性意義，而非出於限制性目的。每一示例性實施例內的特徵或態樣的說明通常應被認為可用於其他實施例中的其他相似特徵或態樣。
儘管已參照圖闡述了示例性實施例，但此項技術中具有通常知識者將容易理解，在不背離以下申請專利範圍所界定的精神及範圍的條件下，可在本文中在形式及細節上進行各自改變。本文中敘述的一些示例性實施例包括但不限於以下聲明：
聲明1：一種半導體裝置包括電晶體的至少兩個層，其中第一層包括2或更多個NFET裝置，且在垂直方向上與所述第一層對準的第二層包括2或更多個PFET裝置；其中電性或擴散中斷物位於所述第一層或所述第二層中的任一者的二或更多個電晶體裝置之間，且在垂直方向上與所述電性或擴散中斷物對準的閘極位於所述第一層或所述第二層中的另一者的二或更多個源極-汲極（SD）區之間。
聲明2：聲明1所述的半導體裝置，其中， 兩個相鄰的PFET裝置由電性中斷物隔開，所述電性中斷物包括位於所述兩個相鄰的PFET裝置之間的混合閘極/電性中斷物，所述混合閘極/電性中斷物包括N功函數金屬（N- work function metal，nWFM）層，所述混合閘極/電性中斷物亦用作兩個NFET SD區之間的閘極。
聲明3：聲明1所述的半導體裝置，其中， 兩個相鄰的NFET裝置由電性中斷物隔開，所述電性中斷物包括位於所述兩個相鄰的NFET裝置之間的混合閘極/電性中斷物，所述混合閘極/電性中斷物包括P功函數金屬（P- work function metal，pWFM）層，所述混合閘極/電性中斷物亦用作兩個PFET SD區之間的閘極。
聲明4：聲明1所述的半導體裝置，其中， 所述至少兩個層中的一層的兩個相鄰的電晶體裝置由設置於所述兩個相鄰的電晶體裝置之間的介電質隔離，且在垂直方向上與所述至少兩個層中的另一層中的所述介電質相鄰的閘極區包括功函數金屬層。
聲明5：聲明2所述的半導體裝置，其中所述nWFM層包含以下中的一或多者：TiAl、TiAlC、ZrAl、WAl、TaAl、HfAl、La、Sr、Ba、Lu、Y及多晶矽。
聲明6：聲明5所述的半導體裝置，其中所述nWFM層包含La、Sr、Ba、Lu或Y中的一或多者，所述La、Sr、Ba、Lu或Y被至少局部氧化，且被至少局部氧化的所述La、Sr、Ba、Lu或Y用作偶極工程層。
聲明7：聲明3所述的半導體裝置，其中所述pWFM層包含以下中的一或多者：Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN、Al、Ta、Zr、Ti、Hf、Sc及多晶矽。
聲明8：聲明7所述的半導體裝置，其中所述pWFM層包含Al、Ta、Zr、Hf、Sc或Ti中的一或多者，所述Al、Ta、Zr、Hf、Sc或Ti被至少局部氧化，且被至少局部氧化的所述Al、Ta、Zr、Hf、Sc或Ti用作偶極工程層。
聲明9：一種用於製造半導體裝置的方法，所述方法包括：提供具有假閘極的通道，所述假閘極包括功函數金屬（WFM）層， 其中所述通道與所述WFM層具有相反的極性。
聲明10：聲明9所述的方法，其中所述通道是P型的且所述WFM層是nWFM層。
聲明11：聲明10所述的方法，其中所述nWFM層包含以下中的一或多者：TiAl、TiAlC、ZrAl、WAl、TaAl、HfAl、La、Sr、Ba、Lu、Y及多晶矽。
聲明12：聲明11所述的方法，其中所述nWFM層包含La、Sr、Ba、Lu或Y中的一或多者，所述La、Sr、Ba、Lu或Y被至少局部氧化，且被至少局部氧化的所述La、Sr、Ba、Lu或Y用作偶極工程層。
聲明13：聲明9所述的方法，其中所述通道是N型的且所述WFM層是pWFM層。
聲明14：聲明13所述的方法，其中所述pWFM層包含以下中的一或多者：Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN、Al、Ta、Zr、Ti、Hf、Sc及多晶矽。
聲明15：聲明14所述的方法，其中所述pWFM層包含Al、Ta、Zr、Hf、Sc或Ti中的一或多者，所述Al、Ta、Zr、Hf、Sc或Ti被至少局部氧化，且被至少局部氧化的所述Al、Ta、Zr、Hf、Sc或Ti用作偶極工程層。
聲明16：一種用於製造半導體裝置的方法，所述方法包括： 在第一基板上在垂直方向上沈積第一主動區、隔離層及第二主動區； 在所述第一主動區及所述第二主動區以及所述隔離層周圍沈積虛設閘極； 自第一側移除所述虛設閘極的一部分至所述隔離層的垂直水準，以產生第一空隙； 在所述第一空隙中沈積第一物質； 移除所述虛設閘極的剩餘部分以產生第二空隙；以及 向所述第二空隙中沈積第二物質， 其中所述第一物質或所述第二物質中的一者包括介電材料，且所述第一物質或所述第二物質中的另一者包括功函數金屬。
聲明17：聲明16所述的方法，更包括：在沈積所述第一物質或所述第二物質之前將所述第一主動區或所述第二主動區中的一者氧化或移除。
聲明18：聲明16所述的方法，更包括：在沈積所述第一物質或所述第二物質之前，在所述第一主動區或所述第二主動區中的一者周圍沈積高K介電質。
聲明19：聲明16所述的方法，更包括：在移除所述虛設閘極的所述剩餘部分之前，結合與所述第一基板相對的第二基板，且移除所述第一基板。
101、102:層階 103、104、220、221、320、321:電晶體裝置 105、106:通道區 107、107a、107b、107c、108、108a、108b、108c:SD區 109、110:閘極區 111:介電層 112:介電質 209、210:混合閘極/電性中斷物 312a、312b:單擴散中斷物/擴散中斷物 401:第一基板 402a:頂部電晶體主動區/主動區 402b:底部電晶體主動區/主動區 402b1:底部犧牲層/犧牲層 403:第一隔離層/隔離層 404:虛設閘極 405:層間介電材料層（ILD層） 406、501、601:第一高K介電層 407:第二隔離層 408、502:第一功函數金屬層/第一WFM層 409、412:金屬結構 410:第二高K介電層 411、504:第二功函數金屬層/第二WFM層 503:第二隔離層 602:功函數金屬層/WFM層 701、702、703、704、705、706、801、803、901、902、903、903-1、903-2、904、904-1、905、906、906-1、906-2、907:製程 802:製程步驟 2000:半導體封裝 2100:基板 2200:處理器 2300:半導體裝置 3000:電子系統 3100:微處理器 3200:記憶體 3300:使用者介面 3400:匯流排 3500:隨機存取記憶體（RAM）
圖1提供根據一些實施例的具有單擴散中斷物的堆疊的半導體裝置。 圖2提供根據一些實施例的具有混合閘極/電性中斷物的堆疊的半導體裝置。 圖3提供根據一些實施例的具有層階選擇性擴散中斷物（level-selective diffusion break）的堆疊的半導體裝置。 圖4A至圖4I示出根據一些實施例的用於製作堆疊閘極的方法。 圖5A至圖5E示出根據一些實施例的用於製作堆疊閘極的替代方法。 圖6A至圖6D示出根據一些實施例的用於製作混合閘極/電性中斷物結構的方法。 圖7提供根據一些實施例的用於提供層階選擇性電性及擴散中斷物的方法的流程圖。 圖8提供根據一些實施例的用於形成電性中斷物的方法的流程圖。 圖9提供根據一些實施例的用於形成層階選擇性電性及擴散中斷物的方法的流程圖。 圖10示出可利用本文中提供的堆疊的電晶體裝置的半導體封裝。 圖11示出根據示例性實施例的電子系統的示意性方塊圖。
801、803:製程
802:製程步驟

Claims (19)

  1. 一種半導體裝置，包括： 電晶體的至少兩個層， 其中第一層包括二或更多個N型場效電晶體裝置，且在垂直方向上與所述第一層對準的第二層包括二或更多個P型場效電晶體裝置； 其中電性或擴散中斷物位於所述第一層或所述第二層中的任一者的二或更多個電晶體裝置之間，且在垂直方向上與所述電性或擴散中斷物對準的閘極位於所述第一層或所述第二層中的另一者的二或更多個源極-汲極（SD）區之間。
  2. 如請求項1所述的半導體裝置，其中， 兩個相鄰的P型場效電晶體裝置由電性中斷物隔開，所述電性中斷物包括位於所述兩個相鄰的P型場效電晶體裝置之間的混合閘極/電性中斷物，所述混合閘極/電性中斷物包括N功函數金屬（nWFM）層，所述混合閘極/電性中斷物亦用作兩個N型場效電晶體源極-汲極區之間的閘極。
  3. 如請求項1所述的半導體裝置，其中， 兩個相鄰的N型場效電晶體裝置由電性中斷物隔開，所述電性中斷物包括位於所述兩個相鄰的N型場效電晶體裝置之間的混合閘極/電性中斷物，所述混合閘極/電性中斷物包括P功函數金屬（pWFM）層，所述混合閘極/電性中斷物亦用作兩個P型場效電晶體源極-汲極區之間的閘極。
  4. 如請求項1所述的半導體裝置，其中， 所述至少兩個層中的一層的兩個相鄰的電晶體裝置由設置於所述兩個相鄰的電晶體裝置之間的介電質隔離，且在垂直方向上與所述至少兩個層中的另一層中的所述介電質相鄰的閘極區包括功函數金屬層。
  5. 如請求項2所述的半導體裝置，其中所述N功函數金屬層包含以下中的一或多者：TiAl、TiAlC、ZrAl、WAl、TaAl、HfAl、La、Sr、Ba、Lu、Y及多晶矽。
  6. 如請求項5所述的半導體裝置，其中所述N功函數金屬層包含La、Sr、Ba、Lu或Y中的一或多者，所述La、Sr、Ba、Lu或Y被至少局部氧化，且所述被至少局部氧化的La、Sr、Ba、Lu或Y用作偶極工程層。
  7. 如請求項3所述的半導體裝置，其中所述P功函數金屬層包含以下中的一或多者：Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN、Al、Ta、Zr、Ti、Hf、Sc及多晶矽。
  8. 如請求項7所述的半導體裝置，其中所述P功函數金屬層包含Al、Ta、Zr、Hf、Sc或Ti中的一或多者，所述Al、Ta、Zr、Hf、Sc或Ti被至少局部氧化，且所述被至少局部氧化的Al、Ta、Zr、Hf、Sc或Ti用作偶極工程層。
  9. 一種用於製造半導體裝置的方法，所述方法包括：提供具有假閘極的通道，所述假閘極包括功函數金屬（WFM）層， 其中所述通道與所述功函數金屬層具有相反的極性。
  10. 如請求項9所述的方法，其中所述通道是P型的且所述功函數金屬層是N功函數金屬層。
  11. 如請求項10所述的方法，其中所述N功函數金屬層包含以下中的一或多者：TiAl、TiAlC、ZrAl、WAl、TaAl、HfAl、La、Sr、Ba、Lu、Y及多晶矽。
  12. 如請求項11所述的方法，其中所述N功函數金屬層包含La、Sr、Ba、Lu或Y中的一或多者，所述La、Sr、Ba、Lu或Y被至少局部氧化，且所述被至少局部氧化的La、Sr、Ba、Lu或Y用作偶極工程層。
  13. 如請求項9所述的方法，其中所述通道是N型的且所述功函數金屬層是P功函數金屬層。
  14. 如請求項13所述的方法，其中所述P功函數金屬層包含以下中的一或多者：Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN、Al、Ta、Zr、Ti、Hf、Sc及多晶矽。
  15. 如請求項14所述的方法，其中所述P功函數金屬層包含Al、Ta、Zr、Hf、Sc或Ti中的一或多者，所述Al、Ta、Zr、Hf、Sc或Ti被至少局部氧化，且所述被至少局部氧化的Al、Ta、Zr、Hf、Sc或Ti用作偶極工程層。
  16. 一種用於製造半導體裝置的方法，所述方法包括： 在第一基板上在垂直方向上沈積第一主動區、隔離層及第二主動區； 在所述第一主動區及所述第二主動區以及所述隔離層周圍沈積虛設閘極； 移除所述虛設閘極的一部分至所述隔離層的垂直水準，以產生第一空隙； 在所述第一空隙中沈積第一物質； 移除所述虛設閘極的剩餘部分以產生第二空隙；以及 向所述第二空隙中沈積第二物質， 其中所述第一物質或所述第二物質中的一者包括介電材料，且所述第一物質或所述第二物質中的另一者包括功函數金屬。
  17. 如請求項16所述的方法，更包括：在沈積所述第一物質或所述第二物質之前，將所述第一主動區或所述第二主動區中的一者氧化或移除。
  18. 如請求項16所述的方法，更包括：在沈積所述第一物質或所述第二物質之前，在所述第一主動區或所述第二主動區中的一者周圍沈積高介電常數介電質。
  19. 如請求項16所述的方法，更包括：在移除所述虛設閘極的所述剩餘部分之前，結合與所述第一基板相對的第二基板，且移除所述第一基板。
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