CN1716606A - 有金属氧化物半导体变容二极管的半导体器件及制造方法 - Google Patents
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Abstract
本发明公开了一种具有MOS变容二极管的半导体器件及其制造方法。MOS变容二极管包括金属栅极电极、置于金属栅极电极和半导体衬底之间的有源半导体板、和置于金属栅极电极和有源半导体板之间的电容器介电层。另外，下部绝缘层将MOS变容二极管与半导体衬底绝缘。根据本发明，金属栅极电极用于减少多晶硅耗尽，从而增大变容二极管的调谐范围，并制造可靠的金属电阻器而无需额外的光掩模。
Description
技术领域
本发明总地涉及半导体器件及其制造方法。更特别地，本发明总地涉及具有金属氧化物半导体(MOS)变容二极管(varactor)的半导体器件及其制造方法。
背景技术
变容二极管是一种用在诸如用于射频(RF)前端的最重要的电路模块之一的VCO的模拟集成电路中的压控(voltage-variable)电容器。变容二极管需要宽调谐范围和高Q值。
集成在半导体器件中的变容二极管通常是一种结式变容二极管(junctionvaractor)或者是一种MOS变容二极管(MOS varactor)。结式变容二极管的调谐范围(tuning range)通常比MOS变容二极管的调谐范围窄，并且随着CMOS器件减小而不优先地改进。因此，随着半导体器件变得高度集成，MOS变容二极管更合适成为高频集成电路中的选择。
美国专利No.5,038,184公开了一种制造MOS变容二极管的常规方法。
通常，MOS变容二极管包括有源半导体层和栅极电极。电容器介电层插在有源半导体层和栅极电极之间。所以，当电压施加给栅极电极时，电荷在有源半导体层上积聚或从其消耗，从而改变了变容二极管的电容。随着电荷积聚在有源半导体层，变容二极管达到最大电容“Cmax”。随着电荷从有源半导体层消耗，变容二极管达到最小电容“Cmin”。“Cmax”与“Cmin”之比决定了调谐范围。
传统的变容二极管通常采用多晶硅作为栅极电极。所以，随着电荷积聚在有源半导体层，栅极电极发生多晶硅耗尽(poly depletion)。栅极电极的多晶硅耗尽降低了“Cmax”的值，这就减小了变容二极管的调谐范围。为增大变容二极管的调谐范围，必须抑制栅极电极中的多晶硅耗尽。
另外，半导体集成电路需要各种电阻器。特别是，高频集成电路需要可靠的金属电阻器。这种金属电阻器是通过形成和构图金属薄膜而制造的。对金属薄膜构图需要光掩模。使用额外的光掩模提高了半导体器件的制造成本。
发明内容
在一个实施例中，本发明指向半导体器件。半导体器件包括半导体衬底、具有设置在半导体衬底上的金属栅极电极的MOS变容二极管、置于金属栅极电极和半导体衬底之间的有源半导体板(active semiconductor plate)、置于金属栅极电极和有源半导体板之间的电容器介电层、与金属栅极电极设置在同一平面上且与金属栅极电极采用同样的材料的金属电阻器、及使MOS变容二极管与半导体衬底绝缘的下部绝缘层(lower insulating layer)。
制造根据本发明的半导体器件的方法的一个实施例包括：在下部绝缘层上形成轻掺杂半导体层；依次在轻掺杂半导体层上形成介电层和金属层；通过在下部绝缘层第一区内对金属层、介电层和轻掺杂半导体层构图，形成金属栅极电极、电容器介电层和具有延伸部的有源半导体板；通过对下部绝缘层第一区内的金属层、介电层和轻掺杂半导体层进行构图的同时，对下部绝缘层第二区内的金属层构图，而在与金属栅极电极相同的平面上形成金属电阻器；以及采用金属栅极电极作为离子注入掩模通过向有源半导体板注入杂质离子，在有源半导体板内形成重掺杂区。
制造根据本发明的半导体器件的方法的另一个实施例包括：在半导体衬底上形成下部绝缘层；在下部绝缘层上形成轻掺杂半导体层；通过在下部绝缘层第一区内构图轻掺杂半导体板，形成有源半导体板；依次在具有有源半导体板的半导体衬底上形成介电层和金属层；通过依次对下部绝缘层第一区内的介电层和金属层构图，在有源半导体板上形成金属栅极电极；通过在对下部绝缘层第一区内的轻掺杂半导体层构图的同时，对下部绝缘层第二区内内的轻掺杂半导体层构图，形成半导体电阻器；通过在对下部绝缘层第一区内的金属层和介电层依次构图的同时，对下部绝缘层第二区内的金属层和介电层依次构图，在半导体电阻器上形成金属电阻器；采用金属栅极电极作为离子注入掩模，通过向有源半导体板注入杂质离子，在有源半导体板内形成重掺杂区。
附图说明
本发明的各方面将从本发明实施例的描述以及附图所示而清楚。附图未必是按比例的，而是着重表达本发明的原理。
图1根据本发明一个实施例的具有MOS变容二极管的半导体器件的布置图。
图2至7是沿图1中线1-1截取的剖视图，示出制造根据本发明实施例的半导体器件的方法。
具体实施方式
下文中，将参照示出本发明示例性实施例的附图对本发明作更充分的描述。应当理解，当例如层、区或者衬底的元件被称为在另一个元件“上”或到另一个元件“上面”时，其可以直接在另一个元件上，也可以存在居间的元件。
现在详细描述根据本发明一个实施例的半导体器件。
图中，“A”表示半导体衬底21上的第一区，“B”表示半导体衬底21上的第二区。
参见图1至7，MOS变容二极管形成在第一区“A”中。MOS变容二极管包括设置在半导体衬底21上的金属栅极电极29a、置于金属栅极电极29a和半导体衬底21之间的有源半导体板25a、及置于金属栅极电极29a和有源半导体板25a之间的电容器介电层27a。而且，下部绝缘层23置于有源半导体板25a和半导体衬底21之间，从而使MOS变容二极管与半导体衬底21绝缘。
金属栅极电极29a是钛(Ti)、氮化钽(TaN)、氮化钛(TiN)、或钨(W)的金属层。另外，金属栅极电极29a与电容器介电层27a接触。
电容器介电层27a由二氧化硅(SiO2)形成，但也可由任何高k电介质材料例如氮化硅(SiN)形成。电容器介电层27a的介电常数越高，MOS变容二极管的调谐范围越宽。金属栅极电极29a和电容器介电层27a相互对齐。
有源半导体板25a包括延伸部。这里，“延伸部”意味着有源半导体板25a从对齐的金属栅极电极29a和电容器介电层27a延伸出的部位。也就是说，有源半导体板的长度大于电容器介电层27a和金属栅极电极29a。所以，高浓度的杂质注入进延伸部中以形成地电极(ground electrode)。另外，有源半导体板25a包括轻掺杂区241和重掺杂区24h。重掺杂区24h优选地用作有源半导体板25a的地电极。
下部绝缘层23设置半导体衬底21上。即，下部绝缘层23通过在半导体衬底21上沉积绝缘层而形成。形成绝缘层可采用氧化工艺或者浅槽隔离(shallow trench isolation：STI)工艺。由氧化或者STI工艺所形成的下部绝缘层23通常称为场氧化物层(field oxide layer)。优选地，下部绝缘层23是通过STI工艺所形成的场氧化物层。
金属电阻器29b位于半导体衬底21的第二区“B”上。金属电阻器29b与金属栅极电极29a位于同一平面上。另外，金属电阻器29b由与金属栅极电极29a相同的材料制成。
半导体电阻器25b置于金属电阻器29b和半导体衬底21之间。半导体电阻器25b与有源半导体板25a设置在同一平面上。半导体电阻器25b还包括延伸过金属电阻器29b的延伸部。半导体电阻器25b还包括轻掺杂区261和重掺杂区26h。重掺杂区26h优选用作为半导体电阻器25b的电极。
构图的介电层27b置于金属电阻器29b和半导体电阻器25b之间。构图的介电层27b由与电容器介电层27a相同的材料制造。
第一隔离壁(spacer)31a覆盖金属栅极电极29a和电容器介电层27a的侧壁。第一隔离壁31a还覆盖金属电阻器29b和构图的介电层27b的侧壁。另外，第二隔离壁31b覆盖有源半导体板25a和半导体电阻器25b的侧壁。
自对准的硅化物(silicide)层(或自对准硅化物(salicide)层)33设置在有源半导体板25a和半导体电阻器25b的延伸部上。金属互连线41设置在金属栅极电极29a和有源半导体板25a的延伸部上方。金属互连线41设置为跨过金属电阻器29b和半导体电阻器25b的两侧。这里，金属互连线41通过通孔37与自对准硅化物层33、金属栅极电极29a、和金属电阻器29b电连接。为了增大MOS变容二极管的Q值，多个通孔37优选地用于电连接金属栅极电极29a和金属互连线41。
金属互连线41和多个通孔37之间的空间用层间绝缘层35和上部绝缘层39填充。
因此，金属栅极电极用于形成变容二极管，这样可防止多晶硅耗尽。另外，金属电阻器在金属栅极电极形成的同时形成，这样在半导体器件中集成了可靠的金属电阻器，而不需要额外的光掩模。
现在描述制造根据本发明实施例的半导体器件的方法。
参见图1和2，下部绝缘层23形成在半导体衬底21上。通过在半导体衬底21上沉积绝缘材料而形成下部绝缘层23。供选地，通过STI工艺形成下部绝缘层23。即，对半导体衬底21构图以形成一个槽(trench)。槽中填充绝缘层，平坦化绝缘层从而形成下部绝缘层23。
参见图1和3，轻掺杂层25形成在下部绝缘层23上。轻掺杂层25优选为轻掺杂硅层。例如，硅层形成在下部绝缘层23上，接着，低浓度的杂质通过离子注入工艺被注入硅层，从而形成轻掺杂硅层。硅层优选为多晶硅层。
介电层27和金属层29依次形成在轻掺杂层25上。介电层27由二氧化硅(SiO2)构成，或者可由任何其它高k电介质材料例如氮化硅(SiN)形成。介电层27优选由二氧化硅和氮化硅的叠层构成。
金属层29由金属氮化物构成，例如氮化钽(TaN)或者氮化钛(TiN)、或者具有高熔点的金属例如钨(W)。金属层29优选由钛(Ti)和氮化钛(TiN)叠层构成。
参见图1和4，金属层29、介电层27、和轻掺杂层25在第一区“A”内构图，从而形成金属栅极电极29a、电容器介电层27a、和具有延伸部的有源半导体板25a。
具体地，金属层29、介电层27和轻掺杂层25如下构图。
在第一区“A”内的金属层29和介电层27使用光刻工艺和蚀刻工艺依次构图，从而形成金属栅极电极29a和电容器介电层27a。同时，在第二区“B”内的金属层29被构图，从而形成金属电阻器29b和构图的介电层27b。随后，轻掺杂层25通过光刻工艺和蚀刻工艺进行构图，从而形成有源半导体板25a和半导体电阻器25b。
供选地，金属层29、介电层27、和轻掺杂半导体层25采用顺次的光刻工艺和蚀刻工艺进行连续构图，从而形成有源半导体板25a。在一个实施例中，第二区“B”内的金属层29和介电层27同时形成和构图。即，构图的金属层29和构图的介电层27可采用顺次的光刻工艺和蚀刻工艺进行构图，从而形成金属栅极电极29a和电容器介电层27a。另外，第二区“B”内的金属层29、介电层27、和轻掺杂半导体层25以同样方式进行构图。在另一方面，如果不需要半导体电阻器25b，第二区“B”内的金属层29、介电层27、和轻掺杂半导体层25的连续构图工艺就可以省略。
有源半导体板25a和半导体电阻器25b的形成可先于介电层27的形成。即，形成轻掺杂半导体层25之后，轻掺杂半导体层25通过光刻工艺和蚀刻工艺进行构图，从而形成有源半导体板25a和半导体电阻器25b。接着，介电层27和金属层29顺次形成。接着，对金属层29和介电层27进行顺次构图，从而形成金属栅极电极29a和电容器介电层27a。同时，可形成金属电阻器29b和构图的介电层27b。
参见图1和5，隔离壁绝缘层(spacer insulating layer)(未画出)形成在金属栅极电极29a、有源半导体板25a、金属电阻器29b、和构图的介电层27b上。隔离壁绝缘层可由硅氮化物，或者硅氧化物和硅氮化物的叠层构成。隔离壁绝缘层被蚀刻，从而形成覆盖金属栅极电极29a和电容器介电层27a侧壁的第一隔离壁31a。还有，第一隔离壁31a形成的同时，形成第二隔离壁31b，从而覆盖有源半导体板25a和半导体电阻器25b的侧壁。
使用隔离壁31a、金属栅极电极29a、和金属电阻器29b作为离子注入掩模，将杂质离子注入进有源半导体板25a和半导体电阻器25b中，从而形成重掺杂区24h、26h。形成重掺杂区24h、26h时，轻掺杂区241、261分别形成在金属栅极电极29a和金属电阻器29b之下。在有源半导体板25a中形成的重掺杂区24h优选用作地电极。
重掺杂区24h、26h优选采用与轻掺杂区241、261相同类型的杂质进行掺杂。即，在轻掺杂区241、261使用N型杂质进行掺杂的情况下，重掺杂区24h、26h也使用N型杂质进行掺杂。相反地，在轻掺杂区241、261使用P型杂质进行掺杂的情况，重掺杂区24h、26h也使用P型杂质进行掺杂。
参见图1和6，镍(Ni)、钴(Co)或钛(Ti)的金属层形成在重掺杂区24h、26h上。接着，金属层经过热处理，从而形成自对准硅化物层33。自对准硅化物层33在重掺杂区24h、26h上自对准。形成自对准硅化物层33之后，任何剩余的残留金属层均被去除。
参见图1和7，层间绝缘层35形成在自对准硅化物层33上。层间绝缘层35优选为二氧化硅(SiO2)或其它低k介电材料。
对层间绝缘层35进行构图，从而形成多个通孔37来暴露自对准硅化物层33、金属栅极电极29a、和金属电阻器29b。接着，金属层填充多个通孔37。接着，金属层进行平坦化以暴露层间绝缘层的上表面。这里，金属层通过毯式蚀刻(blanket etching)或者通过化学机械平坦化(chemical mechanicalplanarization：CMP)工艺进行平坦化。
上金属层形成在多个通孔37上，并进行构图从而在通孔37之上形成金属互连线41。与金属栅极电极29a电连接的金属互连线41用作信号线。另外，上部绝缘层39形成在具有金属互连线41的半导体衬底上，随后对其进行平坦化以填充金属互连线41之间的空间。
这里，金属互连线41优选通过嵌入工艺(damascene process)形成。即，上部绝缘层39形成在具有多个通孔37的半导体衬底上。接着，对上部绝缘层39进行构图，从而在多个通孔37的上方形成槽。随后，槽用上导电层填充，然后，上导电层被平坦化，从而在槽中形成金属互连线41。
另外，多个通孔37和金属互连线41也优选通过双嵌入(dual-damascene)工艺形成。即，上绝缘层39形成在层间绝缘层35上。然后，对层间绝缘层35和上部绝缘层39进行构图，形成通孔，自对准硅化物层33、栅极电极29a、和金属电阻器29b通过该通孔暴露，形成跨过通孔上方的槽。随后，通孔和槽用上金属层填充，然后，平坦化上金属层，从而形成通孔37和金属互连线41。
在此已经公开本发明的示例性实施例，虽然使用了特定的术语，但它们仅在普通的和描述性的意义上使用和解释，而不是出于限制的目的。因此，本领域的普通技术人员应当明白，形式上和细节上可做出的各种变化而均不脱离下面的权利要求所限定的本发明的范围。
本发明要求于2004年2月12日提出的韩国专利申请No.2004-9380的优先权，其全部内容在此作为参考引用。
Claims (24)
1.一种半导体器件，包括：
半导体衬底；
MOS变容二极管，其具有设置在所述半导体衬底上的金属栅极电极、置于所述金属栅极电极和所述半导体衬底之间的有源半导体板、和置于所述金属栅极电极和所述有源半导体板之间的电容器介电层；
金属电阻器，其设置在与所述金属栅极电极相同的平面上，且与所述金属栅极电极采用相同的材料；及
下部绝缘层，将所述MOS变容二极管与所述半导体衬底绝缘。
2.根据权利要求1所述的半导体器件，其中所述金属栅极电极与所述电容器介电层接触，并且其中所述金属栅极电极由从钛(Ti)、氮化钽(TaN)、氮化钛(TiN)和钨(W)所构成的组中选定的一种金属形成。
3.根据权利要求1所述的半导体器件，还包括置于所述金属电阻器和所述半导体衬底之间并且与所述有源半导体板设置在相同平面上的半导体电阻器。
4.根据权利要求1所述的半导体器件，其中所述有源半导体板包括延伸部。
5.根据权利要求4所述的半导体器件，其中所述有源半导体板包括轻掺杂区和重掺杂区。
6.根据权利要求4所述的半导体器件，其中所述MOS变容二极管还还包括形成在所述延伸部上的自对准硅化物层。
7.根据权利要求6所述的半导体器件，还包括：
金属互连线，其设置在所述金属栅极电极和所述延伸部上；和
多个通孔，将所述金属栅极电极和所述自对准硅化物层与所述金属互连线电连接。
8.根据权利要求1所述的半导体器件，其中所述下部绝缘层是形成在所述半导体衬底上的场氧化物层。
9.一种制造半导体器件的方法，该方法包括：
在半导体衬底上形成下部绝缘层；
在所述下部绝缘层上形成轻掺杂半导体层；
顺次在所述轻掺杂半导体层上形成介电层和金属层；
通过构图所述下部绝缘层的第一区内的所述金属层、所述介电层、和所述轻掺杂半导体层，形成金属栅极电极、电容器介电层、具有延伸部的有源半导体板；
通过在对所述下部绝缘层的所述第一区内的所述金属层、所述介电层和所述轻掺杂半导体层进行构图的同时，对所述下部绝缘层的第二区内的所述金属层进行构图，在与所述金属栅极电极相同的平面上形成金属电阻器；及
采用所述金属栅极电极作为离子注入掩模，通过向所述有源半导体板中注入杂质离子，在所述有源半导体板中形成重掺杂区。
10.根据权利要求9所述的方法，还包括：对所述下部绝缘层的所述第一区内的所述金属层、所述介电层和所述轻掺杂半导体层进行构图的同时，通过对所述下部绝缘层的所述第二区内的所述介电层和所述轻掺杂半导体层进行构图，形成半导体电阻器。
11.根据权利要求10所述的方法，还包括：在采用所述金属栅极电极作为所述离子注入掩模向所述有源半导体板注入所述杂质离子的同时，采用所述金属电阻器作为离子注入掩模，通过向所述半导体电阻器注入杂质离子在所述半导体电阻器中形成所述重掺杂区。
12.根据权利要求9所述的方法，其中所述金属层由从钛(Ti)、氮化钽(TaN)、氮化钛(TiN)和钨(W)所组成的组中选定的一种金属形成。
13.根据权利要求11所述的方法，还包括：分别在所述有源半导体板和所述半导体电阻器的所述重掺杂区上形成自对准硅化物层。
14.根据权利要求13所述的方法，还包括：
在所述自对准硅化物层上形成层间绝缘层；
对层间绝缘层进行构图形成多个通孔从而暴露所述自对准硅化物层、所述栅极电极、和所述金属电阻器；
填充所述多个通孔；及
在所述多个通孔上形成金属互连线。
15.根据权利要求11所述的方法，还包括：在注入所述杂质离子之前，形成覆盖所述金属栅极电极和所述金属电阻器侧壁的隔离壁。
16.根据权利要求14所述的方法，其中所述金属互连线通过嵌入工艺形成。
17.根据权利要求14所述的方法，其中所述金属互连线和多个通孔通过双嵌入工艺而形成。
18.一种制造半导体器件的方法，该方法包括：
在半导体衬底上形成下部绝缘层；
在所述下部绝缘层上形成轻掺杂半导体层；
通过对所述下部绝缘层的第一区内的所述轻掺杂半导体层进行构图，形成有源半导体板；
在具有所述有源半导体板的所述半导体衬底上，顺次形成介电层和金属层；
通过对所述下部绝缘层的所述第一区内的所述介电层和所述金属层进行顺次构图，在所述有源半导体板上形成金属栅极电极；
在对所述下部绝缘层的所述第一区内的所述轻掺杂半导体层进行构图的同时，通过对所述下部绝缘层的第二区内的所述轻掺杂半导体层进行构图，形成半导体电阻器；
在对所述下部绝缘层的所述第一区内的所述金属层和所述介电层进行顺次构图的同时，通过对所述下部绝缘层的所述第二区内的所述金属层和所述介电层进行顺次构图而在所述半导体电阻器上形成金属电阻器；及
采用所述金属栅极电极作为离子注入掩模，通过向所述有源半导体板注入杂质离子，在所述有源半导体板中形成重掺杂区。
19.根据权利要求18所述的方法，其中所述金属层由从钛(Ti)、氮化钽(TaN)、氮化钛(TiN)和钨(W)所组成的组中选出的一种金属形成。
20.根据权利要求18所述的方法，还包括：当对所述下部绝缘层的所述第一区内的所述金属层、所述介电层和所述轻掺杂半导体层进行构图时，通过对所述下部绝缘层的所述第二区内的所述介电层和所述轻掺杂半导体层进行构图而形成半导体电阻器。
21.根据权利要求18所述的方法，还包括：在采用所述金属栅极电极作为所述离子注入掩模向所述有源半导体板注入所述杂质离子的同时，采用所述金属电阻器作为离子注入掩模，通过向所述半导体电阻器注入杂质离子，在所述半导体电阻器中形成所述重掺杂区。
22.根据权利要求21所述的方法，还包括：分别在所述有源半导体板和所述半导体电阻器的重掺杂区上形成自对准硅化物层。
23.根据权利要求22所述的方法，还包括：
在所述自对准硅化物层上形成层间绝缘层；
对所述层间绝缘层进行构图以形成多个通孔，从而暴露所述自对准硅化物层、所述栅极电极、和所述金属电阻器；
填充所述多个通孔；及
在所述多个通孔上形成金属互连线。
24.根据权利要求18所述的方法，还包括：在注入所述杂质离子之前，形成覆盖所述金属栅极电极和所述金属电阻器的侧壁的隔离壁。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090107 Termination date: 20100208 |