DE10220898A1 - Herstellungsverfahren einer Halbleitervorrichtung und Halbleitervorrichtung - Google Patents

Herstellungsverfahren einer Halbleitervorrichtung und Halbleitervorrichtung

Info

Publication number
DE10220898A1
DE10220898A1 DE10220898A DE10220898A DE10220898A1 DE 10220898 A1 DE10220898 A1 DE 10220898A1 DE 10220898 A DE10220898 A DE 10220898A DE 10220898 A DE10220898 A DE 10220898A DE 10220898 A1 DE10220898 A1 DE 10220898A1
Authority
DE
Germany
Prior art keywords
film
recess
semiconductor device
trench
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10220898A
Other languages
English (en)
Inventor
Jun Sumino
Satoshi Shimizu
Tsuyoshi Sugihara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10220898A1 publication Critical patent/DE10220898A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05Making the transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335Making a connection between the transistor and the capacitor, e.g. plug
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/09Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/485Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Das vorliegende Herstellungsverfahren enthält die Schritte: Vorsehen eines Nitridfilmes (30) auf einer Hauptoberfläche eines Halbleitersubstrates (10); Vorsehen eines oberen Grabens (40a), wobei der Nitridfilm (30) als Maske benutzt wird; Füllen des oberen Grabens (40a) mit einem Oxidfilm (50a); Entfernen des Oxidfilmes (50a) zum Offenlegen von mindestens eines Abschnittes eines Bodens des oberen Grabens (40a) und Ermöglichen für den Rest des Oxidfilmes (50a), als Seitenwand (50b) zu dienen; Vorsehen eines unteren Grabens (40b) in einem Boden des oberen Grabens (40a), wobei die Seitenwand (50b) als Maske benutzt wird; und Vorsehen eines Oxidfilmes (50c, 50d) in dem oberen Graben (40a) und dem unteren Graben (40b), wobei die Seitenwand (50b) in dem oberen Graben (40a) geblieben ist. Dieses kann ein Halbleitervorrichtungsherstellungsverfahren und eine Halbleitervorrichtung darstellen, die einen Kontakt daran hindert, die Vorrichtung bei einem Verbindungsvorgang zu durchdringen.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Herstellungsverfahren einer Halbleitervorrichtung und auf eine Halbleitervorrichtung; genauer bezieht sie sich auf Herstellungsverfahren von Halbleitervorrichtungen mit einer Grabenisolationsstruktur, die Elemente der Halbleitervorrichtung voneinander isoliert, und auf entsprechende Halbleitervorrichtungen.
  • Eine flache Grabenisolationsstruktur (STI-Struktur) wird allgemein als eine Struktur benutzt zum Isolieren von Elementen einer Halbleitervorrichtung. Bei dieser STI-Struktur wird ein Graben in einer Hauptoberfläche eines Halbleitersubstrates gebildet, dann wird intern ein Oxidfilm darin vergraben zum Vorsehen einer elektrischen Isolation zwischen benachbarten Elementen.
  • Wenn diese STI-Struktur auf eine Halbleitervorrichtung angewendet worden ist, wurde ein Graben vorgesehen mit einer Geometrie ähnlich einem Rechteck und mit einer Seitenwandoberfläche und einer Bodenoberfläche, die einen im wesentlichen rechten Winkel bilden. Seit Jahren wird verlangt, daß Halbleitervorrichtungen mikrofabriziert werden, und daher muß die Elementisolation mikrofabriziert werden. Als solches würde der Graben eine steile Seitenwand aufweisen, und bei einem Verbindungsvorgang, wenn ein Kontakt mit einem aktiven Bereich benachbart zu dem Graben gebildet wird, kann eine Maske fehlausgerichtet sein, oder der Kontakt kann eine Variation im Durchmesser aufweisen, und der Grabenisolationsfilm kann entfernt werden. Wenn weiterhin der Grabenisolationsfilm beträchtlich entfernt wird, kann der Kontakt einen Halbleitersubstratbereich erreichen, der unter dem Isolationsfilm liegt, und somit könnten beträchtliche Auswirkungen auf die elektrischen Eigenschaften auftreten.
  • Weiterhin weist die STI-Struktur oft einen Graben auf, bei dem eine interne Wand nitridiert oder mit einem Nitridfilm versehen ist zum Verhindern eines Überganges. Der Übergang kann einen beträchtlichen Defekt des Leckens von Elektrizität aufweisen, das von Streßkonzentration herrührt, die an den Ecken eingeführt ist, die durch die Seitenwände und die Bodenoberfläche des Grabens gebildet sind, der einer thermischen Geschichte bei einem Vorgang zum Herstellen der Halbleitervorrichtung zuzuordnen ist. Damit dieses verhindert wird, wird die interne Seitenwand nitridiert oder mit einem Nitridfilm versehen, so daß der Streß abgebaut wird.
  • Wenn ein Graben eine interne Wand aufweist, die nitridiert oder mit einem Nitridfilm versehen ist, der ein beträchtliches fehlerhaftes Lecken von Elektrizität aufweist, würde auch ein Oxidfilm nahe zu einem Abschnitt, der als ein Gateoxidfilm dient, nitridiert werden, oder nachdem ein Gateoxidfilm gebildet ist, würde ein Nitridfilm näher dazu vorhanden sein, und als Resultat würden Elektronen gefangen und die elektrischen Eigenschaften verschlechtert werden. Dieses wird deutlich beobachtet, insbesondere wenn die STI-Struktur auf eine nicht- flüchtige Halbleitervorrichtung angewendet wird, und dies kann in einer verringerten Ausbeute resultieren und deutlich einen negativen Einfluß auf die Zuverlässigkeit des Produktes ausüben. Somit gibt es ein Verlangen nach einer Grabenisolationsstruktur, die einen Übergang verhindern kann, der ein fehlerhaftes Lecken von Elektrizität verursachen würde, und die einen zuverlässigen Gateoxidfilm sicherstellen kann.
  • Die vorliegende Erfindung ist im Hinblick des Überwindens der obigen Nachteile gemacht worden und sieht als ihre Aufgabe vor, ein Herstellungsverfahren einer Halbleitervorrichtung und einer Halbleitervorrichtung vorzusehen, die einen Kontakt daran hindern können, in die Vorrichtung bei einem Verbindungsprozeß einzudringen, die eine Eigenschaft des Verhinderns eines Überganges mit einem defekten Lecken von Elektrizität verbessern kann und auch einen zuverlässigen Gateoxidfilm vorsehen kann.
  • Diese Aufgabe wird gelöst durch ein Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 1.
  • Das Herstellungsverfahren sieht die Schritte vor: Vorsehen eines ersten Stopperfilmes auf eine Hauptoberfläche eines Halbleitersubstrates; mit dem ersten Stopperfilm als Maske Vorsehen einer ersten Ausnehmung in eine Hauptoberfläche des Halbleitersubstrates; Füllen der ersten Ausnehmung mit einem ersten Isolationsfilm; Entfernen des ersten Isolationsfilmes in der ersten Ausnehmung zum Freilegen von mindestens einem Abschnitt einer Oberfläche des Halbleitersubstrates, die einen Boden der ersten Ausnehmung definiert und Erlauben eines Restes des ersten Isolationsfilmes, als ein zweiter Stopperfilm zu dienen; mit dem zweiten Stopperfilm als Maske Vorsehen einer zweiten Ausnehmung in eine Oberfläche des Halbleitersubstrates, die einen Boden der ersten Ausnehmung definiert; und mit der ersten Ausnehmung mit dem darin verbleibenden, zweiten Stopperfilm Vorsehen eines zweiten Isolationsfilmes in der ersten Ausnehmung und in der zweiten Ausnehmung.
  • Bei dem vorliegenden Verfahren kann der Schritt des Entfernens des zweiten Stopperfilmes zum Gleichförmigmachen eines Isolationsfilmes weggelassen werden zum Vereinfachen des Herstellungsvorganges. Da der Stopperfilm nicht entfernt wird, kann die Ausnehmung eine Seitenwand sanft in der Geometrie aufweisen zum Vermeiden von Streßkonzentration zum Beispiel bei einer thermischen Behandlung zum Verhindern eines Übergangs, der beträchtliches Lecken von Elektrizität aufweist. Weiterhin kann mit der Ausnehmung mit der sanften Seitenwand, wenn ein Kontakt fehlausgerichtet ist, in einem Verbindungsvorgang, der Kontakt und das Substrat an einem Kurzschluß gehindert werden, und somit kann eine verbesserte Ausbeute erzielt werden.
  • Es sei angemerkt, daß bei dem gegenwärtigen Verfahren der zweite Isolationsfilm wünschenswerterweise die erste und die zweite Ausnehmung ausfüllt.
  • Wünschenswerterweise enthält das vorliegende Verfahren zum Beispiel weiter die Schritte: Vorsehen einer Schicht aus einem Nitridfilm zum Bedecken einer Oberfläche des zweiten Isolationsfilms, der in der ersten Ausnehmung und der zweiten Ausnehmung vorgesehen wird, und Vorsehen eines dritten Isolationsfilmes auf dem Nitridfilm zum Füllen der ersten Ausnehmung und der zweiten Ausnehmung.
  • Bei dem gegenwärtigen Verfahren kann ein Nitridfilm eine Eigenschaft des Verhinderns eines Übergangs mit beträchtlichem Lecken von Elektrizität verstärken, und weiterhin ist zwischen dem Nitridfilm und einem benachbarten Elementbereich und einem Gateoxidfilm, der auf dem Elementbereich vorgesehen ist, ein dicker, erster Isolationsfilm vorhanden zum Aufrechterhalten eines Abstandes zwischen dem Nitridfilm und dem Gateoxidfilm, so daß Elektroneneinfang verhindert wird und somit der Gateoxidfilm in der Zuverlässigkeit verbessert wird.
  • Es sei angemerkt, daß bei dem vorliegenden Verfahren der dritte Isolationsfilm wünschenswerterweise die erste und die zweite Ausnehmung ausfüllt.
  • Wenn zum Beispiel die Halbleitervorrichtung eine nicht-flüchtige Halbleitervorrichtung ist, kann das vorliegende Verfahren weiter die Schritte aufweisen: Abscheiden eines Oxidfilmes auf eine Hauptoberfläche des Halbleitersubstrates zum Vorsehen eines Tunneloxidfilmes und nach dem Vorsehen des zweiten Isolationsfilmes Vorsehen einer Polysiliziumschicht auf den Tunneloxidfilm zum Vorsehen eines schwebenden Gates.
  • Wenn das vorliegende Verfahren benutzt wird zum Herstellen einer nicht-flüchtigen Halbleiterspeichervorrichtung, kann es einen Tunneloxidfilm mikrofabrizieren, während der Effekt des Verhinderns eines Kurzschlusses erhalten bleibt, der eingeführt wird, wenn ein Kontakt fehlausgerichtet ist. Die Mikrofabrikation des Tunneloxidfilmes kann ein Verbindungsverhältnis verbessern und somit die Leistung der nicht-flüchtigen Halbleitervorrichtung vergrößern.
  • Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 4.
  • Die Halbleitervorrichtung weist auf: eine erste Ausnehmung, die in eine Hauptoberfläche eines Halbleitersubstrates vorgesehen ist; eine zweite Ausnehmung, die in einer Oberfläche des Halbleitersubstrates vorgesehen ist, die einen Boden der ersten Ausnehmung definiert; einen ersten Isolationsfilm, der eine Oberfläche des Halbleitersubstrates bedeckt, die die erste Ausnehmung definiert, und einen zweiten Isolationsfilm, der in einem Schritt unterschiedlich von dem ersten Isolationsfilm vorgesehen ist, zum kontinuierlichen Bedecken einer Oberfläche des ersten Isolationsfilmes und einer Oberfläche des Halbleitersubstrates, die die zweite Ausnehmung definiert.
  • Der gegenwärtige Aufbau kann einen Kontakt daran hindern, die Vorrichtung so zu durchdringen, daß ein Halbleitersubstrat erreicht wird, wenn eine Fehlausrichtung bei dem oben beschriebenen Verbindungsvorgang eingeführt wird.
  • Zum Beispiel enthält die vorliegende Halbleitervorrichtung wünschenswerterweise: einen Nitridfilm, der in einer Oberfläche des zweiten Isolationsfilmes in der ersten Ausnehmung und der zweiten Ausnehmung vorgesehen ist, und einen dritten Isolationsfilm, der eine Oberfläche des Nitridfilmes bedeckt. Der vorliegende Aufbau kann wirksam einen Kontakt daran hindern, die Vorrichtung zum Erreichen eines Halbleitersubstrates zu durchdringen, wie oben beschrieben wurde, und er kann ebenfalls einen Gateoxidfilm in der Zuverlässigkeit verstärken, wenn der gegenwärtige Aufbau auf eine nicht-flüchtige Halbleitervorrichtung angewendet wird.
  • Wenn zum Beispiel die Halbleitervorrichtung eine nicht-flüchtige Halbleitervorrichtung ist, enthält sie einen Tunneloxidfilm, der auf einem aktiven Bereich des Halbleitersubstrates benachbart zu der ersten Ausnehmung positioniert ist, und ein schwebendes Gate, das auf dem Tunneloxidfilm positioniert ist.
  • Der vorliegende Aufbau kann eine nicht-flüchtige Halbleiterspeichervorrichtung vorsehen, die wirksam einen Kontakt daran hindert, die Vorrichtung zu durchdringen, zum Erreichen eines Halbleitersubstrates, und zusätzlich dazu kann er ein Verbindungsverhältnis/Kopplungsverhältnis besser als das vorherige vorsehen.
  • Bevorzugte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Weitere Aufgaben und Merkmale der vorliegenden Erfindung ergeben sich aus der Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:
  • Fig. 1A-1G Querschnittsansichten zum Darstellen eines Herstellungsverfahrens einer Halbleitervorrichtung einer ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 einen Querschnitt zum Darstellen eines Aufbaus der Halbleitervorrichtung in der ersten Ausführungsform;
  • Fig. 3A einen Querschnitt zum Darstellen eines Effektes, wenn die Halbleitervorrichtung der ersten Ausführungsform eine Fehlausrichtung aufweist, und Fig. 3B einen Querschnitt einer vorhandenen Halbleitervorrichtung mit eine Fehlausrichtung;
  • Fig. 4A einen Querschnitt der Halbleitervorrichtung der ersten Ausführungsform mit einem Isolationsfilm mit einem Ende, das unnormal in der Geometrie ist, und Fig. 4B einen Querschnitt der Halbleitervorrichtung, nachdem die geometrische Unnormalität repariert ist;
  • Fig. 5A einen Querschnitt zum Darstellen eines Effektes, der erzielt wird, wenn das Verfahren der ersten Ausführungsform auf eine nicht-flüchtige Halbleiterspeichervorrichtung angewendet wird, und Fig. 5B einen Querschnitt zum Darstellen eines Aufbaues einer vorhandenen, nicht-flüchtigen Halbleitervorrichtung;
  • Fig. 6A-6B Querschnitte zum Darstellen eines Herstellungsverfahrens einer nicht-flüchtigen Halbleiterspeichervorrichtung in einer zweiten Ausführungsform der vorliegenden Erfindung;
  • Fig. 7A einen Querschnitt zum Darstellen eines Aufbaus einer Halbleitervorrichtung in einer dritten Ausführungsform der vorliegenden Erfindung, nachdem sie nitridiert ist, und Fig. 7B einen Querschnitt zum Darstellen eines Aufbaus davon nach einem Verbindungsvorgang;
  • Fig. 8A einen Querschnitt zum Darstellen eines Aufbaus einer Halbleitervorrichtung in einer vierten Ausführungsform der vorliegenden Erfindung, nachdem sie mit einem Nitridfilm versehen ist, und Fig. 8B einen Querschnitt zum Darstellen eines Aufbaus davon nach einem Verbindungsvorgang;
  • Fig. 9A einen Querschnitt zum Darstellen eines Aufbaus einer Halbleitervorrichtung in einer fünften Ausführungsform der vorliegenden Erfindung, nachdem sie mit einem Graben versehen ist, und Fig. 9B einen Querschnitt zum Darstellen eines Aufbaus davon nach einem Verbindungsvorgang;
  • Fig. 10A einen Querschnitt zum Darstellen eines Aufbaus einer Halbleitervorrichtung in einer sechsten Ausführungsform der vorliegenden Erfindung, nachdem sie mit einem oberen Graben versehen ist, und Fig. 10B einen Querschnitt zum Darstellen eines Aufbaus davon nach einem Verbindungsvorgang;
  • Fig. 11A einen Querschnitt zum Darstellen eines Aufbaus einer Halbleitervorrichtung in einer siebten Ausführungsform der vorliegenden Erfindung, nachdem sie mit einem oberen Graben versehen ist, und Fig. 11B einen Querschnitt zum Darstellen eines Aufbaus davon nach einem Verbindungsvorgang;
  • Fig. 12A einen Querschnitt zum Darstellen eines Aufbaus einer Halbleitervorrichtung in einer achten Ausführungsform der vorliegenden Erfindung, nachdem eine Innenwand oxidiert ist, und Fig. 12B einen Querschnitt zum Darstellen eines Aufbaus davon nach einem Verbindungsvorgang;
  • Fig. 13 eine schematische Querschnittsansicht zum Darstellen eines Aufbaus einer Halbleitervorrichtung, die eine Anwendung der vorliegenden Erfindung benutzt;
  • Fig. 14A-14E Querschnittsansichten zum Darstellen eines Verfahrens des Herstellens einer Halbleitervorrichtung in einer ersten Anwendung der vorliegenden Erfindung und einen Aufbau davon;
  • Fig. 15A-15F Querschnittsansichten zum Darstellen eines Verfahrens des Herstellens einer Halbleitervorrichtung in einer zweiten Anwendung der vorliegenden Erfindung und einen Aufbau davon, und
  • Fig. 16A-16F Querschnittsansichten zum Darstellen eines Verfahrens des Herstellens einer Halbleitervorrichtung in einer dritten Anwendung der vorliegenden Erfindung und einen Aufbau davon.
  • Erste Ausführungsform
  • Eine erste Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf die Zeichnungen beschrieben.
  • Verfahren des Herstellens einer Halbleitervorrichtung
  • Es wird zuerst Bezug genommen auf Fig. 1A-1G zum Beschreiben eines Herstellungsverfahrens einer Halbleitervorrichtung in einer ersten Ausführungsform der vorliegenden Erfindung. Anfänglich ist ein Halbleitersubstrat 10 mit einem Oxidfilm 20 eines Anschlußgebietes auf einer Hauptoberfläche davon versehen zum Abscheiden eines Nitridfilmes 30, der als ein erster Stopperfilm dient, auf der Hauptoberfläche des Halbleitersubstrates 10. Dann weist der Oxidfilm 20 den Nitridfilm 30 darauf abgeschieden auf, und eine Photolithographie wird verwendet zum Entfernen des Nitridfilmes 30 und des Oxidfilmes 20 zum Freilegen einer Hauptoberfläche des Halbleitersubstrates 10 entsprechend einem Bereich, der zum Bilden eines Elementisolationsaufbaues benutzt wird. Dann wird der Nitridfilm 30, der auf einer Hauptoberfläche des Halbleitersubstrates 10 verbleibt, als Maske zum Trockenätzen des Halbleitersubstrates 10 zum Bilden einer ersten Ausnehmung benutzt, die als ein oberer Graben 40a dient (Fig. 1A).
  • Dann wird ein Isolationsfilm 50a abgeschieden und in dem oberen Graben 40a vergraben (1B). Der vergrabene Isolationsfilm 50a kann irgendein Isolationsfilm sein, wie ein Film, der gebildet ist unter Benutzung von Tetraethoxysilan (TEOS), einen Film aus nichtdotiertem Silikatglas (NSG) und ähnlichem. Der vergrabene Isolationsfilm 50a wird so geätzt, daß er teilweise zum Bilden einer Seitenwand 50b verbleibt, die als ein zweiter Stopperfilm dient (Fig. 1C): Da die Seitenwand 50b als Maske dient, die zum Bilden eines anderen Grabens in einem Boden des oberen Grabens benutzt wird, muß eine Bedingung gesetzt werden zum Freilegen eines vorbestimmten Abschnittes des Bodens des oberen Grabens 40a. Dann wird die Seitenwand 50b als Maske zum Ätzen einer Oberfläche des Halbleitersubstrates 10, die einen Boden des oberen Grabens 40a definiert, benutzt, wodurch eine zweite Ausnehmung gebildet wird, die als ein unterer Graben 40b dient (Fig. 1D).
  • Üblich wird dann die Seitenwand 50b entfernt, so daß der Isolationsfilm gleichförmig wird. Bei der vorliegenden Ausführungsform wird die Seitenwand 50b nicht entfernt, und der untere Graben 40b weist dann die Innenwand oxidiert auf. Die Oxidation der Innenwand wird nur benötigt, so daß eine Dicke vorgesehen ist, die einfach eine Oberfläche des unteren Grabens 40b bedeckt, und sie ist im allgemeinen vorgesehen zum Verstärken der Eigenschaft des Verhinderns eines Überganges mit einem elektrischen Lecken. Die Oxidation der Innenwand ermöglicht dem unteren Graben 40b, daß eine Seitenwand und eine Bodenoberfläche mit einem Innenwandoxidfilm 50c versehen sind, der als ein zweiter Isolationsfilm dient (Fig. 1E).
  • Dann wird wieder TEOS benutzt zum Vorsehen eines Oxidfilms 50d, der einen Graben füllt, der durch die Seitenwand 50b und den Innenwandoxidfilm 50c definiert ist (Fig. 1F). Indem das getan wird, werden der obere und der untere Graben 40a und 40b vollständig ausgefüllt. Dann wird das Zwischenprodukt chemisch mechanisch poliert zum Einebnen des offenliegenden Nitridfilmes 30, und der Nitridfilm 30 und der Oxidfilm 20 werden weggeätzt (Fig. 1G).
  • Somit weist das Halbleitersubstrat 10 eine Hauptoberfläche auf, die mit einem zweistufigen Grabenisolationsfilm 50 versehen ist, der benachbarte Elemente voneinander isoliert. Danach wird ein Element hergestellt, und eine Verbindung wird zum Fertigstellen der Halbleitervorrichtung vorgesehen, wie in Fig. 2 gezeigt ist. Obwohl es nicht in der Figur gezeigt ist, wird der Grabenisolationsfilm vorgesehen, und dann werden ein Gateoxidfilm (nicht gezeigt), ein Element und ähnliches nacheinander gebildet, bevor die Zwischenverbindung vorgesehen wird. Bei dem Zwischenverbindungsvorgang wird typischerweise ein Zwischenschichtisolationsfilm 70 auf einer Oberfläche eines Halbleiterelementes abgeschieden, ein vorbestimmter Teil des Zwischenschichtisolationsfilmes 70 wird entfernt und dann mit einem Leiter zum Vorsehen eines Kontaktes 80 gefüllt, was ein elektrisches Herausziehen des Elementes bewirkt.
  • Aufbau der Halbleitervorrichtung
  • Es wird nun Bezug genommen auf Fig. 2 zum Beschreiben eines Aufbaus einer Halbleitervorrichtung, die mit dem oben beschriebenen Verfahren hergestellt ist. Das Halbleitersubstrat 10 weist eine Hauptoberfläche auf, die mit einem Elementbereich und einem Elementisolationsbereich abwechselnd versehen ist. Der Elementisolationsbereich ist ein zweistufiger Grabenisolationsfilm 50, der durch das oben beschriebene Verfahren hergestellt ist, und sein oberer Abschnitt oder der obere Graben weist gegenüberliegende Enden auf, die aus dem Isolationsfilm 50b gebildet sind, mit einem Seitenwandaufbau, und der verbleibende, innere Abschnitt des Grabens ist mit dem Innenwandoxidfilm 50c (nicht in der Figur gezeigt) und dem vergrabenen Oxidfilm 50d gefüllt. Jeder Oxidfilm in dem Isolationsfilm 50 kann einen Aufbau aufweisen, der klar unterschieden wird durch Bearbeiten desselben mit einem Mittel unter Benutzung zum Beispiel von Wasserstofffluorid (HF). Weiter wird der Grabenisolationsfilm 50 durch den oben beschriebenen Zwischenschichtisolationsfilm 70 bedeckt, und auf dem Elementbereich ist der Kontakt 80 für das elektrische Herausziehen des Elementes vorgesehen.
  • Funktion und Wirkung
  • Eine Halbleitervorrichtung mit einem so aufgebauten Grabenisolationsfilm kann wie folgt wirksam sein: Zuerst kann sie in einem vereinfachten Verfahren hergestellt werden, da eine Seitenwand nicht entfernt wird zum Ausgleichen eines Isolationsfilmes. Weiterhin kann der Grabenisolationsfilm eine sanfte Seitenwand in der Geometrie aufweisen zum Vermeiden einer Streßkonzentration, die zum Beispiel bei einer thermischen Behandlung eingeführt wird, und somit zum Verhindern eines Überganges mit einer beträchtlichen Leckelektrizität. Dieses kann eine Halbleitervorrichtung vorsehen mit einer befriedigenden Spannungswiderstandsfähigkeit und Eigenschaften des Verhinderns des elektrischen Leckens.
  • Weiter wird Bezug genommen auf Fig. 3A; wenn eine Maske zum Bilden des Kontaktes 80 bei einem Verbindungsvorgang fehlausgerichtet ist, kann der Grabenisolationsfilm 50 mit der sanften Seitenwand in der Geometrie verhindern, daß der Kontakt 80 den Grabenisolationsfilm 50 durchdringt und somit das Halbleitersubstrat 10 darunter erreicht. Dieses kann einen Kurzschluß des Kontaktes 80 mit dem Substrat 10 verhindern und somit die Ausbeute vergrößern. Fig. 3B zeigt eine Halbleitervorrichtung mit einem vorherigen Grabenisolationsfilm 150, bei dem der Kontakt 80 fehlausgerichtet ist. Da der Grabenisolationsfilm 150 eine steile Seitenwand aufweist, resultiert selbst eine schwache Fehlausrichtung sofort in einem Defektkurzschluß.
  • Wenn in einer Hauptoberfläche des Halbleitersubstrates ein Isolationsfilm ein Ende oder einen Vogelschnabel (bird's beak) aufweist mit einer ungewöhnlichen Geometrie, wie in Fig. 4A gezeigt ist, kann die ungewöhnliche Geometrie das Verdünnen eines Gateoxidfilmes verursachen, und dieses resultiert darin, daß der Gateoxidfilm eine ungewöhnliche Geometrie aufweist. Wenn die ungewöhnliche Geometrie eingeführt wird, wird eine Halbleitersubstratoberfläche entsprechend dem Abschnitt von Interesse in dem Schritt des Oxidierens der Innenwand oxidiert zum Wachsenlassen des Vogelschnabels zum Reparieren der ungewöhnlichen Geometrie. Bei der vorliegenden Erfindung wird die Innenwand oxidiert, wobei die Seitenwand 50b verbleibt, und die ungewöhnliche Geometrie wird somit nicht repariert. Und dieses resultiert scheinbar in einer verringerten Ausbeute. Tatsächlich ermöglicht jedoch das Steuern der Seitenwand 50d, so daß sie mit einer Dicke von einigen bis einigen zehn nm (einige 10 bis einige 100 Å) verbleibt, daß die Halbleitersubstratoberfläche des geometrisch ungewöhnlichen Abschnittes 57 durch die Seitenwand 50b oxidiert wird zum Wachsenlassen eines Vogelschnabels 58 (Fig. 4B) zum Verhindern einer Abnahme der Ausbeute.
  • Wenn weiterhin, wie in Fig. 5A gezeigt ist, die vorliegende Erfindung auf eine nichtflüchtige Halbleiterspeichervorrichtung angewendet wird, kann sie einen Elementaufbau aufweisen, der mikrofabriziert ist, während sie noch immer wirksam einen Kurzschluß verhindert, der eingeführt würde, wenn der Kontakt 80 fehlausgerichtet ist, wie oben beschrieben wurde. Diese Mikrofabrikation kann ein Verbindungsverhältnis/Kopplungsverhältnis verbessern zum Vorsehen der nichtflüchtigen Halbleiterspeichervorrichtung mit befriedigenden, elektrischen Eigenschaften. Das Verbindungsverhältnis stellt ein Verhältnis dar zwischen einer Kapazität eines Oxidnitridoxid(ONO)-Filmes 92, der über einem schwebenden Gate 90 liegt, zu der eines Tunneloxidfilmes 91, der unter dem schwebenden Gate 90 liegt, und es ist bekannt, daß, wenn dieses Verhältnis größer wird, die nicht-flüchtige Halbleiterspeichervorrichtung in der Leistung verbessert wird. Es sei angemerkt, daß Fig. 5B ein Querschnitt als Referenz ist, die eine nicht-flüchtige Halbleiterspeichervorrichtung mit einem alten Grabenisolationsfilm zeigt.
  • Zweite Ausführungsform
  • Eine zweite Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 6A-6E beschrieben. Es sei angemerkt, daß bei der vorliegenden Ausführungsform die vorliegende Erfindung auf eine nicht-flüchtige Halbleiterspeichervorrichtung angewendet ist.
  • Herstellungsverfahren einer nicht-flüchtigen Halbleiterspeichervorrichtung
  • Anfänglich wird auf eine Hauptoberfläche eines Halbleitersubstrates 10 ein Tunneloxidfilm 91 abgeschieden, der auch als ein Anschlußflächenoxidfilm zum Abscheiden eines Nitridfilmes 30 dient, der als ein erster Stopperfilm dient. Dann wird auf dem Tunneloxidfilm 91 eine Polysiliziumschicht 96a vorgesehen, und darauf wird der Nitridfilm 30 weiter abgeschieden. Photolithographie wird dann verwendet zum Entfernen des Nitridfilmes 30, der Polysiliziumschicht 96a und des Tunneloxidfilmes 91 zum Freilegen einer Hauptoberfläche des Halbleitersubstrates 10 entsprechend eines Bereiches, der bei einem Elementisolationsaufbau benutzt wird. Darauf folgend wird der auf einer Hauptoberfläche des Halbleitersubstrates 10 verbleibende Nitridfilm 30 als eine Maske benutzt zum Ätzen des Halbleitersubstrates 10 zum Bilden einer ersten Ausnehmung, die als ein oberer Graben 40a dient (Fig. 6A).
  • Dann wird ein Isolationsfilm 50a eingeführt, wie bei der ersten Ausführungsform beschrieben wurde, und geätzt zum Belassen einer Seitenwand 50b, die als ein zweiter Stopperfilm mit einem Abschnitt eines oberen Grabens 40a dient. Weiter wird die Seitenwand 50b als Maske zum Bilden eines unteren Grabens 40b benutzt, und der Graben 40 weist dann eine Innenwand davon oxidiert auf und wird mit einem Oxidfilm 50d gefüllt, der da hinein eingeführt wird (Fig. 6B). Das Zwischenprodukt wird dann chemisch mechanisch poliert zum Entfernen des Nitridfilmes 30 zum Erhalten des in Fig. 6C gezeigten Aufbaus.
  • Bei der vorliegenden Ausführungsform wird eine Polysiliziumschicht 96b weiter auf dem Isolationsfilm 50 und der offenliegenden Polysiliziumschicht 96a vorgesehen (Fig. 6D). Dann werden die Polysiliziumschichten 96a und 96b bemustert, ein ONO-Film 92 wird vorgesehen, und ein Steuergate wird zum Erhalten einer nichtflüchtigen Halbleiterspeichervorrichtung mit dem in Fig. 6E gezeigten Aufbau vorgesehen.
  • Funktion und Wirkung
  • Indem das oben beschriebene Verfahren verwendet wird zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung werden folgende Effekte bewirkt: Zuerst kann, wie bei der ersten Ausführungsform beschrieben wurde, der Schritt des Entfernens der Seitenwand weggelassen werden zum Verringern der Zahl von Prozeßschritten. Zweitens, wenn ein Kontakt in einem Verbindungsvorgang fehlausgerichtet wird, kann der Kurzschluß des Kontaktes und eines Halbleitersubstrates verhindert werden, und somit kann die Ausbeute vergrößert werden. Weiter kann das Kopplungsverhältnis verbessert werden, und die nicht- flüchtige Halbleiterspeichervorrichtung weist somit befriedigende, elektrische Eigenschaften auf. Weiterhin kann der Freiheitsgrad des Konzentrationsprofils eines schwebenden Gates vergrößert werden. Dieses ermöglicht es, das schwebende Gate aus zwei Polysiliziumschichten herzustellen, die mit verschiedenen Beträgen von Dotiermitteln dotiert sind, und in Abhängigkeit der Kombination der Polysiliziumschichten können vier verschiedene Kombinationen vorgesehen werden. Somit kann der Freiheitsgrad bei dem Entwerfen des Konzentrationsprofils des schwebenden Gates verbessert werden, zum Beitrag zum Verbessern der elektrischen Eigenschaften der Vorrichtung.
  • Dritte Ausführungsform
  • Bezug genommen wird nun auf Fig. 7A und 7B zum Beschreiben eines Herstellungsverfahrens einer Halbleitervorrichtung in einer dritten Ausführungsform der vorliegenden Erfindung und ihr Aufbau. Das Verfahren bei der vorliegenden Erfindung folgt auch den Schritten 1A bis 1E, die bei der ersten Ausführungsform beschrieben wurden. Dann werden Nitridionen in eine offenliegende Oberfläche der Seitenwand 50b und der des Innenwandoxidfilmes 50c eingeführt zum Vorsehen einer Nitrifikation 60a (Fig. 7A). Bevorzugt weist die Nitrifikation 60a eine Dicke von ungefähr 0,1 bis 4 nm (1-40 Å) auf. Ein Oxidfilm 50e wird dann vergraben zum Vorsehen einer flachen Oberfläche zum Bilden einer Halbleitervorrichtung mit einem Grabenisolationsfilm 55 mit dem in Fig. 7B gezeigten Aufbau.
  • Der vorliegende Aufbau kann die Wirkung der ersten Ausführungsform erzielen und zusätzlich eine Eigenschaft des Verhinderns eines Überganges verstärken, bei dem ein elektrisches Lecken auftreten würde, während die Zuverlässigkeit eines Gateoxidfilmes beibehalten wird, da die Nitrifikation 60a durch die Seitenwand 50b von einem benachbarten Bereich benachbart zu dem Grabenisolationsfilm 55 und dem Oxidfilm 20, der zum Dienen als Gateoxidfilm, der auf dem aktiven Bereich gebildet ist, vorgesehen ist, beabstandet ist.
  • Vierte Ausführungsform
  • Bezug wird nun auf Fig. 8A und 8B zum Beschreiben eines Herstellungsverfahrens einer Halbleitervorrichtung in einer vierten Ausführungsform der vorliegenden Erfindung und eines Aufbaus davon genommen. Das Verfahren der vorliegenden Erfindung folgt den in der ersten Ausführungsform beschriebenen Schritten der Fig. 1A bis 1E. Dann wird ein Nitridfilm 60b durch chemisches Dampfabscheiden (CVD) auf einer offenliegenden Oberfläche der Seitenwand 50b und der eines Innenwandoxidfilmes 50c abgeschieden (Fig. 8A). Der Nitridfilm 60b weist bevorzugt eine Dicke von einigen bis einigen zehn nm (einigen 10 bis einigen 100 Å) auf. Dann wird ein Oxidfilm 50e zum Vorsehen einer flachen Oberfläche zum Bilden eines Halbleitersubstrates mit einem Grabenisolationsfilm 56 mit dem in Fig. 8B gezeigten Aufbau vergraben.
  • Der vorliegende Aufbau wie der der dritten Ausführungsform können die Wirkung der ersten Ausführungsform erzielen und ebenfalls eine Eigenschaft verstärken des Verhinderns eines Überganges mit einem beträchtlichen Lecken von Elektrizität, während er die Zuverlässigkeit eines Gateoxidfilmes beibehalten kann.
  • Fünfte Ausführungsform
  • Es wird nun Bezug genommen auf Fig. 9A und 9B zum Beschreiben eines Herstellungsverfahrens einer Halbleitervorrichtung in einer fünften Ausführungsform der vorliegenden Erfindung und eines Aufbaus davon. Das Verfahren der vorliegenden Ausführungsform entspricht dem der ersten Ausführungsform minus eines Innenwandoxidationsschrittes, der vorgesehen werden sollte nach dem Bilden des unteren Grabens in Fig. 9A, und ein Graben 41 praktisch rechteckig in der Geometrie nimmt einen Oxidfilm auf, der darin eingeführt ist, zum Bilden eines Grabenisolationsfilmes 51 mit einem praktisch rechteckigen, oberen Grabenisolationsfilm und einem unteren Grabenisolationsfilm, wie in Fig. 9B gezeigt ist.
  • Obwohl der vorliegende Aufbau eine Streßkonzentration bei einer thermischen Behandlung erleichtert, können der Schritt des Entfernens einer Seitenwand und der des Entfernens eines Innenwandoxidfilmes ausgeschlossen werden zum Vereinfachen des Herstellungsverfahrens. Die vorliegende Erfindung ist auch wirksam wie die erste Ausführungsform, da sie einen Kontakt daran hindern kann, die Vorrichtung zu durchdringen, und das Koppelverhältnis zu verbessern, wenn sie an eine nicht-flüchtige Halbleitervorrichtung angewendet wird.
  • Sechste Ausführungsform
  • Es wird Bezug genommen auf Fig. 10A und 10B zum Beschreiben eines Herstellungsverfahrens einer Halbleitervorrichtung in einer sechsten Ausführungsform der vorliegenden Erfindung und eines Aufbaus davon. Bei der vorliegenden Ausführungsform wird ein oberer Graben gebildet, wie bei der ersten Ausführungsform bei dem Schritt des Bildens desselben beschrieben wurde, obwohl er durch Ätzen eines Halbleitersubstrates zum Vorsehen einer ebenen Orientierung davon oder Ätzens zum Ermöglichen des Grabens zum Aufweisen einer schrägen Wandoberfläche zum Bilden eines oberen Grabens 42 gebildet wird (Fig. 10A). Die folgenden Schritte sind ähnlich zu jenen der ersten Ausführungsform, und ein Grabenisolationsfilm 52, wie er in Fig. 10B gezeigt ist, kann so erzielt werden.
  • Der vorliegende Aufbau kann eine Wirkung ähnlich zu der der ersten Ausführungsform erzielen. Weiter kann der Graben eine weitere, sanfte Seitenwand zum Verhindern eines Überganges aufweisen mit einem defekten Lecken von Elektrizität, das einer Streßkonzentration zugeordnet wird.
  • Siebte Ausführungsform
  • Bezug genommen wird nun auf Fig. 11A und 11B zum Beschreiben eines Herstellungsverfahrens einer Halbleitervorrichtung in einer siebten Ausführungsform der vorliegenden Erfindung und eines Aufbaues davon. Bei der vorliegenden Ausführungsform wird der obere Graben gebildet, wie bei der ersten Ausführungsform an dem Schritt des Bildens desselben beschrieben wurde, obwohl isotropes Ätzen zum Bilden eines oberen Grabens 43 benutzt wird (Fig. 11A). Die folgenden Schritte sind ähnlich zu jenen der ersten Ausführungsform, und ein Grabenisolationsfilm 53, wie er in Fig. 11B gezeigt ist, wird somit erhalten.
  • Der vorliegende Aufbau kann eine Wirkung ähnlich zu dem der ersten Ausführungsform erzielen und weiter einen Graben mit einer weiteren, sanften Seitenwand vorsehen zum Verhindern, daß ein Übergang ein defektes Lecken von Elektrizität aufweist, das einer Streßkonzentration zugeordnet wird.
  • Achte Ausführungsform
  • Bezug genommen wird nun auf Fig. 12A und 12B zum Beschreiben eines Herstellungsverfahrens einer Halbleitervorrichtung in einer achten Ausführungsform der vorliegenden Erfindung und eines Aufbaus davon. Bei der vorliegenden Ausführungsform werden die Schritte 1B bis 1D, wie bei der ersten Ausführungsform beschrieben wurde, zum Bilden eines dreistufigen Grabens 44 wiederholt (Fig. 12A), der wiederum zum Vorsehen eines dreistufigen Isolationsfilmes 54 gefüllt wird, wie in Fig. 12B gezeigt ist.
  • Der vorliegende Aufbau kann eine Wirkung ähnlich zu dem der ersten Ausführungsform erzielen und weiter einen Graben mit einer weiteren, sanften Seitenwand vorsehen zum Verhindern, daß ein Übergang ein defektes Lecken von Elektrizität aufweist, das der Streßkonzentration zugeordnet wird.
  • Anwendungen
  • Als Anwendungen werden Grabenisolationsfilme 50 bis 54 (Fig. 13), die bei den obigen Ausführungsformen beschrieben wurden, vorgesehen zum Erfüllen von Anforderungen eines jeden benachbarten Elementes, wie hier im folgenden beschrieben wird. Die in den Ausführungsformen beschriebenen Grabenisolationsfilme 50 bis 54 können jeweils einen Aufbau aufweisen, der zum Beispiel betrachtet wird für eine Spannungswiderstandsfähigkeit, ein Niveau der Mikrofabrikation, der Einfachheit des Herstellungsvorganges, und ihre Aufbauten können zum Erfüllen der Anforderungen der benachbarten Elemente ausgewählt werden. Weiter kann in jedem Schritt des Vorsehens eines Isolationsbereiches zum Beispiel eine Ätzbedingung geändert werden, das Vorhandensein/die Abwesenheit des Schrittes des Oxidierens einer Innenwand, das Vorhandensein/die Abwesenheit des Schrittes des Vorsehens eines Nitridfilmes und ähnliches ermöglichen einer einzelnen Halbleitervorrichtung, daß verschieden aufgebaute Grabenisolationsfilme aufweist, die simultan vorgesehen werden, jeweils für verschiedene Anforderungen. Somit können die Grabenisolationsfilme, die die Anforderungen benachbarter Elemente erfüllen, vorgesehen werden durch vereinheitlichte Schritte zum Vorsehen einer billigeren Halbleitervorrichtung mit höherer Leistung.
  • Fig. 14A-16F zeigen spezielle Beispiele davon. Hierin wird ein Herstellungsverfahren einer nicht-flüchtigen Halbleiterspeichervorrichtung mit einem Speicherzellenbereich mit einem Isolationsbereich beschrieben, der mit einem Grabenisolationsfilm der vorliegenden Erfindung versehen ist, und ein peripherer Schaltungsbereich, der mit anderen Grabenisolationsfilmen versehen ist.
  • Erste Anwendung
  • Als eine erste Anwendung wird ein in Fig. 14A-14E gezeigtes Verfahren betrachtet. Anfänglich wird das in der ersten Ausführungsform beschriebene Verfahren verwendet zum Bilden eines Grabens in dem Speicherzellenbereich (Fig. 14A); in diesem Schritt wird der Speicherzellenbereich allein bemustert, während der periphere Schaltungsbereich nicht bemustert wird. Dann wird der Oxidfilm 50e eingeführt, abgeschieden (Fig. 14B), und er wird chemisch mechanisch poliert und somit abgeflacht, bis eine Oberfläche des Nitridfilmes 30 erreicht ist (Fig. 14C). Dann wird die periphere Schaltung bemustert, geätzt zum Vorsehen des peripheren Schaltungsbereiches mit einem Graben 93 (Fig. 14D), der wiederum mit dem Oxidfilm so gefüllt wird, daß eine flache Oberfläche erhalten wird zum Erhalten einer Grabenisolation 94 (Fig. 14E).
  • Das vorliegende Verfahren ermöglicht das simultane Vorsehen eines Isolationsfilmes des Speicherzellenbereiches, der mikrofabriziert werden muß, und eines Isolationsfilmes des peripheren Schaltungsbereiches, der insbesondere eine hohe Spannungswiderstandsfähigkeit und Eigenschaften des Leckverhinderns haben muß. Insbesondere ermöglicht das vorliegende Verfahren, daß der Graben des Speicherzellenbereiches und der der peripheren Schaltung simultan gebildet werden, jeweils für eine andere Anforderung, und somit kann sie vorteilhafterweise einen vergrößerten Freiheitsgrad bei der Konstruktion eines Aufbaues wie die Tiefe vorsehen.
  • Zweite Anwendung
  • Als eine zweite Anwendung wird ein in Fig. 15A-15F gezeigtes Verfahren betrachtet. Bei dem vorliegenden Verfahren wie bei der ersten Anwendung wird allein der Speicherzellenbereich zum Bilden eines oberen Grabens bemustert. Der obere Graben wird mit dem Isolationsfilm 50a gefüllt, der dahinein eingeführt wird (Fig. 15A). Darauf folgend wird ein Photoresist/Photolack 95 in dem peripheren Schaltungsbereich auf dem vergrabenen Isolationsfilm 50a vorgesehen (Fig. 15B), und dann wird mit dem Photoresist 95 als Maske der vergrabene Isolationsfilm 50a geätzt, und die Seitenwand 50b wird in dem Speicherzellenbereich gebildet, und der Nitridfilm 30 wird in dem peripheren Schaltungsbereich offengelegt (Fig. 15C).
  • Weiterhin wird das Zwischenprodukt trockengeätzt zum Bilden des unteren Grabens 40b in dem Speicherzellenbereich und eines normalen Grabens 93 in den peripheren Schaltungsbereichen (50D). Dann wird der vergrabene Oxidfilm 50e vorgesehen (Fig. 15E); eine Oberfläche wird vorgesehen, und der Speicherzellenbereich und der periphere Schaltungsbereich werden so mit dem Grabenisolationsfilm 50 der vorliegenden Erfindung und dem normalen Grabenisolationsfilm 94 vorgesehen (Fig. 15F).
  • Das vorliegende Verfahren kann die oben erwähnten Isolationsfilme jeweils für eine unterschiedliche Anforderung vorsehen. Insbesondere können bei dem vorliegenden Verfahren der Graben des Speicherzellenbereiches und der des peripheren Schaltungsbereiches gleichzeitig und simultan zum Verringern der Zahl der Prozeßschritte gebildet werden. Weiterhin wird bei dem vorliegenden Verfahren ein Photoresist der peripheren Schaltung auf einem vergrabenen Isolationsfilm abgeschieden, was besonders wirksam ist, wenn schwere Ätzbedingungen verlangt werden, die nicht einfach durch den Photoresist erfüllt werden können.
  • Dritte Anwendung
  • Weiterhin wird als eine dritte Anwendung ein Verfahren, wie es in Fig. 16A-16F gezeigt ist, betrachtet. Bei dem vorliegenden Verfahren wie bei der zweiten Anwendung wird der Speicherzellenbereich allein zum Bilden eines oberen Grabens bemustert. Der obere Graben wird dann mit dem Isolationsfilm 50a gefüllt, der darin abgeschieden wird (Fig. 16A), der wiederum zum Belassen eines Abschnittes des vergrabenen Oxidfilmes in dem oberen Graben zum Bilden der Seitenwand 50b geätzt wird (Fig. 16B). Darauf folgend wird der Photoresist 95 in dem peripheren Schaltungsbereich auf dem Nitridfilm 30 vorgesehen (Fig. 16C), und mit dem Photoresist 95 und der Seitenwand 50b, die als Maske benutzt werden, wird das Zwischenprodukt trockengeätzt zum Versehen des peripheren Schaltungsbereiches mit einem normalen Graben 93 und des Speicherzellenbereiches mit einem unteren Graben 40b (Fig. 16D).
  • Dann wird wie bei der zweiten Anwendung das Einfüllen des Oxidfilmes 50e zum Vorsehen einer flachen Oberfläche eingeführt zum Versehen des Speicherzellenbereiches mit einem Grabenisolationsfilm 50 der vorliegenden Ausführungsform und des peripheren Schaltungsbereiches mit einem normalen Grabenisolationsfilm 94 (Fig. 16F).
  • Bei dem vorliegenden Verfahren können die oben erwähnten Isolationsfilme jeweils für eine verschiedene Anforderung vorgesehen werden, und die Zahl von Prozeßschritten kann ebenfalls verringert werden. Weiter ist das vorliegende Verfahren vorteilhafter als die zweite Anwendung, da das erstere ein Resistmuster in der Geometrie besser als das letztere steuern kann.
  • Während bei jeder oben beschriebenen Ausführungsform ein Verfahren, das optimal für jeden Schritt betrachtet wird, zum Vorsehen des Filmes, des Ätzens und ähnliches ausgeführt wird, ist die vorliegende Erfindung nicht darauf begrenzt, und jede Technik, die in der gleichen Konfiguration resultiert, kann zum Herstellen der Halbleitervorrichtung benutzt werden.
  • Während bei den obigen Ausführungsformen ein Grabenisolationsfilm zwei oder drei Stufen aufweist, ist die vorliegende Erfindung nicht darauf begrenzt, und sie ist auf jede Zahl von Stufen anwendbar. Während bei den obigen Ausführungsformen der obere Graben alleine unter einer geänderten Bedingung geätzt wird, so daß er eine schräge Seitenwand, ein gekrümmte Oberfläche oder ähnliches als Beispiel aufweist, kann natürlich der untere Graben ebenfalls so geätzt und gebildet werden.

Claims (6)

1. Herstellungsverfahren einer Halbleitervorrichtung mit den Schritten:
Vorsehen eines ersten Stopperfilmes (30) auf eine Hauptoberfläche eines Halbleitersubstrates (10);
Vorsehen einer ersten Ausnehmung (40a) in der Hauptoberfläche des Halbleitersubstrates (10) unter Benutzung des ersten Stopperfilmes (30) als Maske;
Füllen der ersten Ausnehmung (40a) mit einem ersten Isolationsfilm (50a);
Entfernen des ersten Isolationsfilmes (50a) in der ersten Ausnehmung (40a) zum Offenlegen von mindestens einem Abschnitt einer Oberfläche des Halbleitersubstrates (10), der einen Boden der ersten Ausnehmung (40) definiert, wobei einem Rest des ersten Isolationsfilmes (50a) ermöglicht wird, als ein zweiter Stopperfilm (50b) zu dienen;
Vorsehen einer zweiten Ausnehmung (40b) in eine Oberfläche des Halbleitersubstrates (10), die einen Boden der ersten Ausnehmung (40a) definiert, unter Benutzung des zweiten Stopperfilmes (50b) als Maske, und
Vorsehen eines zweiten Isolationsfilmes (50c) in der ersten Ausnehmung (40a) und der zweiten Ausnehmung (40b) unter Belassen des zweiten Stopperfilmes (50b) in der ersten Ausnehmung (40a).
2. Verfahren nach Anspruch 1 mit den Schritten:
Vorsehen einer Schicht eines Nitridfilmes (60a) zum Bedecken einer Oberfläche des zweiten Isolationsfilms (50c), der in der ersten Ausnehmung (40a) und der zweiten Ausnehmung (40b) vorgesehen ist, und
Vorsehen eines dritten Isolationsfilmes (50e) auf dem Nitridfilm (60a) zum Füllen der ersten Ausnehmung (40a) und der zweiten Ausnehmung (40b).
3. Verfahren nach Anspruch 1 oder 2, bei dem die Halbleitervorrichtung eine nichtflüchtige Halbleitervorrichtung ist, mit den Schritten:
Abscheiden eines Oxidfilmes auf der Hauptoberfläche des Halbleitersubstrates (10) zum Vorsehen eines Tunneloxidfilmes (91) und
Vorsehen einer Polysiliziumschicht auf dem Tunneloxidfilm (91) zum Vorsehen eines schwebenden Gates (90) nach dem Vorsehen des zweiten Isolationsfilmes (50c).
4. Halbleitervorrichtung mit:
einer ersten Ausnehmung (40a), die in eine Hauptoberfläche eines Halbleitersubstrates (10) vorgesehen ist;
einer zweiten Ausnehmung (40b), die in einer Oberfläche des Halbleitersubstrates (10) vorgesehen ist, die einen Boden der ersten Ausnehmung (40a) definiert;
einem ersten Isolationsfilm (50b), der eine Oberfläche des Halbleitersubstrates (10) bedeckt, die die erste Ausnehmung (40a) definiert, und
einem zweiten Isolationsfilm (50c), der in einem Schritt unterschiedlich zu dem des ersten Isolationsfilmes (50b) vorgesehen ist, zum kontinuierlichen Bedecken einer Oberfläche des ersten Isolationsfilmes (50b) und einer Oberfläche des Halbleitersubstrates (10), die die zweite Ausnehmung (40b) definiert.
5. Halbleitervorrichtung nach Anspruch 4, mit:
einem Nitridfilm (60a), der auf einer Oberfläche des zweiten Isolationsfilmes (50c) in der ersten Ausnehmung (40a) und der zweiten Ausnehmung (40b) gebildet ist, und
einem dritten Isolationsfilm (50d), der eine Oberfläche des Nitridfilmes (60a) bedeckt.
6. Halbleitervorrichtung nach Anspruch 4 oder 5, die in der Form einer nichtflüchtigen Halbleiterspeichervorrichtung ist, mit:
einem Tunneloxidfilm (91), der auf einem aktiven Bereich des Halbleitersubstrates (10) benachbart zu der ersten Ausnehmung (40a) positioniert ist, und
einem schwebenden Gate (90), das auf dem Tunneloxidfilm (91) positioniert ist.
DE10220898A 2001-08-13 2002-05-10 Herstellungsverfahren einer Halbleitervorrichtung und Halbleitervorrichtung Withdrawn DE10220898A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001245209A JP2003060024A (ja) 2001-08-13 2001-08-13 半導体装置の製造方法および半導体装置

Publications (1)

Publication Number Publication Date
DE10220898A1 true DE10220898A1 (de) 2003-03-13

Family

ID=19075006

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10220898A Withdrawn DE10220898A1 (de) 2001-08-13 2002-05-10 Herstellungsverfahren einer Halbleitervorrichtung und Halbleitervorrichtung

Country Status (5)

Country Link
US (4) US6849919B2 (de)
JP (1) JP2003060024A (de)
KR (1) KR100491550B1 (de)
DE (1) DE10220898A1 (de)
TW (1) TW541649B (de)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3650022B2 (ja) * 2000-11-13 2005-05-18 三洋電機株式会社 半導体装置の製造方法
GB2369453B (en) * 2000-11-24 2002-07-31 Bookham Technology Plc Fabrication of integrated circuit
KR100466188B1 (ko) * 2002-05-29 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 셀의 플로팅 게이트 제조방법
KR100469763B1 (ko) * 2003-02-03 2005-02-02 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성 방법
JP4746262B2 (ja) * 2003-09-17 2011-08-10 Okiセミコンダクタ株式会社 半導体装置の製造方法
US6995095B2 (en) * 2003-10-10 2006-02-07 Macronix International Co., Ltd. Methods of simultaneously fabricating isolation structures having varying dimensions
KR100538810B1 (ko) * 2003-12-29 2005-12-23 주식회사 하이닉스반도체 반도체소자의 소자분리 방법
KR100602085B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
US20070020795A1 (en) * 2004-01-19 2007-01-25 Mitsuyoshi Mori Solid-state imaging device and its manufacturing method
JP4564272B2 (ja) * 2004-03-23 2010-10-20 株式会社東芝 半導体装置およびその製造方法
JP2005277196A (ja) * 2004-03-25 2005-10-06 Elpida Memory Inc 半導体装置の製造方法
KR100575339B1 (ko) * 2004-10-25 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 제조 방법
US7381615B2 (en) 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7402886B2 (en) * 2004-11-23 2008-07-22 Sandisk Corporation Memory with self-aligned trenches for narrow gap isolation regions
DE102004060821B4 (de) * 2004-12-17 2011-04-28 Telefunken Semiconductors Gmbh & Co. Kg Verfahren zur Herstellung einer Deep-Trench-Struktur in einer STI-Struktur eines Halbleiterkörpers
US7087531B1 (en) * 2005-01-17 2006-08-08 International Business Machines Corporation Shallow trench isolation formation
US7199020B2 (en) * 2005-04-11 2007-04-03 Texas Instruments Incorporated Nitridation of STI liner oxide for modulating inverse width effects in semiconductor devices
US7141486B1 (en) 2005-06-15 2006-11-28 Agere Systems Inc. Shallow trench isolation structures comprising a graded doped sacrificial silicon dioxide material and a method for forming shallow trench isolation structures
US20070066074A1 (en) 2005-09-19 2007-03-22 Nace Rossi Shallow trench isolation structures and a method for forming shallow trench isolation structures
KR100707593B1 (ko) * 2005-12-27 2007-04-13 동부일렉트로닉스 주식회사 반도체 소자의 이중 소자분리 구조 및 그 형성 방법
US7375004B2 (en) * 2006-03-10 2008-05-20 Micron Technology, Inc. Method of making an isolation trench and resulting isolation trench
US7902597B2 (en) * 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same
US20070246795A1 (en) * 2006-04-20 2007-10-25 Micron Technology, Inc. Dual depth shallow trench isolation and methods to form same
JP2008071827A (ja) * 2006-09-12 2008-03-27 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
US20080160680A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Methods of fabricating shield plates for reduced field coupling in nonvolatile memory
US20080157169A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Shield plates for reduced field coupling in nonvolatile memory
US7923767B2 (en) * 2007-12-26 2011-04-12 Sandisk Corporation Non-volatile storage with substrate cut-out and process of fabricating
US8120137B2 (en) * 2008-05-08 2012-02-21 Micron Technology, Inc. Isolation trench structure
JP5417748B2 (ja) 2008-06-23 2014-02-19 富士通セミコンダクター株式会社 半導体装置の製造方法
US8415729B2 (en) * 2011-04-07 2013-04-09 Nanya Technology Corp. Power device with trenched gate structure and method of fabricating the same
US8623713B2 (en) 2011-09-15 2014-01-07 International Business Machines Corporation Trench isolation structure
US20130187159A1 (en) * 2012-01-23 2013-07-25 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
US9059243B2 (en) 2012-06-25 2015-06-16 International Business Machines Corporation Shallow trench isolation structures
JP6362449B2 (ja) * 2014-07-01 2018-07-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US9123773B1 (en) * 2014-08-15 2015-09-01 Globalfoundries Inc. T-shaped single diffusion barrier with single mask approach process flow
KR102319200B1 (ko) * 2015-11-05 2021-10-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9865495B2 (en) * 2015-11-05 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN111370475A (zh) * 2018-12-25 2020-07-03 广东美的白色家电技术创新中心有限公司 沟槽栅igbt及装置
US11659709B2 (en) * 2020-08-21 2023-05-23 Globalfoundries Singapore Pte. Ltd. Single well one transistor and one capacitor nonvolatile memory device and integration schemes

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5831531A (ja) 1981-08-19 1983-02-24 Hitachi Ltd エツチング方法
US4472240A (en) 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
JPS5832430A (ja) 1981-08-21 1983-02-25 Toshiba Corp 半導体装置の製造方法
US4495025A (en) 1984-04-06 1985-01-22 Advanced Micro Devices, Inc. Process for forming grooves having different depths using a single masking step
JPS63115348A (ja) 1986-11-04 1988-05-19 Hitachi Ltd 素子間分離方法
JPH1032313A (ja) * 1996-07-17 1998-02-03 Toshiba Corp 半導体装置とその製造方法
US6242788B1 (en) 1997-08-01 2001-06-05 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US5895253A (en) 1997-08-22 1999-04-20 Micron Technology, Inc. Trench isolation for CMOS devices
JPH1174339A (ja) 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6137152A (en) 1998-04-22 2000-10-24 Texas Instruments - Acer Incorporated Planarized deep-shallow trench isolation for CMOS/bipolar devices
US6175144B1 (en) 1998-05-15 2001-01-16 Advanced Micro Devices, Inc. Advanced isolation structure for high density semiconductor devices
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation
KR100372103B1 (ko) * 1998-06-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의소자분리방법
JP2000138372A (ja) * 1998-11-02 2000-05-16 Hitachi Ltd 半導体装置およびその製造方法
JP3205306B2 (ja) * 1998-12-08 2001-09-04 松下電器産業株式会社 半導体装置およびその製造方法
TW396508B (en) 1999-01-05 2000-07-01 Mosel Vitelic Inc A method for forming trench isolation
US6177317B1 (en) * 1999-04-14 2001-01-23 Macronix International Co., Ltd. Method of making nonvolatile memory devices having reduced resistance diffusion regions
KR100338766B1 (ko) * 1999-05-20 2002-05-30 윤종용 티(t)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자
KR20010004277A (ko) 1999-06-28 2001-01-15 김영환 반도체 소자의 소자 분리막 형성 방법
KR20010008601A (ko) 1999-07-02 2001-02-05 김영환 반도체소자의 sti형 소자분리막 형성방법
US6265302B1 (en) * 1999-07-12 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Partially recessed shallow trench isolation method for fabricating borderless contacts
US6165871A (en) 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device
JP3785003B2 (ja) * 1999-09-20 2006-06-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
US6207532B1 (en) 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application
KR100366614B1 (ko) 1999-10-12 2003-01-06 삼성전자 주식회사 티형 트렌치 소자분리막 형성방법
KR100341480B1 (ko) * 2000-05-26 2002-06-21 윤종용 자기 정렬된 얕은 트렌치 소자 분리 방법
JP4823408B2 (ja) * 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2002026118A (ja) * 2000-07-07 2002-01-25 Mitsubishi Electric Corp トレンチ分離を有する半導体装置の製造方法
KR100335999B1 (ko) * 2000-07-25 2002-05-08 윤종용 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
US6620681B1 (en) * 2000-09-08 2003-09-16 Samsung Electronics Co., Ltd. Semiconductor device having desired gate profile and method of making the same
JP3966707B2 (ja) * 2001-02-06 2007-08-29 株式会社東芝 半導体装置及びその製造方法
US6812515B2 (en) * 2001-11-26 2004-11-02 Hynix Semiconductor, Inc. Polysilicon layers structure and method of forming same
JP2003224183A (ja) * 2002-01-31 2003-08-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6764920B1 (en) * 2002-04-19 2004-07-20 Advanced Micro Devices, Inc. Method for reducing shallow trench isolation edge thinning on tunnel oxides using partial nitride strip and small bird's beak formation for high performance flash memory devices
KR100538810B1 (ko) 2003-12-29 2005-12-23 주식회사 하이닉스반도체 반도체소자의 소자분리 방법
JP2007035823A (ja) * 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
US7691722B2 (en) * 2006-03-14 2010-04-06 Micron Technology, Inc. Isolation trench fill using oxide liner and nitride etch back technique with dual trench depth capability

Also Published As

Publication number Publication date
US7326627B2 (en) 2008-02-05
US7268056B2 (en) 2007-09-11
US20080017903A1 (en) 2008-01-24
US6849919B2 (en) 2005-02-01
US20030030089A1 (en) 2003-02-13
KR100491550B1 (ko) 2005-05-27
JP2003060024A (ja) 2003-02-28
US20050124107A1 (en) 2005-06-09
KR20030015121A (ko) 2003-02-20
US20070269949A1 (en) 2007-11-22
US7808031B2 (en) 2010-10-05
TW541649B (en) 2003-07-11

Similar Documents

Publication Publication Date Title
DE10220898A1 (de) Herstellungsverfahren einer Halbleitervorrichtung und Halbleitervorrichtung
DE10235986B4 (de) Nichtflüchtige Speichervorrichtung mit einer schwebenden Trap-Speicherzelle und Verfahren zur Herstellung derselben
DE102004003315B4 (de) Halbleitervorrichtung mit elektrischem Kontakt und Verfahren zur Herstellung derselben
DE4220497B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE10045019B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung
DE19860769C2 (de) Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleiterbauelement
DE102005025951B4 (de) Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur mit einer Metallschicht und Gatestapelstruktur für eine FET-Vorrichtung
DE19750918B4 (de) Halbleitereinrichtung mit Bitleitung und Kondensatorelektrode und zugehöriges Herstellungsverfahren
DE10206149C1 (de) Verfahren zur Herstellung von Kontakten
DE19921110A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10341755A1 (de) Halbleitervorrichtung
DE102020122922A1 (de) Halbleitervorrichtung mit Datenspeichermuster
DE102020116563A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE102020119491A1 (de) Halbleitervorrichtungen
DE10231966A1 (de) Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren
DE10046915A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE10261404B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements
EP1114455A1 (de) Verfahren zum herstellen einer speicherzelle
DE4411851C2 (de) Halbleitervorrichtungen mit Grabenisolierstruktur, die einen Kanal-dotierten Bereich aufweist, und Herstellungsverfahren dafür
DE102020118844A1 (de) Halbleitervorrichtungen
DE10031881A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung der Halbleitereinrichtung
DE112014006007B4 (de) Halbleitervorrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
DE19742181B4 (de) Herstellungsverfahren für eine Halbleitervorrichtung
DE10242145B4 (de) Halbleiterbauelement mit lokaler Zwischenverbindungsschicht und Herstellungsverfahren
DE10147120B4 (de) Grabenkondensator und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal