CN112466877A - 包括数据存储图案的半导体器件 - Google Patents

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孙荣晥
丁相勋
洪祥准
姜书求
韩智勋
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Abstract

提供了包括数据存储图案的半导体器件。所述半导体器件包括：下结构；包括栅极层和层间绝缘层并且具有开口的堆叠结构；位于所述开口中的垂直结构；位于所述垂直结构上的接触结构；以及位于所述接触结构上的导电线。所述垂直结构包括绝缘芯区域、覆盖所述绝缘芯区域的侧表面和下表面的沟道半导体层、位于所述沟道半导体层与所述栅极层之间并且彼此间隔开的数据存储图案、第一电介质层和第二电介质层。所述第一电介质层的至少一部分位于所述数据存储图案与所述栅极层之间，所述第二电介质层的至少一部分位于所述数据存储图案与所述沟道半导体层之间，并且所述绝缘芯区域在面对所述栅极层的区域中包括具有增加的宽度的第一凸部。

Description

包括数据存储图案的半导体器件
相关申请的交叉引用
本申请要求于2019年9月6日在韩国知识产权局提交的韩国专利申请No.10-2019-0110621的优先权的权益，所述韩国专利申请的公开内容通过整体引用合并于此。
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括数据存储图案的半导体器件以及形成半导体器件的方法。
背景技术
为了提高产品的价格竞争力，对提高半导体器件的集成度的需求日益增长。为了提高半导体器件的集成度，已经提出了一种具有代替二维阵列的存储单元的三维阵列的存储单元的半导体器件。
发明内容
本发明构思的一方面提供一种能够提高集成度的半导体器件。
本发明构思的一方面提供一种形成能够提高集成度的半导体器件的方法。
根据本发明构思的一方面，半导体器件包括：下结构；堆叠结构，所述堆叠结构位于所述下结构上并且具有开口；垂直结构，所述垂直结构位于所述开口中；接触结构，所述接触结构位于所述垂直结构上；以及导电线，所述导电线位于所述接触结构上，其中，所述堆叠结构包括多个栅极层和多个层间绝缘层，其中，所述垂直结构包括绝缘芯区域、沟道半导体层、多个数据存储图案、第一电介质层和第二电介质层，其中，所述绝缘芯区域沿垂直方向延伸，所述垂直方向垂直于所述下结构的上表面，其中，所述沟道半导体层覆盖所述绝缘芯区域的侧表面和下表面，其中，所述多个数据存储图案位于所述沟道半导体层与所述多个栅极层之间，并且被设置为在所述垂直方向上彼此间隔开，其中，所述第一电介质层的至少一部分设置在所述多个数据存储图案与所述多个栅极层之间，其中，所述第二电介质层的至少一部分设置在所述多个数据存储图案与所述沟道半导体层之间，并且其中，所述绝缘芯区域在面对所述多个栅极层的区域中包括具有增加的宽度的多个第一凸部。
根据本发明构思的一方面，半导体器件包括：下结构；堆叠结构，所述堆叠结构包括顺序地堆叠在所述下结构上的层间绝缘层和栅极层；以及垂直结构，所述垂直结构穿过所述堆叠结构，其中，所述垂直结构包括：绝缘芯区域，所述绝缘芯区域穿过所述层间绝缘层和所述栅极层；沟道半导体层，所述沟道半导体层至少覆盖所述绝缘芯区域的侧表面；数据存储图案，所述数据存储图案位于所述沟道半导体层与所述栅极层之间；第一电介质层，所述第一电介质层至少介于所述数据存储图案与所述栅极层之间；和第二电介质层，所述第二电介质层至少介于所述数据存储图案与所述沟道半导体层之间，其中，所述数据存储图案具有面对所述栅极层的第一侧表面和面对所述沟道半导体层的第二侧表面，并且其中，所述数据存储图案的所述第二侧表面具有凹部。
根据本发明构思的一方面，半导体器件包括：下结构；堆叠结构，所述堆叠结构包括顺序地堆叠在所述下结构上的层间绝缘层和栅极层；以及垂直结构，所述垂直结构穿过所述堆叠结构，其中，所述垂直结构包括：绝缘芯区域，所述绝缘芯区域穿过所述层间绝缘层和所述栅极层；沟道半导体层，所述沟道半导体层至少覆盖所述绝缘芯区域的侧表面；数据存储图案，所述数据存储图案位于所述沟道半导体层与所述栅极层之间；第一电介质层，所述第一电介质层至少介于所述数据存储图案与所述栅极层之间；和第二电介质层，所述第二电介质层至少介于所述数据存储图案与所述沟道半导体层之间，并且其中，所述绝缘芯区域在面对所述栅极层的区域中具有至少两个拐点。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的上述以及其它方面、特征和优点，在附图中：
图1是示出根据本发明构思的示例实施例的半导体器件的一部分的俯视图。
图2是示出根据本发明构思的示例实施例的半导体器件的示例的截面图。
图3是示出图2的部分'A'的局部放大图。
图4是示出图2的部分'B'的局部放大图。
图5是示出根据本发明构思的示例实施例的半导体器件的修改示例的局部放大图。
图6是示出根据本发明构思的示例实施例的半导体器件的修改示例的局部放大图。
图7是示出根据本发明构思的示例实施例的半导体器件的修改示例的局部放大图。
图8A是示出根据本发明构思的示例实施例的半导体器件的修改示例的截面图。
图8B是示出图8A的部分'A1'的局部放大图。
图9是示出根据本发明构思的示例实施例的半导体器件的修改示例的局部放大图。
图10是示出根据本发明构思的示例实施例的半导体器件的修改示例的截面图。
图11是示出根据本发明构思的示例实施例的半导体器件的修改示例的截面图。
图12是示出根据本发明构思的示例实施例的半导体器件的修改示例的截面图。
图13A至图13F是示出根据本发明构思的示例实施例的形成半导体器件的方法的示例的截面图。
图14A至图14C是示出根据本发明构思的示例实施例的形成半导体器件的方法的另一示例的截面图。
具体实施方式
在下文中，将参照附图来描述本发明构思的示例实施例。在附图中，相同的标记始终表示相同的元件。
图1是示出根据本发明构思的示例实施例的半导体器件的一部分的俯视图，图2是示出沿着图1的横截线I-I'截取的区域的截面图以示出根据本发明构思的示例实施例的半导体器件的示例，图3是示出图2的部分'A'的局部放大图，图4是示出图2的部分'B'的局部放大图。
参照图1至图4，堆叠结构68可以设置在下结构3上。在示例中，下结构3可以包括半导体衬底。堆叠结构68可以包括交替地堆叠的多个层间绝缘层22和多个栅极层65。
水平连接结构62可以设置在下结构3与堆叠结构68之间。水平连接结构62可以包括下水平连接图案59以及位于下水平连接图案59上的上水平连接图案17。下水平连接图案59和上水平连接图案17可以由具有N型导电性的多晶硅形成。
可以设置穿过堆叠结构68的开口30。垂直结构50可以设置在开口30中。垂直结构50可以穿过堆叠结构68，可以沿向下的方向延伸(例如，朝着下结构3的上表面3s延伸)，可以穿过水平连接结构62，并且可以延伸到下结构3中。当在俯视图中观察时，垂直结构50可以具有圆形、椭圆形、卵形等。
可以布置顺序地堆叠在堆叠结构68和垂直结构50上的第一上绝缘层53和第二上绝缘层75。例如，第一上绝缘层53可以形成在层间绝缘层22中的最上面的层间绝缘层22U的上表面上，第二上绝缘层75可以形成在第一上绝缘层53的上表面上。
可以设置穿过第一上绝缘层53和堆叠结构68的分隔结构72。每个分隔结构72可以包括分隔间隔物72a和分隔图案72b。分隔间隔物72a可以设置在分隔图案72b的侧表面上，以与分隔图案72b的侧表面接触。在示例中，分隔间隔物72a可以由绝缘材料形成，并且分隔图案72b可以由导电材料形成。在另一个示例中，分隔结构72可以由绝缘材料形成。例如，分隔结构72可以由氧化硅形成。
分隔结构72可以穿过第一上绝缘层53，可以沿向下的方向延伸(例如，朝着下结构3的上表面3s延伸)，并且可以穿过水平连接结构62。分隔结构72可以在第一水平方向X上分隔堆叠结构68。分隔结构72可以具有在垂直于第一水平方向X的第二水平方向Y上纵向延伸的线型形状。第一水平方向X和第二水平方向Y可以平行于下结构3的上表面3s。
导电线81可以设置在第二上绝缘层75上。接触塞78可以设置在导电线81与垂直结构50之间。
堆叠结构68可以包括交替且重复地堆叠的层间绝缘层22和栅极层65。
在示例中，多个栅极层65中的每个栅极层可以包括第一层66a和第二层66b。第一层66a可以在第二层66b与垂直结构50之间延伸，同时覆盖第二层66b的下表面和上表面。
在示例中，第二层66b可以包括导电材料(例如，掺杂的多晶硅、TiN、TaN、WN、TiSi、TaSi、CoSi、WSi、Ti、Ta、W等)，并且第一层66a可以包括电介质材料。第一层66a的电介质材料可以是诸如AlO等的高k电介质。在另一示例中，第一层66a可以由与第二层66b的导电材料不同的导电材料(例如，TiN、WN等)代替。
多个栅极层65可以包括：一个或多个下栅极层65L、位于一个或多个下栅极层65L上的多个中间栅极层65M、以及位于多个中间栅极层65M上的一个或多个上栅极层65U。
一个或多个下栅极层65L之中的至少一个下栅极层65L可以包括接地选择栅电极，一个或多个上栅极层65U之中的至少一个上栅极层65U可以包括串选择栅电极。多个中间栅极层65M可以包括字线。例如，多个中间栅极层65M的第二层66b可以是字线。
层间绝缘层22可以包括最下面的层间绝缘层22L、最上面的层间绝缘层22U、以及位于最下面的层间绝缘层22L与最上面的层间绝缘层22U之间的中间层间绝缘层22M。在层间绝缘层22之中，最上面的层间绝缘层22U的厚度可以大于其余层间绝缘层22中的每个层间绝缘层的厚度。层间绝缘层22可以由氧化硅形成。
可以设置从堆叠结构68的上表面沿向下的方向(例如，朝着下结构3的上表面3s)延伸并且穿过一个或更多个上栅极层65U的绝缘图案27。绝缘图案27可以由氧化硅形成。垂直结构50可以与绝缘图案27间隔开。例如，绝缘图案27可以设置在垂直结构50中的相邻的垂直结构之间并且将相邻的垂直结构间隔开。可以设置接触绝缘图案27并且穿过堆叠结构68的虚设结构50d(图1)。图1的虚设结构50d的横截面结构可以与垂直结构50的横截面结构相同。在一些实施例中，虚设结构50d可以以与垂直结构50相同的工艺形成，并且可以包括与垂直结构50相同的材料；然而，虚设结构50d可能无法有效地用于操作。
增强图案36可以与垂直结构50相邻布置。增强图案36可以由诸如氧化硅等的绝缘材料形成。
在示例中，增强图案36可以与垂直结构50的侧表面相邻，并且可以在垂直方向Z上彼此间隔开。垂直方向Z可以是垂直于下结构3的上表面3s的方向。增强图案36可以设置在层间绝缘层22与垂直结构50之间。增强图案36可以包括下增强图案36L，该下增强图案36L介于最下面的层间绝缘层22L与垂直结构50之间并且在水平连接结构62的一部分与垂直结构50之间延伸。例如，下增强图案36L可以设置在上水平连接图案17与垂直结构50之间。另外，增强图案36可以包括介于最上面的层间绝缘层22U与垂直结构50之间的上增强图案36U、以及介于中间层间绝缘层22M与垂直结构50之间的中间增强图案36M。
每个中间增强图案36M可以与相应的中间层间绝缘层22M接触。每个中间增强图案36M的垂直厚度可以大于每个中间层间绝缘层22M的垂直厚度。在这种情况下，垂直厚度是指在垂直方向(Z方向)上的厚度。每个中间增强图案36M可以在中间增强图案36M的面对垂直结构50的中央部分中凹入。
可以设置介于垂直结构50与下结构3之间的衬底绝缘层37。衬底绝缘层37可以位于比下结构3的上表面3s的垂直高度低的垂直高度处。衬底绝缘层37可以由氧化硅形成。
在示例中，垂直结构50可以包括绝缘芯区域46、沟道半导体层44、多个数据存储图案40、第一电介质层38、第二电介质层42和焊盘图案48。
绝缘芯区域46可以在垂直方向Z上延伸。绝缘芯区域46可以包括绝缘材料。例如，绝缘芯区域46可以填充有诸如氧化硅等的绝缘材料，或者可以由其中具有空隙的绝缘材料形成。
焊盘图案48可以设置在绝缘芯区域46上，并且可以接触绝缘芯区域46的顶表面。焊盘图案48可以由具有N型导电性的多晶硅形成。
沟道半导体层44的至少一部分可以覆盖绝缘芯区域46的侧表面和下表面，以接触绝缘芯区域46的侧表面和下表面。沟道半导体层44可以与焊盘图案48接触。例如，沟道半导体层44可以接触焊盘图案48的侧表面。因此，沟道半导体层44可以电连接到焊盘图案48。沟道半导体层44可以由多晶硅形成。
多个数据存储图案40可以在垂直方向Z上彼此间隔开，同时设置在多个栅极层65与沟道半导体层44之间。多个数据存储图案40可以以一对一的方式面对多个栅极层65。
多个数据存储图案40可以由能够存储数据的材料形成。例如，当根据本发明构思的示例实施例的半导体器件是诸如NAND闪存的存储器件时，多个数据存储图案40可以由能够俘获电荷的材料(例如，氮化硅)形成。
在本发明构思的示例实施例中，多个数据存储图案40的材料不限于氮化硅，并且可以由能够存储数据的另一材料代替。
第一电介质层38的至少一部分可以设置在多个数据存储图案40与多个栅极层65之间。第一电介质层38可以从介于多个数据存储图案40与多个栅极层65之间的部分延伸，以覆盖增强图案36。例如，第一电介质层38的一部分可以设置在增强图案36与第二电介质层42之间，以接触增强图案36和第二电介质层42二者。
第二电介质层42的至少一部分可以设置在多个数据存储图案40与沟道半导体层44之间，以接触多个数据存储图案40和沟道半导体层44二者。第二电介质层42可以从介于多个数据存储图案40与沟道半导体层44之间的部分延伸，以覆盖第一电介质层38。
在沟道半导体层44与多个栅极层65之间，多个数据存储图案40可以设置在第一电介质层38与第二电介质层42之间。第一电介质层38可以覆盖沟道半导体层44的下表面，并且可以覆盖沟道半导体层44的外部侧表面。第二电介质层42可以设置在沟道半导体层44与第一电介质层38之间。
水平连接结构62可以包括一个或多个水平连接图案。例如，水平连接结构62可以包括下水平连接图案59以及位于下水平连接图案59上的上水平连接图案17。下水平连接图案59和上水平连接图案17可以由多晶硅形成。例如，下水平连接图案59和上水平连接图案17可以由具有N型导电性的多晶硅形成。上水平连接图案17可以与沟道半导体层44间隔开。下水平连接图案59可以穿过第一电介质层38和第二电介质层42，并且可以接触沟道半导体层44。下水平连接图案59还可以包括：在下结构3与沟道半导体层44之间延伸的第一延伸部分59E1，以及在上水平连接图案17与沟道半导体层44之间延伸的第二延伸部分59E2。在一些实施例中，第一延伸部分59E1可以接触衬底绝缘层37的上表面、第一电介质层38的上表面以及第二电介质层42的上表面，并且第二延伸部分59E2可以接触下增强图案36L的下表面、第一电介质层38的下表面以及第二电介质层42的下表面。
多个数据存储图案40中的每一者的垂直厚度可以小于多个栅极层65中的每一者的垂直厚度。
多个数据存储图案40中的每一者可以具有下表面40L和上表面40U。在多个数据存储图案40的每一者中，下表面40L和上表面40U中的至少一者可以具有凹形形状。例如，在一些实施例中，下表面40L和上表面40U均可以具有凹形形状。
多个数据存储图案40中的每一者可以包括面对多个栅极层65的第一侧表面40S1以及面对沟道半导体层44的第二侧表面40S2。多个数据存储图案40中的每一者可以包括与第一侧表面40S1相邻的第一部分40p1、与第二侧表面40S2相邻的第二部分40p2以及位于第一部分40p1与第二部分40p2之间的最小垂直厚度部分40p3。最小垂直厚度部分40p3的厚度可以小于第一部分40p1的最大垂直厚度和第二部分40p2的最大垂直厚度。
在多个数据存储图案40的每一者中，最小垂直厚度部分40p3与第一侧表面40Sl之间的距离可以小于最小垂直厚度部分40p3与第二侧表面40S2之间的距离。例如，与第二侧表面40S2相比，最小垂直厚度部分40p3可以更靠近第一侧表面40S1。
在多个数据存储图案40的每一者中，第二侧表面40S2可以具有凹部40R。第二侧表面40S2可以在凹部40R的上方和下方具有弯曲的形状。
在示例中，第一侧表面40S1的上端与下端之间的距离可以小于第二侧表面40S2的上端与下端之间的距离。
绝缘芯区域46可以在面对多个栅极层65的区域中包括多个具有增加的宽度的第一凸部46a1。绝缘芯区域46可以在面对多个层间绝缘层22的区域中包括多个具有增加的宽度的第二凸部46a2，以及位于第一凸部46a1与第二凸部46a2之间的具有减小的宽度的凹部46b1、46b2。每个凹部46b1和46b2的宽度可以小于第一凸部46a1和第二凸部46a2中的每一者的宽度。
在下文中，为了便于描述，将基于面对任意一个栅极层65的任意一个第一凸部46a1进行描述。
绝缘芯区域46的一部分可以包括：第一凸部46al中的任意一个、设置在第一凸部46a1下方并且宽度小于第一凸部46a1的宽度的第一凹部46bl、以及设置在第一凸部46a1上并且宽度小于第一凸部46a1的宽度的第二凹部46b2。绝缘芯区域46的一部分还可以包括设置在第一凹部46b1下方并且宽度大于第一凹部46b1的宽度的第二凸部46a2。在第一凹部46b1中具有最小水平宽度的部分以及在第二凹部46b2中具有最小水平宽度的部分可以面对任意一个栅极层65。
在第一凹部46b1中具有最小水平宽度的部分与在第二凹部46b2中具有最小水平宽度的部分之间的距离可以大于任意一个数据存储图案40的最大垂直厚度。
在第一凹部46b1中具有最小水平宽度的部分与在第二凹部46b2中具有最小水平宽度的部分之间的距离可以小于任意一个栅极层65的垂直厚度。例如，第一凹部46b1和第二凹部46b2二者可以处于比相邻的栅极层65的下表面高的垂直高度(vertical level)处，并且处于比相邻的栅极层65的上表面低的垂直高度处。
在第二凸部46a2中具有最大水平宽度的部分与在第一凹部46b1中具有最小水平宽度的部分之间的距离可以大于在第一凹部46b1中具有最小水平宽度的部分与在第一凸部46a1中具有最大水平宽度的部分之间的距离。
第一拐点46i1与第二拐点46i2之间的距离可以小于任意一个栅极层65的垂直厚度，第一拐点46i1位于第一凹部46b1的侧表面与第一凸部46a1的侧表面之间，第二拐点46i2位于第一凸部46a1的侧表面与第二凹部46b2的侧表面之间。第一拐点46i1可以是凹度(或凸度)在第一凸部46a1与第一凹部46b1之间改变的点，第二拐点46i2可以是凹度(或凸度)在第一凸部46al与第二凹部46b2之间改变的点。
第一拐点46i1与第二拐点46i2之间的距离可以小于任意一个数据存储图案40的最大垂直厚度，第一拐点46i1位于第一凹部46b1的侧表面与第一凸部46a1的侧表面之间，第二拐点46i2位于第一凸部46a1的侧表面与第二凹部46b2的侧表面之间。
绝缘芯区域46还可以包括：面对下水平连接图案59的下凸部46c(图4)、设置在下凸部46c下方并且宽度小于下凸部46c的宽度的第一下凹部46d1(图4)、以及设置在下凸部46c上并且宽度小于下凸部46c的宽度的第二下凹部46d2(图4)。
在示例中，数据存储图案40可以在垂直方向Z上彼此间隔开。因此，可以防止在垂直方向Z上彼此相邻的数据存储图案40之间的干扰，并且可以防止以下现象：由于NAND闪存器件的操作而俘获在数据存储图案40中的电荷移动到数据存储图案40之外的区域。因此，在诸如NAND闪存器件的半导体器件中，可以改善数据保持特性。
接下来，将参照图5和图6分别描述上述多个数据存储图案40的修改示例。图5和图6是与图3的局部放大截面图相对应的局部放大截面图，用于描述多个数据存储图案40的修改示例。在这种情况下，将主要描述多个数据存储图案40中的任意一个数据存储图案。
在修改示例中，参照图5，多个数据存储图案40的至少一部分还可以包括位于第一侧表面40S1与第二侧表面40S2之间的空隙40v。空隙40v与第一侧表面40S1之间的距离可以大于空隙40v与第二侧表面40S2之间的距离。例如，与第一侧表面40S1相比，空隙40v可以更靠近第二侧表面40S2。在一些实施例中，空隙40v可以包括空气。本文所讨论的术语“空气”可以指大气或在制造过程中可能存在的其他气体。
在修改示例中，参照图6，任意一个数据存储图案40'可以以与上述类似的方式具有凹入的上表面40U'和凹入的下表面40L'。数据存储图案40'可以具有面对任意一个栅极层65的第一侧表面40S1'以及面对沟道半导体层44的第二侧表面40S2'。
在示例中，第一侧表面40S1'的上端与下端之间的距离可以大于第二侧表面40S2'的上端与下端之间的距离。
数据存储图案40'可以包括：与第一侧表面40S1'相邻的第一部分40p1'、与第二侧表面40S2'相邻的第二部分40p2'、以及位于第一部分40p1'与第二部分40p2'之间的最小垂直厚度部分40p3'。最小垂直厚度部分40p3'的厚度可以小于第一部分40p1'的最大垂直厚度和第二部分40p2'的最大垂直厚度。
最小垂直厚度部分40p3'与第一侧表面40S1'之间的距离可以大于最小垂直厚度部分40p3'与第二侧表面40S2'之间的距离。例如，与第一侧表面40S1'相比，最小垂直厚度部分40p3'可以更靠近第二侧表面40S2'。
数据存储图案40'还可以包括位于第一侧表面40S1'与第二侧表面40S2'之间的空隙40v'。空隙40v'与第一侧表面40S1'之间的距离可以小于空隙40v'与第二侧表面40S2'之间的距离。例如，与第二侧表面40S2'相比，空隙40v'可以更靠近第一侧表面40S1'。
接下来，将参照图7来描述上述绝缘芯区域46的修改示例。图7是与图4的局部放大截面图相对应的局部放大截面图，以示出上述绝缘芯区域46的修改示例。
在修改示例中，参照图7，绝缘芯区域46'的面对水平连接结构62的部分可以具有基本恒定的宽度。因此，位于水平连接结构62与绝缘芯区域46'的侧表面之间的沟道半导体层44'可以具有直线形状。在这样的实施例中，下水平连接图案59的与沟道半导体层44'相邻并接触的侧表面可以是线型的并且基本垂直于下结构3的上表面3s。
接下来，将参照图8A和图8B来描述根据本发明构思的示例实施例的半导体器件的修改示例。图8A是示出根据本发明构思的示例实施例的半导体器件的修改示例的截面图，图8B是示出图8A的部分'A1'的局部放大图。在参照图8A和图8B描述根据本发明构思的示例实施例的半导体器件的修改示例时，将主要描述参照图1至图4描述的部件中的修改部件，并且可以省略或直接引用未修改的部件。
在修改示例中，参照图8A和图8B，垂直结构50a可以顺序地穿过上述的堆叠结构68和水平连接结构62，并且可以延伸到下结构3中。垂直结构50a可以以与参照图2至图4描述的方式基本相同的方式包括第一电介质层38、数据存储图案40、第二电介质层42和沟道半导体层44以及焊盘图案48。垂直结构50a可以包括形状不同于图2至图4的绝缘芯区域46的形状的绝缘芯区域146。例如，垂直结构50a的绝缘芯区域146可以在面对数据存储图案40的区域中具有凸部146a，并且在面对层间绝缘层22的区域中可以不具有凸部。绝缘芯区域146在面对层间绝缘层22的区域中可以具有基本恒定的宽度。例如，绝缘芯区域146的与层间绝缘层22相邻的侧表面可以是线型的并且基本垂直于下结构3的上表面3s。
绝缘芯区域146的凸部146a之一可以形成在第一部分146b1与第二部分146b2之间。凸部146a的垂直厚度(即，第一部分146b1与第二部分146b2之间的距离)可以小于任意一个栅极层65的厚度。例如，第一部分146b1可以位于比相邻的栅极层65的下表面高的垂直高度处，第二部分146b2可以位于比相邻的栅极层65的上表面低的垂直高度处。
数据存储图案40可以在垂直方向上与层间绝缘层22交叠。参照图2至图4描述的增强图案(例如，图2至图4的增强图案36)可以被修改为形成在层间绝缘层22的面对数据存储图案40的表面上。因此，修改的增强图案136可以形成在层间绝缘层22的面对数据存储图案40的上表面和下表面上。
接下来，将参照图9来描述以上参照图8A和图8B描述的绝缘芯区域146和增强图案136的修改示例。图9是与图8B的局部放大截面图相对应的局部放大截面图，用于描述以上参照图8A和图8B描述的绝缘芯区域146和增强图案136的修改示例。
在修改示例中，参照图9，具有圆形的增强图案236可以覆盖任意一个层间绝缘层22的侧表面，并且可以延伸到层间绝缘层22的上表面和下表面。绝缘芯区域246可以包括面对栅极层65的凸部246a和面对层间绝缘层22的凹部246b。
接下来，将参照图10来描述根据本发明构思的示例实施例的半导体器件的修改示例。图10是示出根据本发明构思的示例实施例的半导体器件的修改示例的截面图。在这种情况下，将主要描述以上参照图2至图4描述的根据示例实施例的半导体器件中的修改部分。
参照图10，下结构3和水平连接结构62可以以与参照图2至图4描述的方式基本相同的方式来设置。图2的堆叠结构(例如，图2的堆叠结构68)可以被修改为包括下堆叠组68a和位于下堆叠组68a上的上堆叠组68b的堆叠结构68'。下堆叠组68a可以包括交替且重复地堆叠的下层间绝缘层22a和下栅极层65a。上堆叠组68b可以包括交替且重复地堆叠的上层间绝缘层22b和上栅极层65b。下层间绝缘层22a和上层间绝缘层22b可以由相同的材料(例如，氧化硅)形成。下栅极层65a和上栅极层65b可以由相同的材料和结构形成。例如，下栅极层65a和上栅极层65b中的每一者可以包括第一层66a和第二层66b。第一层66a和第二层66b可以与参照图2至图4描述的第一层66a和第二层66b基本相同。
垂直结构50c可以被设置为顺序地穿过堆叠结构68'和水平连接结构62，并且可以延伸到下结构3中。
垂直结构50c可以包括下部50c_L和位于下部50c_L上的上部50c_U。
在垂直结构50c中，上部50c_U的与下部50c_L相邻的下区域的宽度可以小于下部50c_L的与上部50c_U相邻的上区域的宽度。
垂直结构50c可以包括与以上参照图2至图4描述的部件(例如，以上结合图2至图4的垂直结构50描述的部件)基本相同的部件。例如，垂直结构50c可以包括以上参照图2至图4描述的第一电介质层38、数据存储图案40、第二电介质层42、沟道半导体层44、绝缘芯区域46和焊盘图案48。
可以布置顺序地堆叠在堆叠结构68'上的第一上绝缘层53和第二上绝缘层75。可以设置穿过第一上绝缘层53、堆叠结构68'和水平连接结构62的分隔结构172。分隔结构172可以包括上部和下部，并且分隔结构172的上部的侧表面和下部的侧表面可以相对于下结构3的上表面3s成角度。分隔结构172可以由诸如氧化硅等的绝缘材料形成。
接下来，参照图11，将描述根据示例实施例的半导体器件的修改示例。图11是示出根据本发明构思的示例实施例的半导体器件的修改示例的截面图。
参照图11，堆叠结构568可以设置在下结构503上。下结构503可以包括半导体衬底。堆叠结构568可以包括交替且重复地堆叠的层间绝缘层522和栅极层565。
层间绝缘层522可以包括第一下层间绝缘层522L1、位于第一下层间绝缘层522L1上的第二下层间绝缘层522L2、位于第二下层间绝缘层522L2上的中间层间绝缘层522M、以及位于中间层间绝缘层522M上的上层间绝缘层522U。
每个栅极层565可以包括第一层566a和第二层566b。第一层566a和第二层566b可以分别对应于参照图2至图4描述的第一层66a和第二层66b。因此，栅极层565可以由与参照图2至图4描述的栅极层(例如，图2至图4的栅极层65)基本相同的材料形成，并且具有与参照图2至图4描述的栅极层(例如，图2至图4的栅极层65)基本相同的结构。
栅极层565可以包括位于第一下层间绝缘层522L1与第二下层间绝缘层522L2之间的下栅极层565L、位于下栅极层565L上的中间栅极层565M、以及位于中间栅极层565M上的一个或多个上栅极层565U。
可以设置穿过上层间绝缘层522U、沿向下的方向(例如，朝着下结构503的上表面)延伸并且穿过一个或多个上栅极层565U的绝缘图案527。
可以设置穿过堆叠结构568并且暴露下结构503的开口530。垂直结构550可以设置在开口530中。垂直结构550可以穿过堆叠结构568，并且可以延伸到下结构503中。
垂直结构550可以包括下半导体图案531、绝缘芯区域546、焊盘图案548、沟道半导体层544、第一电介质层538、第二电介质层542和数据存储图案540。
下半导体图案531可以与下结构503接触。下半导体图案531可以面对下栅极层565L，并且可以设置在比中间栅极层565M低的水平高度上。绝缘芯区域546可以部分地填充下半导体图案531上的开口530。焊盘图案548可以设置在绝缘芯区域546上。沟道半导体层544可以覆盖绝缘芯区域546的下表面和侧表面，并且可以连接到焊盘图案548。沟道半导体层544可以连接到下半导体图案531。
第一电介质层538可以在下半导体图案531上设置在沟道半导体层544与堆叠结构568之间。第二电介质层542可以在下半导体图案531上设置在沟道半导体层544与第一电介质层538之间。数据存储图案540可以在下半导体图案531上面对中间栅极层565M和上栅极层565U，并且可以设置在第一电介质层538与第二电介质层542之间。
垂直结构550的与中间栅极层565M和上栅极层565U以及中间层间绝缘层522M和上层间绝缘层522U相邻的横截面结构可以与例如图2的垂直结构50的与例如图2的栅极层65以及例如图2的中间层间绝缘层22M和上层间绝缘层22U相邻的横截面结构基本相同。因此，垂直结构550的横截面结构可以与参照图2以及其中图2的'A'部分被放大的图3描述的垂直结构50的横截面结构基本相同。
可以设置与垂直结构550相邻的增强图案536。增强图案536可以由诸如氧化硅等的绝缘材料形成。在示例中，增强图案536可以包括下增强图案536L、上增强图案536U和中间增强图案536M，下增强图案536L介于第二下层间绝缘层522L2与垂直结构550之间并且接触下半导体图案531的上表面的一部分，上增强图案536U介于上层间绝缘层522U与垂直结构550之间，并且中间增强图案536M介于中间层间绝缘层522M与垂直结构550之间。
第一上绝缘层553和第二上绝缘层575可以顺序地布置在堆叠结构568上。可以设置穿过第一上绝缘层553和堆叠结构568的分隔结构572。每个分隔结构572可以包括分隔间隔物572a和分隔图案572b。分隔间隔物572a可以设置在分隔图案572b的侧表面上。在示例中，分隔间隔物572a可以由绝缘材料形成，并且分隔图案572b可以由导电材料形成。在另一个示例中，分隔结构572可以由绝缘材料形成。
导电线581可以设置在第二上绝缘层575上。接触塞578可以设置在导电线581与垂直结构550之间。
接下来，将参照图12来描述以上描述的下结构3的修改示例。图12是示出根据本发明构思的示例实施例的半导体器件的修改示例的截面图。
在修改示例中，参照图12，以上在图2中描述的下结构(例如，图2的下结构3)可以被替换为下结构3'，该下结构3'包括下衬底5、位于下衬底5上的外围电路区域7以及位于外围电路区域7上的上衬底9。下衬底5可以是半导体衬底。外围电路区域7可以包括外围电路布线7a以及覆盖外围电路布线7a的外围绝缘层7b。上衬底9可以是导电衬底。例如，上衬底9可以包括具有N型导电性的多晶硅和/或金属材料。
接下来，将参照图13A至图13F来描述根据本发明构思的示例实施例的形成半导体器件的方法的示例。图13A至图13F是示出沿着图1的横截线I-I'截取的区域的截面图，用于示出根据本发明构思的示例实施例的形成半导体器件的方法的示例。
参照图1和图13A，可以在下结构3上顺序地形成下水平模制层15和上水平连接图案17。下水平模制层15可以包括顺序堆叠的第一下水平模制层15a、第二下水平模制层15b和第三下水平模制层15c。
在示例中，第一下水平模制层15a和第三下水平模制层15c可以由第一材料(例如，氧化硅)形成，并且第二下水平模制层15b可以由与第一下水平模制层15a和第三下水平模制层15c的材料不同的第二材料(例如，氮化硅或多晶硅)来形成。
上水平连接图案17可以由多晶硅形成。例如，上水平连接图案17可以由具有N型导电性的多晶硅形成。
可以在上水平连接图案17上形成模制结构20。
模制结构20可以包括交替且重复地堆叠的多个层间绝缘层22和多个牺牲栅极层24。多个层间绝缘层22可以包括最下面的层间绝缘层22L、位于最下面的层间绝缘层22L上的多个中间层间绝缘层22M、以及位于多个中间层间绝缘层22M上的最上面的层间绝缘层22U。可以在最下面的层间绝缘层22L与最上面的层间绝缘层22U之间形成多个牺牲栅极层24。
多个层间绝缘层22可以由氧化硅形成，多个牺牲栅极层24可以由相对于多个层间绝缘层22具有蚀刻选择性的材料(例如，氮化硅)形成。
可以形成穿过最上面的层间绝缘层22U、沿向下的方向(例如，朝着下结构3的上表面3s)延伸并且穿过牺牲栅极层24中的一个或多个上牺牲栅极层的绝缘图案27。绝缘图案27可以由氧化硅形成。
可以形成穿过模制结构20、沿向下的方向(例如，朝着下结构3的上表面3s)延伸、顺序地穿过上水平连接图案17和下水平模制层15并且延伸到下结构3中的开口30。开口30可以形成为多个(例如，多个开口30)。在一些实施例中，当在俯视图中观察时，每个开口30可以具有圆形、椭圆形、卵形等。
参照图1和图13B，可以蚀刻层间绝缘层22，并且可以在层间绝缘层22的侧表面上形成初步增强层33。初步增强层33可以由多晶硅形成。
当第一下水平模制层15a和第三下水平模制层15c以及层间绝缘层22由相同的材料形成时，第一下水平模制层15a和第三下水平模制层15c可以随着层间绝缘层22的蚀刻一起被蚀刻，可以在第一下水平模制层15a的侧表面上形成第一下初步增强层33L1，并且可以在第三下水平模制层15c的侧表面上形成第二下初步增强层33L2。
参照图1和图13C，可以选择性地蚀刻牺牲栅极层24以形成凹陷区域34。
在示例中，当第二下水平模制层15b和牺牲栅极层24由相同的材料(例如，氮化硅)形成时，第二下水平模制层15b可以与牺牲栅极层24一起被蚀刻，以形成最下面的凹陷区域34L。
在另一示例中，当第二下水平模制层15b由与牺牲栅极层24不同的材料(例如，多晶硅)形成时，在选择性蚀刻牺牲栅极层24期间可以基本上不蚀刻第二下水平模制层15b。
在下文中，为了便于描述，将主要描述第二下水平模制层15b由与牺牲栅极层24相同的材料形成的示例。
参照图1和图13D，可以执行氧化工艺以形成增强图案36和衬底绝缘层37。氧化工艺可以是使硅氧化以形成氧化硅的工艺。
氧化工艺可以是使初步增强层(例如，图13C的初步增强层33)、第一下初步增强层和第二下初步增强层(例如，图13C的第一下初步增强层33L1和第二下初步增强层33L2)、上水平连接图案17和下结构3氧化以形成氧化硅的工艺。
增强图案36可以包括上增强图案36U、中间增强图案36M和下增强图案36L。可以通过使最上面的层间绝缘层22U的侧表面上的初步增强层(例如，图13C的初步增强层33)氧化来形成上增强图案36U。可以通过使中间层间绝缘层22M的侧表面上的初步增强层(例如，图13C的初步增强层33)氧化来形成中间增强图案36M。可以通过使最下面的层间绝缘层22L的侧表面上的初步增强层(例如，图13C的初步增强层33)、上水平连接图案17和第二下初步增强层(例如，图13C的第二下初步增强层33L2)氧化来形成下增强图案36L。可以通过使下结构3的由开口30暴露的表面以及第一下初步增强层(例如，图13C的第一下初步增强层33L1)氧化来形成衬底绝缘层37。
因此，可以形成参照图2至图4所描述的增强图案36和衬底绝缘层37。
在另一示例中，增强图案36可以通过替换为图8A和图8B的增强图案(例如，图8A和图8B的增强图案136)来形成。例如，在形成如图13A中的开口(例如，图13A的开口30)之后，可以蚀刻牺牲栅极层(例如，图13C的牺牲栅极层24)并使其凹陷，并且可以在蚀刻牺牲栅极层(例如，图13C的牺牲栅极层24)期间暴露的层间绝缘层22的表面上形成如图8A和图8B中的增强图案(例如，图8A和图8B的增强图案136)。可以由对牺牲栅极层(例如，图13C的牺牲栅极层24)进行蚀刻而产生的绝缘副产物来形成图8A和图8B的增强图案136。
在另一示例中，可以通过替换为增强图案(例如，图9的增强图案236)来形成增强图案36。例如，在形成如图13A中的开口(例如，图13A的开口30)之后，可以蚀刻牺牲栅极层(例如，图13C的牺牲栅极层24)并使其凹陷，并且可以沉积具有覆盖蚀刻牺牲栅极层(例如，图13C的牺牲栅极层24)期间暴露的层间绝缘层22的侧表面的低台阶覆盖性的氧化层，以形成图9所描述的增强图案(例如，图9的增强图案236)。
参照图1和图13E，可以在形成了增强图案36和衬底绝缘层37的开口30中形成垂直结构50。形成垂直结构50可以包括：形成共形地覆盖开口30的内壁的第一电介质层38；形成被限定在第一电介质层38上的凹陷区域34中的多个数据存储图案40；共形地形成第二电介质层42；共形地形成沟道半导体层44；在部分地填充开口30的沟道半导体层44上形成绝缘芯区域46；以及在绝缘芯区域46上形成焊盘图案48。
形成多个数据存储图案40可以包括：在覆盖开口30的内壁并且填充凹陷区域34的第一电介质层38上形成数据存储层；以及部分地蚀刻数据存储层以保留凹陷区域34中的数据存储层。
参照图1和图13F，可以在模制结构(例如，图13E的模制结构20)上形成第一上绝缘层53。在利用下水平连接图案59代替下水平模制层(例如，图13E的下水平模制层15)时，下水平连接图案59可以连接到沟道半导体层44。例如，可以形成穿过第一上绝缘层53、模制结构(例如，图13E的模制结构20)、上水平连接图案17和第三下水平模制层(例如，图13E的第三下水平模制层15c)并暴露第二下水平模制层(例如，图13E的第二下水平模制层15b)的初步沟槽，可以在初步沟槽的侧壁上形成牺牲间隔物，并且可以去除第二下水平模制层(例如，图13E的第二下水平模制层15b)。然后，可以顺序地蚀刻第一下水平模制层(例如，图13E的第一下水平模制层15a)、第三下水平模制层(例如，图13E的第三下水平模制层15c)、以及设置在下水平模制层(例如，图13E的下水平模制层15)与沟道半导体层44之间的第一电介质层38、数据存储图案40和第二电介质层42，可以蚀刻下增强图案36L的一部分和衬底绝缘层37的一部分，可以填充下结构3与上水平连接图案17之间的空间，可以形成接触沟道半导体层44的下水平连接图案59，并且可以去除牺牲间隔物。初步沟槽可以形成为暴露下结构3的沟槽56。
在示例中，下水平连接图案59和上水平连接图案17可以构成水平连接结构62。
牺牲栅极层(例如，图13E的牺牲栅极层24)可以通过沟槽56暴露。可以将通过沟槽56暴露的牺牲栅极层(例如，图13E的牺牲栅极层24)替换为栅极层65。形成栅极层65可以包括：去除通过沟槽56暴露的牺牲栅极层(例如，图13E的牺牲栅极层24)以形成空隙空间；形成共形地覆盖空隙空间的内壁的第一层66a；以及在第一层66a上形成填充空隙空间的第二层66b。因此，每个栅极层65可以包括第一层66a和第二层66b。在示例中，第一层66a可以由绝缘材料形成，第二层66b可以由导电材料形成。在另一示例中，第一层66a和第二层66b可以由不同的导电材料形成。
栅极层65和层间绝缘层22可以构成堆叠结构68。
随后，可以形成填充沟槽56的分隔结构72。分隔结构72可以包括位于沟槽56的侧壁上的分隔间隔物72a以及填充沟槽56的分隔图案72b。
返回参照图1至图4，可以在分隔结构72和第一上绝缘层53上形成第二上绝缘层75。可以形成穿过第一上绝缘层53和第二上绝缘层75的接触塞78。可以在接触塞78上形成导电线81。导电线81可以是位线。导电线81可以通过接触塞78电连接到垂直结构50的焊盘图案48。
接下来，将参照图14A至图14C来描述形成参照图11描述的半导体器件的方法。图14A至图14C是示出形成参照图11描述的半导体器件的方法的截面图。
参照图14A，可以在下结构503上形成模制结构520。模制结构520可以包括交替且重复地堆叠的层间绝缘层522和牺牲栅极层524。层间绝缘层522可以由氧化硅形成，牺牲栅极层524可以由相对于层间绝缘层522具有蚀刻选择性的材料(例如，氮化硅)形成。
层间绝缘层522可以包括：第一下层间绝缘层522L1、位于第一下层间绝缘层522L1上的第二下层间绝缘层522L2、位于第二下层间绝缘层522L2上的中间层间绝缘层522M、以及位于中间层间绝缘层522M上的上层间绝缘层522U。牺牲栅极层524可以包括：位于第一下层间绝缘层522L1与第二下层间绝缘层522L2之间的下牺牲栅极层524L、位于下牺牲栅极层524L上的中间牺牲栅极层524M以及位于中间牺牲栅极层524M上的一个或多个上牺牲栅极层524U。
可以形成穿过上层间绝缘层522U、沿向下的方向(例如，朝着下结构503的上表面)延伸并穿过一个或多个上牺牲栅极层524U的绝缘图案527。
可以形成穿过模制结构520并暴露下结构503的开口530。
可以执行外延生长工艺以形成从下结构503外延生长的下半导体图案531。当下结构503形成为硅衬底时，可以通过外延生长工艺由硅形成下半导体图案531。下半导体图案531的上表面可以位于比中间牺牲栅极层524M的垂直高度低的垂直高度处。
参照图14B，在下半导体图案531上，可以蚀刻由开口530暴露的层间绝缘层522，并且可以在层间绝缘层522的侧表面上形成初步增强层533。初步增强层533可以由多晶硅形成。
初步增强层533可以包括：与由位于下半导体图案531上的开口530暴露的第二下层间绝缘层522L2接触的初步增强层533；与由开口530暴露的上层间绝缘层522U接触的初步增强层533；以及与由开口530暴露的中间层间绝缘层522M接触的初步增强层533。
参照图14C，可以执行氧化工艺以使初步增强层533的表面和下半导体图案531的表面氧化，以形成增强图案536。
增强图案536可以包括：通过使与第二下层间绝缘层522L2接触的初步增强层533和下半导体图案531的上表面氧化来形成的下增强图案536L；通过使与上层间绝缘层522U接触的初步增强层533氧化来形成的上增强图案536U；以及通过使与中间层间绝缘层522M接触的初步增强层533氧化来形成的中间增强图案536M。
随后，可以共形地形成第一电介质层538。可以在第一电介质层538上形成数据存储图案540。可以在增强图案536之间(例如，在Z方向上相邻的增强图案536之间)形成数据存储图案540。形成数据存储图案540可以包括：在第一电介质层538上形成数据存储层；以及部分地蚀刻数据存储层以使数据存储层保留在增强图案536之间。
返回参照图11，可以在数据存储图案540上共形地形成第二电介质层542，并且可以蚀刻第一电介质层538的下部和第二电介质层542的下部，以暴露下半导体图案531的上表面的至少一部分。可以共形地形成覆盖第二电介质层542和下半导体图案531的沟道半导体层544，可以在沟道半导体层544上形成部分地填充开口530的绝缘芯区域546，并且可以在绝缘芯区域546上形成焊盘图案548。因此，可以在开口530中形成包括下半导体图案531、第一电介质层538、数据存储图案540、第二电介质层542、沟道半导体层544、绝缘芯区域546和焊盘图案548的垂直结构550。
可以在模制结构(例如，图14C的模制结构520)上形成第一上绝缘层553。可以形成穿过第一上绝缘层553和模制结构(例如，图14C的模制结构520)的沟槽，可以去除通过沟槽暴露的牺牲栅极层(例如，图14C的牺牲栅极层524)以形成空隙空间，可以形成填充空隙空间的栅极层565，并且可以形成填充沟槽的分隔结构572。
可以在分隔结构572和第一上绝缘层553上形成第二上绝缘层575。可以形成穿过第一上绝缘层553和第二上绝缘层575并且电连接到垂直结构550的焊盘图案548的接触塞578。可以在接触塞578上形成导电线581。
根据本发明构思的实施例，可以提供一种能够提高集成度的半导体器件及其形成方法。根据示例实施例的半导体器件可以包括：在垂直方向上隔离的数据存储图案。由于数据存储图案在垂直方向上被隔离，因此可以改善在数据存储图案中俘获的电荷的保持特性。
尽管上面已经示出和描述了示例实施例，但是对于本领域技术人员而言将显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变化。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
下结构；
堆叠结构，所述堆叠结构位于所述下结构上并且具有开口；
垂直结构，所述垂直结构位于所述开口中；
接触结构，所述接触结构位于所述垂直结构上；以及
导电线，所述导电线位于所述接触结构上，
其中，所述堆叠结构包括多个栅极层和多个层间绝缘层，
其中，所述垂直结构包括绝缘芯区域、沟道半导体层、多个数据存储图案、第一电介质层和第二电介质层，
其中，所述绝缘芯区域沿垂直方向延伸，所述垂直方向垂直于所述下结构的上表面，
其中，所述沟道半导体层覆盖所述绝缘芯区域的侧表面和下表面，
其中，所述多个数据存储图案位于所述沟道半导体层与所述多个栅极层之间，并且在所述垂直方向上彼此间隔开，
其中，所述第一电介质层的至少一部分设置在所述多个数据存储图案与所述多个栅极层之间，
其中，所述第二电介质层的至少一部分设置在所述多个数据存储图案与所述沟道半导体层之间，并且
其中，所述绝缘芯区域在面对所述多个栅极层的区域中包括具有增加的宽度的多个第一凸部。
2.根据权利要求1所述的半导体器件，其中，所述绝缘芯区域还包括：在面对所述多个层间绝缘层的区域中的多个第二凸部以及位于所述多个第一凸部与所述多个第二凸部之间的凹部，所述多个第二凸部具有增加的宽度，所述凹部具有减小的宽度。
3.根据权利要求1所述的半导体器件，
其中，所述多个数据存储图案中的每一者包括第一侧表面和第二侧表面，所述第一侧表面面对所述多个栅极层中的相应的栅极层，所述第二侧表面面对所述沟道半导体层，
其中，所述多个数据存储图案中的每一者包括：与所述第一侧表面相邻的第一部分、与所述第二侧表面相邻的第二部分、以及位于所述第一部分与所述第二部分之间的最小垂直厚度部分，并且
其中，所述最小垂直厚度部分的垂直厚度小于所述第一部分的最大垂直厚度和所述第二部分的最大垂直厚度。
4.根据权利要求3所述的半导体器件，其中，所述最小垂直厚度部分与所述第一侧表面之间的距离小于所述最小垂直厚度部分与所述第二侧表面之间的距离。
5.根据权利要求3所述的半导体器件，其中，所述最小垂直厚度部分与所述第一侧表面之间的距离大于所述最小垂直厚度部分与所述第二侧表面之间的距离。
6.根据权利要求1所述的半导体器件，
其中，所述多个数据存储图案中的每一者包括第一侧表面和第二侧表面，所述第一侧表面面对所述多个栅极层中的相应的栅极层，所述第二侧表面面对所述沟道半导体层，
其中，所述多个数据存储图案中的至少一部分数据存储图案还包括位于所述第一侧表面与所述第二侧表面之间的空隙，并且
其中，所述空隙与所述第一侧表面之间的距离大于所述空隙与所述第二侧表面之间的距离。
7.根据权利要求1所述的半导体器件，
其中，所述多个数据存储图案中的每一者包括第一侧表面和第二侧表面，所述第一侧表面面对所述多个栅极层中的相应的栅极层，所述第二侧表面面对所述沟道半导体层，
其中，所述多个数据存储图案中的至少一部分数据存储图案还包括位于所述第一侧表面与所述第二侧表面之间的空隙，并且
其中，所述空隙与所述第一侧表面之间的距离小于所述空隙与所述第二侧表面之间的距离。
8.根据权利要求1所述的半导体器件，
其中，所述多个数据存储图案中的每一者包括第一侧表面和第二侧表面，所述第一侧表面面对所述多个栅极层中的相应的栅极层，所述第二侧表面面对所述沟道半导体层，并且
其中，所述第二侧表面的至少一部分是凹形形状。
9.根据权利要求1所述的半导体器件，其中，所述多个数据存储图案中的每一者的上表面和下表面中的至少一者是凹形形状。
10.根据权利要求1所述的半导体器件，所述半导体器件还包括：
水平连接结构，所述水平连接结构位于所述下结构与所述堆叠结构之间，
其中，所述水平连接结构包括下水平连接图案以及位于所述下水平连接图案上的上水平连接图案，
其中，所述垂直结构穿过所述堆叠结构，沿向下的方向延伸以穿过所述水平连接结构，并且延伸到所述下结构中，
其中，所述上水平连接图案与所述垂直结构的所述沟道半导体层间隔开，并且
其中，所述下水平连接图案与所述垂直结构的所述沟道半导体层接触。
11.根据权利要求10所述的半导体器件，其中，所述绝缘芯区域还包括面对所述下水平连接图案的下凸部。
12.根据权利要求1所述的半导体器件，其中，所述绝缘芯区域还包括在面对所述层间绝缘层的区域中的具有减小的宽度的凹部。
13.根据权利要求1所述的半导体器件，其中，所述绝缘芯区域在面对所述层间绝缘层的区域中具有恒定的宽度。
14.一种半导体器件，所述半导体器件包括：
下结构；
堆叠结构，所述堆叠结构包括顺序地堆叠在所述下结构上的层间绝缘层和栅极层；以及
垂直结构，所述垂直结构穿过所述堆叠结构，
其中，所述垂直结构包括：绝缘芯区域，所述绝缘芯区域穿过所述层间绝缘层和所述栅极层；沟道半导体层，所述沟道半导体层至少覆盖所述绝缘芯区域的侧表面；数据存储图案，所述数据存储图案位于所述沟道半导体层与所述栅极层之间；第一电介质层，所述第一电介质层至少介于所述数据存储图案与所述栅极层之间；和第二电介质层，所述第二电介质层至少介于所述数据存储图案与所述沟道半导体层之间，
其中，所述数据存储图案具有面对所述栅极层的第一侧表面和面对所述沟道半导体层的第二侧表面，并且
其中，所述数据存储图案的所述第二侧表面具有凹部。
15.根据权利要求14所述的半导体器件，其中，所述数据存储图案的所述第二侧表面在所述凹部上方或者在所述凹部下方具有弯曲形状。
16.根据权利要求14所述的半导体器件，
其中，所述绝缘芯区域包括：第一凹部；第一凸部，所述第一凸部的宽度大于所述第一凹部的宽度并且设置在所述第一凹部上；以及第二凹部，所述第二凹部的宽度小于所述第一凸部的宽度并且设置在所述第一凸部上，
其中，所述第一凸部面对所述数据存储图案，并且
其中，所述第一凹部中的具有最小水平宽度的部分和所述第二凹部中的具有最小水平宽度的部分面对所述栅极层。
17.根据权利要求16所述的半导体器件，其中，在垂直方向上，所述第一凹部中的具有所述最小水平宽度的所述部分与所述第二凹部中的具有所述最小水平宽度的所述部分之间的距离小于所述栅极层的厚度，并且大于所述数据存储图案的最大厚度。
18.根据权利要求16所述的半导体器件，
其中，所述绝缘芯区域还包括第二凸部，所述第二凸部的宽度大于所述第一凹部的宽度并且设置在所述第一凹部下方，并且
其中，所述第二凸部面对所述层间绝缘层。
19.根据权利要求18所述的半导体器件，其中，所述第二凸部中的具有最大水平宽度的部分与所述第一凹部中的具有所述最小水平宽度的所述部分之间的距离大于所述第一凹部中的具有所述最小水平宽度的所述部分与所述第一凸部中的具有最大水平宽度的部分之间的距离。
20.一种半导体器件，所述半导体器件包括：
下结构；
堆叠结构，所述堆叠结构包括顺序地堆叠在所述下结构上的层间绝缘层和栅极层；以及
垂直结构，所述垂直结构穿过所述堆叠结构，
其中，所述垂直结构包括：绝缘芯区域，所述绝缘芯区域穿过所述层间绝缘层和所述栅极层；沟道半导体层，所述沟道半导体层至少覆盖所述绝缘芯区域的侧表面；数据存储图案，所述数据存储图案位于所述沟道半导体层与所述栅极层之间；第一电介质层，所述第一电介质层至少介于所述数据存储图案与所述栅极层之间；和第二电介质层，所述第二电介质层至少介于所述数据存储图案与所述沟道半导体层之间，并且
其中，所述绝缘芯区域在面对所述栅极层的部分中具有至少两个拐点。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022252461A1 (zh) * 2021-06-04 2022-12-08 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
US11877452B2 (en) * 2021-03-04 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
US11895834B2 (en) * 2021-12-28 2024-02-06 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5356005B2 (ja) 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8187938B2 (en) 2009-04-13 2012-05-29 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
US9553146B2 (en) * 2014-06-05 2017-01-24 Sandisk Technologies Llc Three dimensional NAND device having a wavy charge storage layer
US9666593B2 (en) 2014-09-29 2017-05-30 Sandisk Technologies Llc Alternating refractive index in charge-trapping film in three-dimensional memory
US10672785B2 (en) 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
US9997533B2 (en) 2015-10-06 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
KR102624498B1 (ko) 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10115732B2 (en) 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
KR20180012640A (ko) 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
US10290642B2 (en) 2017-09-30 2019-05-14 Intel Corporation Flash memory devices incorporating a polydielectric layer
KR102476135B1 (ko) * 2018-10-19 2022-12-12 삼성전자주식회사 반도체 소자 및 그 형성 방법
US10700090B1 (en) * 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022252461A1 (zh) * 2021-06-04 2022-12-08 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法

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