JP2008311312A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】周辺回路部の下部ゲート電極がメモリーセル部の下部ゲート電極に比べて厚いとともにメモリーセル用トランジスタの電気的特性と周辺回路用トランジスタの動作の安定性が両立されており、かつ、微細化および高集積化が図られた半導体装置を提供する。
【解決手段】半導体層１のメモリーセル形成領域６および周辺回路形成領域７上に第１の絶縁膜２を設ける。領域７内の厚さを領域６内の厚さよりも厚くして第１の絶縁膜２上に第１の電極層３を設ける。領域６，７内に複数個の素子分離領域５を形成する。各素子分離領域５および第１の電極層３上に第２の絶縁膜８を設ける。第２の絶縁膜８上に第２の電極層１２を設けるとともに、領域６，７内において第２の絶縁膜８を貫通して第１の電極層３の内部に至る各開口部１１ａ，１１ｂ内に第２の電極層１２の一部を埋め込んで第１の電極層３に電気的に接続する。
【選択図】 図３

Description

本発明は、半導体装置およびその製造方法に係り、特に浮遊ゲート電極および制御ゲート電極を有する不揮発性メモリーセル用のトランジスタと周辺回路用のトランジスタとが同一の基板上に混載される半導体装置およびその製造方法に関する。
半導体装置の中には、フラッシュメモリーと呼ばれる不揮発性半導体記憶装置がある。
一般的なフラッシュメモリーでは、例えば特許文献１に開示されているように、下部ゲート電極である浮遊ゲート電極および上部ゲート電極である制御ゲート電極の２つのゲート電極を有する不揮発性メモリーセル用のトランジスタと、この不揮発性メモリーセル用トランジスタと略同じ構造からなる周辺回路用のトランジスタとが同一のシリコン基板上に混載されている。これらメモリーセル用トランジスタおよび周辺回路用トランジスタは、通常、略同じ工程で並行して形成され、ともにポリシリコン層からなる浮遊ゲート電極と制御ゲート電極との間に絶縁膜を挟んだ構造を有している。また、メモリーセル部および周辺回路部ともに一部のトランジスタについては、浮遊ゲート電極となるポリシリコン層（ＦＧ poly-Ｓｉ層）と制御ゲート電極となるポリシリコン層（ＣＧ poly-Ｓｉ層）とを電気的に接続するために、ＦＧ poly-Ｓｉ層を露出する開口部がエッチングによりＦＧ poly-Ｓｉ層上の絶縁膜の一部を貫通して形成される。
近年、フラッシュメモリーを微細化しつつメモリーセルの書き込み速度を改善する要請が高まっており、このためにはＦＧ poly-Ｓｉ層を薄く形成する必要がある。通常は、周辺回路部のトランジスタに形成する前記開口部はメモリーセル部の選択トランジスタに形成する前記開口部に比べて開口面積を大きくするので、開口部を形成する際のＦＧ poly-Ｓｉ層の削られる量（深さ）はメモリーセル部に比べて周辺回路部の方が大きくなる。このため、メモリーセル部におけるＦＧ poly-Ｓｉ層の厚さ（Ｔ cell）に合わせて周辺回路部におけるＦＧ poly-Ｓｉ層の厚さ（Ｔ peri）を同程度に薄くすると、周辺回路部において開口部がＦＧ poly-Ｓｉ層を突き抜けてシリコン基板の内部まで達してしまい、その開口部にコンタクト用の導電膜を埋め込んだ場合にゲート電極−Ｓｉ基板間のショートを引き起こす、という問題がある。また、周辺回路部では、ＦＧ poly-Ｓｉ層を抵抗素子として用いているため、ＦＧ poly-Ｓｉ層を薄膜化すると所望の抵抗値を確保できなくなる、という問題もある。さらに、これらの問題を回避するために、ＦＧ poly-Ｓｉ層や開口部をメモリーセル部と周辺回路部とでそれぞれ個別に形成する工程が考えられるが、工程数が増えて生産効率が低下する、という問題が発生する。
特開２００２−１７６１１４号公報
本発明では、上述の問題点を解決するとともに、微細化および高集積化に優れた半導体装置を提供する。また、そのような半導体装置を効率よく製造することができる半導体装置の製造方法を提供する。
前記課題を解決するために、本発明の一態様に係る半導体装置は、表面上にメモリーセルおよび周辺回路が形成される半導体層と、前記メモリーセルが形成される領域および前記周辺回路が形成される領域にわたって前記半導体層の表面上に設けられた第１の絶縁膜と、前記周辺回路形成領域内の厚さを前記メモリーセル形成領域内の厚さよりも厚くして前記第１の絶縁膜の上に設けられた第１の電極層と、この第１の電極層および前記第１の絶縁膜を貫通して前記半導体層の内部に至るとともに、前記メモリーセル形成領域内では上面を前記第１の電極層の上面よりも下げられて複数箇所に形成された素子分離領域と、これら各素子分離領域および前記第１の電極層の上に設けられた第２の絶縁膜と、この第２の絶縁膜を前記第１の電極層および前記各素子分離領域との間に挟んで前記第２の絶縁膜の上に設けられているとともに、前記メモリーセル形成領域および前記周辺回路形成領域の各領域において前記第２の絶縁膜を貫通して前記第１の電極層の内部に至って形成された各開口部内に一部を埋め込まれて前記第１の電極層に電気的に接続された第２の電極層と、を具備することを特徴とするものである。
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、半導体層の表面上のメモリーセルが形成される領域および周辺回路が形成される領域にわたって第１の絶縁膜および第１の電極層を積層して設けるとともに、前記第１の電極層および前記第１の絶縁膜を貫通して前記半導体層の内部に至る素子分離領域を複数箇所に形成し、前記メモリーセル形成領域内の前記第１の電極層の上面を前記周辺回路形成領域内の前記第１の電極層の上面よりも低い位置まで後退させるとともに、この後退した前記第１の電極層の上面よりもさらに低い位置まで前記メモリーセル形成領域内の前記各素子分離領域の上面を後退させ、前記各素子分離領域および前記第１の電極層の上に第２の絶縁膜を設けるとともに、この第２の絶縁膜を貫通して前記第１の電極層の内部に至る開口部を前記メモリーセル形成領域および前記周辺回路形成領域の各領域内に並行して形成し、前記第２の絶縁膜の上に第２の電極層を設けるとともに、この第２の電極層の一部を前記各開口部内に埋め込んで前記第１の電極層に電気的に接続する、ことを特徴とするものである。
本発明の一態様に係る半導体装置は、周辺回路部の下部ゲート電極がメモリーセル部の下部ゲート電極に比べて厚いとともにメモリーセル用トランジスタの電気的特性と周辺回路用トランジスタの動作の安定性が両立されており、かつ、微細化および高集積化が図られている。
また、本発明の他の態様に係る半導体装置の製造方法によれば、本発明の一態様に係る半導体装置を効率よく製造することができる。
以下、本発明に係る一つの実施形態を図１〜図５を参照しつつ説明する。本実施形態においては、浮遊ゲート電極および制御ゲート電極を有する不揮発性メモリーセル用のトランジスタと周辺回路用のトランジスタとが同一の基板上に混載される半導体装置およびその製造方法について説明する。
先ず、図１（ａ）に示すように、半導体層としてのシリコン基板１の表面上にメモリーセルのトンネル絶縁膜（ゲート絶縁膜）となる第１の絶縁膜２を全面的に設ける。ここでは、膜厚が約８〜１０ｎｍであるシリコン酸化膜（ＳｉＯ2 膜）を形成する。続けて、シリコン酸化膜（トンネル酸化膜）２の上にメモリーセルの浮遊ゲート電極となる第１の電極層３を全面的に設ける。この第１の電極層３には、通常、不純物としてのリン（Ｐ）が約３ｅ２０ atoms ／ｃｍ3 ドーピングされたポリシリコン膜が用いられる。ここでは、第１の電極層３として、膜厚が約５０〜１００ｎｍであるリンドープポリシリコン膜をＣＶＤ法により形成する。
続けて、リンドープポリシリコン膜３およびシリコン酸化膜２を貫通してシリコン基板１の内部に達する素子分離用溝４を異方性エッチングにより複数箇所に形成する。続けて、メモリーセルおよび素子領域を分離するための各素子分離用溝４の内部にシリコン酸化膜（ＳｉＯ2 膜）等からなる絶縁膜を充填するため、ＣＶＤ法により絶縁膜をシリコン基板１上に全面的に設ける。続けて、リンドープポリシリコン膜３の表面が露出するまでリンドープポリシリコン膜３の表面上の絶縁膜をＣＭＰ法により研磨する。これにより、各素子分離用溝４の内部に絶縁膜が埋め込まれてＳＴＩ（ Shallow Trench Isolation ）およびメモリ素子分離用の素子分離用絶縁膜５が複数箇所に形成される。
なお、図１（ａ）中一点鎖線の左側の領域はメモリーセルが形成されるメモリーセル形成領域（メモリーセル部）６となる。また、図１（ａ）中一点鎖線の右側の領域は周辺回路が形成される周辺回路形成領域（周辺回路部）７となる。この分離は素子分離用溝４上にてなされる。そして、この図１（ａ）におけるメモリーセル形成領域６および周辺回路形成領域７の定義は、後に参照する図１（ｂ）〜図３においても同様とする。
次に、図１（ｂ）に示すように、メモリーセル形成領域６内のリンドープポリシリコン膜３ａおよび素子分離領域５ａの上面を、周辺回路形成領域７内のリンドープポリシリコン膜３ｂの上面よりも低い位置まで後退させる。具体的には、先ず、図示は省略するが、メモリーセル形成領域６および周辺回路形成領域７の両領域にわたってリンドープポリシリコン膜３および素子分離領域５の表面上にフォトレジストからなるマスク層を設ける。続けて、このマスク層をパターニングして、メモリーセル形成領域６と周辺回路形成領域７との境界部に形成された素子分離領域５ｂおよび周辺回路形成領域７内のリンドープポリシリコン膜３ｂの表面上にのみマスク層を残す。これにより、メモリーセル形成領域６内のリンドープポリシリコン膜３ａおよび素子分離領域５ａの表面はマスク層から露出される。
続けて、マスク層から露出されたメモリーセル形成領域６内のリンドープポリシリコン膜３ａおよび各素子分離領域５ａの上部をＲＩＥ（ Reactive Ion Etching ）プロセスにより削る。この際、エッチングガスには、各素子分離領域５ａを構成するシリコン酸化膜をリンドープポリシリコン膜３ａに比べてより速く削ることができるガスを用いる。これにより、メモリーセル形成領域６内のリンドープポリシリコン膜３ａの上面を周辺回路形成領域７内のリンドープポリシリコン膜３ｂの上面よりも低い位置まで後退させる。また、これと並行して、メモリーセル形成領域６内の各素子分離領域５ａの上面をメモリーセル形成領域６内のリンドープポリシリコン膜３ａの上面よりもさらに低い位置まで自己整合的かつ選択的に後退させる。ここでは、各素子分離領域５ａがリンドープポリシリコン膜３ａに比べて約３０ｎｍ深く削れるようにＲＩＥプロセスを調整する。
このような設定の下、ＲＩＥプロセスを実行することにより、各素子分離領域５ａを、それらの上面が周辺回路形成領域７内のリンドープポリシリコン膜３ｂの上面から約４０ｎｍ下がるまで削る。これにより、メモリーセル形成領域６内のリンドープポリシリコン膜３ａは、その上面が周辺回路形成領域７内のリンドープポリシリコン膜３ｂの上面から約１０ｎｍ下側に位置するまで削られる。この結果、メモリーセル形成領域６内のリンドープポリシリコン膜３ａの膜厚は、周辺回路形成領域７内のリンドープポリシリコン膜３ｂの膜厚に比べて約１０ｎｍ薄くなる。すなわち、メモリーセル形成領域６内のリンドープポリシリコン膜３ａの膜厚約４０〜９０ｎｍとなる。このＲＩＥプロセスを終了した後、周辺回路形成領域７内のリンドープポリシリコン膜３ｂおよび素子分離領域５ｂの表面上からマスク層を取り除く。
続けて、上面を後退させられたメモリーセル形成領域６内のリンドープポリシリコン膜３ａおよび各素子分離領域５ａ、ならびに周辺回路形成領域７内のリンドープポリシリコン膜３ｂおよび素子分離領域５ｂの表面上に電極間絶縁膜となる第２の絶縁膜８を全面的に設ける。この第２の絶縁膜８としては、例えば上下２層のシリコン酸化膜（ＳｉＯ2 膜）の間に１層のシリコン窒化膜（ＳｉＮ膜）を挟んだいわゆるＯＮＯ構造からなる積層絶縁膜を形成すればよい。
次に、図１（ｃ）に示すように、第２の絶縁膜８の表面上にフォトレジストからなるマスク層９を全面的に設ける。続けて、マスク層９をパターニングして、第２の絶縁膜８の表面の一部を露出する開口部１０ａ，１０ｂをマスク層９を貫通させてメモリーセル形成領域６および周辺回路形成領域７の各領域内に形成する。これら各開口部１０ａ，１０ｂは、後述する第２の電極層１２をメモリーセル形成領域６および周辺回路形成領域７の各領域内のリンドープポリシリコン膜３ａ，３ｂの内部に埋め込むために形成される各開口部１１ａ，１１ｂに応じた位置に形成される。
次に、図２（ａ）に示すように、通常のリソグラフィ工程およびエッチング工程により各開口部１０ａ，１０ｂ内に表面が露出された第２の絶縁膜８を除去して、メモリーセル形成領域６および周辺回路形成領域７の各領域内のリンドープポリシリコン膜３ａ，３ｂの表面の一部を各開口部１０ａ，１０ｂ内に露出させる。続けて、同様の工程により、各開口部１０ａ，１０ｂの下方の各リンドープポリシリコン膜３ａ，３ｂをそれぞれ所定の深さまで並行して掘り下げる。これにより、第２の絶縁膜８を貫通して各リンドープポリシリコン膜３ａ，３ｂの内部に至る開口部１１ａ，１１ｂが、メモリーセル形成領域６および周辺回路形成領域７の各領域内に並行して形成される。具体的には、これら各開口部１１ａ，１１ｂは、メモリーセル形成領域６および周辺回路形成領域７のうち特に後述する各トランジスタ素子１６，１７が形成されるトランジスタ領域１３ａ，１３ｂ内に形成される。
ここで、図４および図５を参照しつつ、各開口部１１ａ，１１ｂの開口面積と各開口部１１ａ，１１ｂの深さとの関係について説明する。図４は、各開口部１１ａ，１１ｂの開口面積と、各開口部１１ａ，１１ｂを形成する際にリンドープポリシリコン膜３ａ，３ｂが削れられる深さ（量）との関係を示す表である。また、図５は、図４に示す関係をプロットしてグラフにしたものである。
図４および図５に示すように、リンドープポリシリコン膜３ａ，３ｂをエッチングにより削って各開口部１１ａ，１１ｂを形成する場合、各開口部１１ａ，１１ｂの開口面積が大きくなるに連れて各リンドープポリシリコン膜３ａ，３ｂの削れられる深さ（量）が大きくなる。また、通常は、周辺回路形成領域（周辺回路部）７に形成される開口部１１ｂは、メモリーセル形成領域（メモリーセル部）６に形成される開口部に比べて開口面積が大きい。このため、周辺回路形成領域７のリンドープポリシリコン膜３ｂの膜厚がメモリーセル形成領域６のリンドープポリシリコン膜３ａと同程度かそれ以下であると、各開口部１１ａ，１１ｂを同じエッチング工程により並行して形成する際に開口部１１ｂがその直下のリンドープポリシリコン膜３ｂやシリコン酸化膜２を突き抜けてシリコン基板１の内部に達して形成されるおそれがある。これは、ゲート電極−シリコン基板間のショートが発生する原因となる。
したがって、リンドープポリシリコン膜３ａ，３ｂは、各開口部１１ａ，１１ｂの開口面積や深さに応じてそれぞれ異なる膜厚に形成する必要がある。より具体的には、周辺回路形成領域７のリンドープポリシリコン膜３ｂの膜厚は、周辺回路形成領域７に開口部１１ｂを形成する際にリンドープポリシリコン膜３ｂが削られる深さからメモリーセル形成領域６に開口部１１ａを形成する際にリンドープポリシリコン膜３ａが削られる深さを差し引いた値に、メモリーセル形成領域６のリンドープポリシリコン膜３ａの膜厚を足し合わせた値と同等以上の大きさに設定することになる。これを数式的に示すと、次のようになる。周辺回路形成領域７のリンドープポリシリコン膜３ｂの膜厚 ＞ メモリーセル形成領域６のリンドープポリシリコン膜３ａの膜厚 ＋ ［（周辺回路形成領域７に開口部１１ｂを形成する際にリンドープポリシリコン膜３ｂが削られる深さ）−（メモリーセル形成領域６に開口部１１ａを形成する際にリンドープポリシリコン膜３ａが削られる深さ）］。
本実施形態では、メモリーセル形成領域６には開口面積が約０．０１５μｍ2 の開口部１１ａを形成する。すると、開口部１１ａの深さは、図４および図５に示すように、約２０ｎｍとなる。これに対して、周辺回路形成領域７には開口面積が約０．１μｍ2 の開口部１１ｂを形成する。すると、開口部１１ｂの深さは、図４および図５に示すように、約３０ｎｍとなる。この場合、周辺回路形成領域７に開口部１１ｂを形成する際にリンドープポリシリコン膜３ｂが削られる深さからメモリーセル形成領域６に開口部１１ａを形成する際にリンドープポリシリコン膜３ａが削られる深さを差し引いた値は約１０ｎｍとなる。また、前述したように、上面を約１０ｎｍ後退させられたメモリーセル形成領域６のリンドープポリシリコン膜３ａの膜厚（Ｔ cell）は約４０〜９０ｎｍとなっている。それとともに、周辺回路形成領域７のリンドープポリシリコン膜３ｂの膜厚（Ｔ peri）は約５０〜１００ｎｍとなっている。
したがって、本実施形態では、シリコン基板１上に残されたメモリーセル形成領域６のリンドープポリシリコン膜３ａの膜厚および周辺回路形成領域７のリンドープポリシリコン膜３ｂの膜厚は、前述した関係を満たしている。このため、開口部１１ｂがその直下のリンドープポリシリコン膜３ｂやシリコン酸化膜２を突き抜けてシリコン基板１の内部に達して形成されるおそれはない。なお、以上説明した工程によれば、開口部１１ａの直下のリンドープポリシリコン膜３ａの膜厚および開口部１１ｂの直下のリンドープポリシリコン膜３ｂの膜厚は、ともに約２０〜７０ｎｍとなっており、略同じ大きさである。各開口部１１ａ，１１ｂを形成するＲＩＥプロセスを終了した後、第２の絶縁膜８の表面上からマスク層９を取り除く。
次に、図２（ｂ）に示すように、各開口部１１ａ，１１ｂが形成された第２の絶縁膜８の表面上に全面的に第２の電極層１２を設ける。ここでは、第２の電極層１２として、高融点金属層または高融点金属シリサイド層をＣＶＤ法、スパッタリング法、または加熱処理などにより形成する。第２の電極層１２の一部は、第２の絶縁膜８を貫通して各開口部１１ａ，１１ｂ内に埋め込まれる。これにより、メモリーセル形成領域６および周辺回路形成領域７の各領域のトランジスタ形成領域１３ａ，１３ｂにおいて、第２の電極層１２と第１の電極層であるリンドープポリシリコン膜３ａ，３ｂとが電気的に直接接続される。
次に、図２（ｃ）に示すように、メモリーセル形成領域６と周辺回路形成領域７との境界部に形成された素子分離領域５ｂの上方の第２の電極層１２および第２の絶縁膜８の一部をエッチングにより削って開口部１４を形成する。これにより、素子分離領域５ｂの上面の一部を開口部１４内に露出させる。それとともに、図示は省略するが、第２の電極層１２、第２の絶縁膜８、およびリンドープポリシリコン膜３ａ，３ｂを所定のゲートパターンに加工する。続けて、図示は省略するが、イオン注入法および熱拡散処理によりシリコン基板１の表層部に不純物を注入して拡散させる。これにより、シリコン基板１の表層部に図示しないソース・ドレイン拡散層を形成する。
これまでの工程により、メモリーセル形成領域６のトランジスタ形成領域１３ａ内には、浮遊ゲート電極（下部ゲート電極）となるリンドープポリシリコン膜３ａと制御ゲート電極（下部ゲート電極）となる第２の電極層１２との間に電極間絶縁膜となる第２の絶縁膜８を挟んでなるメモリーセル用のフローティングゲート型トランジスタ１５が、各素子分離領域５ａにより互いに電気的に分離されて複数個形成される。それとともに、メモリーセル形成領域６のトランジスタ形成領域１３ａ内には、開口部１１ａを介して第２の電極層１２とリンドープポリシリコン膜３ａとが電気的に直接接続された選択トランジスタ１６が、素子分離領域５ａにより各メモリーセル用トランジスタ１５から電気的に分離されて形成される。メモリーセル形成領域６のトランジスタ形成領域１３ａのうち、特にフローティングゲート型トランジスタ１５が形成される領域は、メモリーセルアレイ領域とも称される。
また、周辺回路形成領域７のトランジスタ形成領域１３ｂ内には、メモリーセル形成領域６の選択トランジスタ１６と同様に、開口部１１ｂを介して第２の電極層１２とリンドープポリシリコン膜３ｂとが電気的に直接接続された周辺回路用トランジスタ１７が、素子分離領域５ｂにより各メモリーセル用トランジスタ１５および選択トランジスタ１６から電気的に分離されて形成される。なお、この周辺回路用トランジスタ１７においては、リンドープポリシリコン膜３ｂは抵抗として用いられる。
次に、図３に示すように、第２の電極層１２の表面上に層間絶縁膜となる第３の絶縁膜１８を全面的に設ける。この際、第３の絶縁膜１８により素子分離領域５ｂの上に形成された開口部１４の内部を埋め込む。この第３の絶縁膜１８は、例えばシリコン酸化膜（ＳｉＯ2 膜）などの一般的な絶縁膜や、比誘電率がシリコン酸化膜よりも低いいわゆる低比誘電率絶縁膜を用いて形成すればよい。
続けて、メモリーセル形成領域６内において素子分離領域５ｂの上に形成された第２の電極層１２ａの上方の第３の絶縁膜１８を貫通して、第２の電極層１２ａに電気的に接続されるコンタクトプラグ１９ａを形成する。また、これと並行して、周辺回路形成領域７内には、トランジスタ１７が有する第２の絶縁膜８の上方の第３の絶縁膜１８を貫通して、第２の電極層１２ｂに電気的に接続されるコンタクトプラグ１９ｂを形成する。また、図示は省略するが、メモリーセルアレイ領域にコンタクトプラグを形成する際には、例えば周辺トランジスタのソース・ドレイン領域が形成される素子領域などへのコンタクトプラグも同時に形成する。この後、メモリーセル形成領域６および周辺回路形成領域７の各領域において第３の絶縁膜１８の上に上層配線２１ａ，２１ｂを設けて、各コンタクトプラグ１９ａ，１９ｂに電気的に接続する。以上で、本実施形態に係る不揮発性半導体装置としてのＮＡＮＤ型フラッシュメモリーの製造工程のうち主要な工程を終了とする。
以上説明したように、この一実施形態によれば、周辺回路形成領域７における膜厚がメモリーセル形成領域６における膜厚よりも厚いリンドープポリシリコン膜３ａ，３ｂを同一の工程で一括して形成することができる。より具体的には、メモリーセル用トランジスタ１５の浮遊ゲート電極や選択トランジスタ１６の下部電極となるリンドープポリシリコン膜３ａの膜厚、および周辺回路用トランジスタ１７の抵抗部となるリンドープポリシリコン膜３ｂの膜厚を、それらの成膜工程数を過剰に増加させることなく各領域６，７に形成する各開口部１１ａ，１１ｂの開口面積の大きさに応じて互いに異なる大きさに設定することができる。これにより、各開口部１１ａ，１１ｂがリンドープポリシリコン膜３ａ，３ｂを突き抜けるおそれを殆どなくして、ゲート電極−シリコン基板間のショートを発生し難くすることができる。また、各メモリーセル１５の書き込み特性などの動作特性を確保しつつ各メモリーセル１５を微細化して高集積化することができる。それとともに、各メモリーセル１５の動作速度の向上と周辺回路用トランジスタ１７の動作の安定性を両立させることができる。さらには、以上説明した構造および特徴を有するＮＡＮＤ型フラッシュメモリーを効率良く製造することができる。
なお、本発明に係る半導体装置およびその製造方法は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、リンドープポリシリコン膜３ａ，３ｂの膜厚は前述した大きさには限定されない。リンドープポリシリコン膜３ａ，３ｂの膜厚は、ＮＡＮＤ型フラッシュメモリーに要求される回路のスペック値に応じて適宜、適正な大きさに設定されればよい。具体的には、メモリーセル形成領域６におけるリンドープポリシリコン膜３ａの膜厚は、例えば各メモリーセル１５のカップリング比に応じて適正な大きさに設定すればよい。同様に、周辺回路形成領域７におけるリンドープポリシリコン膜３ｂの膜厚は、周辺回路用トランジスタ１７に要求される抵抗値に応じて適正な大きさに設定すればよい。より具体的には、４３ｎｍのオーダーの配線ルールでＮＡＮＤ型フラッシュメモリーを製造する場合には、メモリーセル形成領域６におけるリンドープポリシリコン膜３ａの膜厚は、約６０ｎｍに設定すればよい。また、周辺回路形成領域７におけるリンドープポリシリコン膜３ｂの膜厚は、約７０ｎｍに設定すればよい。
一実施形態に係る半導体装置の製造工程を示す断面図。 一実施形態に係る半導体装置の製造工程を示す断面図。 一実施形態に係る半導体装置の製造工程を示す断面図。 一実施形態に係る半導体装置の製造工程における開口部の面積と削られる深さとの関係を示す表。 図４に示す関係をグラフにして示す図。
符号の説明
１…シリコン基板（半導体層）、２…シリコン酸化膜（第１の絶縁膜）、３…リンドープポリシリコン層（第１の電極層）、３ａ…浮遊ゲート電極（メモリーセル形成領域内の第１の電極層）、３ｂ…抵抗部（周辺回路形成領域内の第１の電極層）、５…素子分離絶縁膜（素子分離領域）、５ａ…メモリーセル形成領域内の素子分離領域、５ｂ…メモリーセル形成領域と周辺回路形成領域との境界部の素子分離領域、６…メモリーセル形成領域、７…周辺回路形成領域、８…電極間絶縁膜（第２の絶縁膜）、１１ａ…メモリーセル形成領域内の開口部，１１ｂ…周辺回路形成領域内の開口部、１２…第２の電極層、１２ａ…制御ゲート電極（メモリーセル形成領域内の第２の電極層）、１２ｂ…ゲート電極（周辺回路形成領域内の第２の電極層）、１５…フローティングゲート型トランジスタ（メモリーセル）

Claims (5)

  1. 表面上にメモリーセルおよび周辺回路が形成される半導体層と、
    前記メモリーセルが形成される領域および前記周辺回路が形成される領域にわたって前記半導体層の表面上に設けられた第１の絶縁膜と、
    前記周辺回路形成領域内の厚さを前記メモリーセル形成領域内の厚さよりも厚くして前記第１の絶縁膜の上に設けられた第１の電極層と、
    この第１の電極層および前記第１の絶縁膜を貫通して前記半導体層の内部に至るとともに、前記メモリーセル形成領域内では上面を前記第１の電極層の上面よりも下げられて複数箇所に形成された素子分離領域と、
    これら各素子分離領域および前記第１の電極層の上に設けられた第２の絶縁膜と、
    この第２の絶縁膜を前記第１の電極層および前記各素子分離領域との間に挟んで前記第２の絶縁膜の上に設けられているとともに、前記メモリーセル形成領域および前記周辺回路形成領域の各領域において前記第２の絶縁膜を貫通して前記第１の電極層の内部に至って形成された各開口部内に一部を埋め込まれて前記第１の電極層に電気的に接続された第２の電極層と、
    を具備することを特徴とする半導体装置。
  2. 前記周辺回路形成領域内の前記第１の電極層の厚さは、前記各開口部を形成する際に前記周辺回路形成領域内の前記第１の電極層が削られる深さから前記メモリーセル形成領域内の前記第１の電極層が削られる深さを差し引いた値を、前記メモリーセル形成領域内の前記第１の電極層の厚さに足し合わせた値と同等以上の大きさであることを特徴とする請求項１に記載の半導体装置。
  3. 半導体層の表面上のメモリーセルが形成される領域および周辺回路が形成される領域にわたって第１の絶縁膜および第１の電極層を積層して設けるとともに、前記第１の電極層および前記第１の絶縁膜を貫通して前記半導体層の内部に至る素子分離領域を複数箇所に形成し、
    前記メモリーセル形成領域内の前記第１の電極層の上面を前記周辺回路形成領域内の前記第１の電極層の上面よりも低い位置まで後退させるとともに、この後退した前記第１の電極層の上面よりもさらに低い位置まで前記メモリーセル形成領域内の前記各素子分離領域の上面を後退させ、
    前記各素子分離領域および前記第１の電極層の上に第２の絶縁膜を設けるとともに、この第２の絶縁膜を貫通して前記第１の電極層の内部に至る開口部を前記メモリーセル形成領域および前記周辺回路形成領域の各領域内に並行して形成し、
    前記第２の絶縁膜の上に第２の電極層を設けるとともに、この第２の電極層の一部を前記各開口部内に埋め込んで前記第１の電極層に電気的に接続する、
    ことを特徴とする半導体装置の製造方法。
  4. 前記メモリーセル形成領域内の前記第１の電極層の上面を後退させることにより、前記各開口部を形成する際に前記周辺回路形成領域内の前記第１の電極層が削られる深さから前記メモリーセル形成領域内前記第１の電極層が削られる深さを差し引いた値を、前記周辺回路形成領域内の前記第１の電極層の厚さからさらに差し引いた値と同等以上の膜厚を有する前記第１の電極層を前記メモリーセル形成領域内に残すことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記メモリーセル形成領域内の前記第１の電極層の上面および前記各素子分離領域の上面をエッチングにより並行して後退させつつ、前記各素子分離領域の上面を前記第１の電極層の上面よりもさらに低い位置まで自己整合的かつ選択的に後退させることを特徴とする請求項３または４に記載の半導体装置の製造方法。
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