CN1146045C - 半导体器件 - Google Patents

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Abstract

在半导体元件中，可在两层以上的多晶硅的层间进行直接连接，可减少工序数目，可得到多晶接点的尺寸不变大的连接结构。为了在半导体元件的三层多晶硅结构中得到层间连接，使第二层多晶硅的膜厚和/或其上的层间绝缘膜的厚度减薄，在三层间进行刻蚀，得到多晶接点。此外将其应用于使用了TFT的SRAM。

Description

半导体器件
本发明涉及多个导电膜之间的连接结构改善了的半导体器件。
首先，以SRAM为例就现有的半导体器件中的多个导电膜之间的连接结构进行说明。一般来说，SRAM的存储单元，如图10所示，由N型的存取晶体管Q1、Q2和驱动晶体管Q3、Q4四个元件以及P型的负载晶体管Q5、Q6两个元件，合计六个元件构成。但是，为了在衬底上形成六个元件，单元尺寸变大。因此，通过使用TFT作为两个P型晶体管，在衬底上形成四个N型元件，在其上形成两个P型TFT元件，使单元尺寸变小。作为该单元的例子，有在“国际电子器件会议”的1991年的技术文摘p.481-484中示出的存储单元。
从图11至图13中示出了这种SRAM的存储单元的图形。在图11中，示出了半导体衬底的有源层1a，1b、元件隔离区12、第一多晶硅膜2a～2d、第二多晶硅膜4的配置情况，还示出联结有源层1b与第一多晶硅膜2c的第一多晶接点3a、联结有源层1a与第一多晶硅膜2d的第一多晶接点3a和联结有源层1a、1b与第二多晶硅膜4的第二多晶接点5a、5b。
在图12中，示出了第三多晶硅膜6a，6b和第四多晶硅膜8a，8b的配置情况，还示出了联结第一多晶硅膜2c与第三多晶硅膜6b的第三多晶接点7a、联结第一多晶硅膜2d与第三多晶硅膜6a的第三多晶接点7b、联结第三多晶硅膜6b与第四多晶硅膜8a的第四多晶接点9a和联结第三多晶硅膜6a与第四多晶硅膜8a的第四多晶接点9b。
在图13中，示出了金属布线11a，11b的配置情况，还示出了联结有源层1a与金属布线11a的金属接点10a和联结有源层1b与金属布线11b的金属接点10b。
在这些图中，第一多晶硅膜2a～2b形成衬底晶体管的栅电极、第二多晶硅膜4形成存储单元的GND布线、第三多晶硅膜6a，6b形成TFT的栅极、第四多晶硅膜8a，8b形成TFT的源/漏和沟道层、金属布线11a，11b形成位线。
图14中示出了图11～图13的A-A”线的剖面结构图。图中，与图11～图13相同的符号表示相同部分。再有，图14中，13a是体晶体管的栅氧化膜，13b，13c，13e是层间绝缘膜，13d是TFT的栅氧化膜。再有，第一多晶硅膜2a～2d和第二多晶硅膜4不但可以是多晶硅的单层，而且可以是多晶硅与硅化物层组合在一起的多晶硅硅化物(polycide)。
在图14中，在图11～图13说明了的多晶接点之中，可将第一多晶接点3b、第三多晶接点7b、第四多晶接点9b看作是串接而形成的接点结构。
在这样形成的现有的SRAM单元中，存在以下问题。
(1)为了联结各个多晶硅层，需要第一～四多晶接点3a，3b，5a，5b，7a，7b，9a，9b等很多多晶接点。因此，多晶接点掩模的数目、多晶接点的照相制版工序和多晶接点工序的刻蚀次数较多，工艺复杂。
(2)此外，作为现有的减少多晶接点掩模数目的方法，有称之为共用接点结构的方法。图15中示出了其剖面结构。用第三多晶硅膜6同时提供有源层1和形成晶体管栅极的第一多晶硅膜2的多晶接点。因此通过将第三多晶硅膜作成共用结构，第一多晶接点就不需要了，故可减少一个多晶接点。但是，在现有类型的SRAM的对称单元中，因为是对称的缘故，单元内需要有两个第三多晶接点。因为联结二层(在这里，有源层1与第一多晶硅膜2)，要可靠地连接各层，共用接点要比一般的多晶接点的尺寸大，故存在单元尺寸增大的问题。
(3)再有，TFT具有两种类型：栅极在形成源/漏(S/D)和沟道区的多晶硅膜之下的背栅型和栅极在形成源/漏(S/D)和沟道区的多晶硅膜之上的顶栅型。在图11-图14中示出的单元中使用背栅型TFT。一般来说，在TFT中顶栅型的性能比背栅型的性能好。在采用顶栅型TFT和共用直接接点的结构时，TFT的P型的源/漏(S/D)区的多晶硅膜与N型有源层相接。一般来说，与N型多晶硅膜-P型多晶硅膜的连接相比，N型有源层-P型多晶硅膜易于形成PN结，如形成PN结的话，对单元的工作有不利影响。因此，共用直接接点与顶栅型TFT的组合是困难的。本发明是为了解决这样的现有问题而进行的。
本发明的半导体器件的特征在于：具有在半导体衬底上形成的第一导电膜、在该第一导电膜上将第一绝缘膜夹在中间形成的第二导电膜、在该第二导电膜上将第二绝缘膜夹在中间形成的第三导电膜、以及从该第三导电膜开始至少贯穿上述第二绝缘膜和第一绝缘膜到达上述第一导电部分和上述半导体衬底的柱状连接部分；上述第二导电膜与上述柱状连接部分在其端面处相接；将上述第二导电膜的厚度形成得比第三导电膜的厚度薄。
本发明的半导体器件的特征在于：具有在半导体衬底上形成的第一导电膜、在该第一导电膜上将第一绝缘膜夹在中间形成的第二导电膜、在该第二导电膜上将第二绝缘膜夹在中间形成的第三导电膜、以及从该第三导电膜开始至少贯穿上述第二绝缘膜和第一绝缘膜到达上述第一导电部分和上述半导体衬底的柱状连接部分；上述第二导电膜与上述柱状连接部分在其端面处相接；将上述第二绝缘膜的厚度形成得比第一绝缘膜的厚度薄。
此外，本发明的半导体器件的特征在于：上述第一导电膜的端部伸出到上述柱状连接部分，而且使其伸出的长度小于上述柱状连接部分的直径的1/2。
此外，本发明的半导体器件的特征在于：使上述第一导电膜只在其端面处与上述柱状连接部分相接。
此外，本发明的半导体器件的特征在于：在上述半导体衬底与上述第一导电膜之间形成第三绝缘膜；上述第一导电膜作为衬底晶体管的栅极而形成；上述第二导电膜作为TFT晶体管的沟道用的导电膜而形成；上述第三导电膜作为上述TFT晶体管的栅极而形成。
此外，本发明的半导体器件的特征在于：上述半导体衬底具有N型有源层；与上述N型有源层相接的上述柱状连接部分和上述第三导电膜用N型多晶硅来形成。
图1是表示本发明的实施例1的半导体器件多层间连接结构的剖面结构图。
图2是表示本发明的实施例1的半导体器件的制造方法的剖面结构图。
图3是表示本发明的实施例2的半导体器件多层间连接结构的剖面结构图。
图4是表示本发明的实施例3的半导体器件多层间连接结构的剖面结构图。
图5是表示本发明的实施例4的半导体器件多层间连接结构的俯视图。
图6是表示本发明的实施例4的半导体器件多层间连接结构的剖面结构图。
图7是表示本发明的实施例5的半导体器件的存储单元的剖面结构图。
图8是表示本发明的实施例6的半导体器件多层间连接结构的剖面结构图。
图9是表示本发明的实施例6的半导体器件多层间连接结构的平面结构图。
图10是SRAM的等效电路图。
图11是现有例的存储单元的布局图。
图12是现有例的存储单元的布局图。
图13是现有例的存储单元的布局图。
图14是现有例的存储单元的剖面结构图。
图15是现有例的共用接点结构的剖面结构图。
实施例1
图1示出了本发明的一个实施例的半导体器件的层间连接结构，即共用接点结构的剖面图。在图中，14是硅衬底，1是其N型有源层，12是作为元件隔离区的元件间隔离氧化膜，13a是作为第三绝缘膜的栅氧化膜，2是作为第一导电膜的第一多晶硅膜，13f是作为第一绝缘膜的层间绝缘膜，8是作为第二导电膜的第二多晶硅膜，13g是作为第二绝缘膜的层间绝缘膜，6是作为第三导电膜的第三多晶硅膜。
此外，15是孔部分，16是从第三多晶硅膜6伸出以便填埋该孔部分15的连接部分。
孔部分15贯通第二绝缘膜13g、第二多晶硅膜8、第一绝缘膜13f，再通过第一多晶硅膜2和第三绝缘膜13a到达硅衬底14的有源区1。从第三多晶硅膜6延伸出来的柱状连接部分16填埋该孔部分15，与有源区1、第一多晶硅膜2和第二多晶硅膜8相接而导通。
图5将在后面详细描述，是表示本发明的共用接点结构的平面图。也同样表示图1中的共用接点结构的平面图。由此可知，孔部分15处于切去第二导电膜8的前端部的一部分而贯通并将第一导电膜2的前端部的一部分包括在内的状态。
再有，在本实施例1中，考虑第三多晶硅膜6和第二多晶硅膜8的厚度的关系(以下为简单起见有时将多晶硅膜简称为poly)。即，如将第三多晶硅膜6的厚度设为Tpi，第二多晶硅膜8的厚度设为Tpj使Tpi＞Tpj。最好使第二多晶硅膜8的厚度Tpi小于第三多晶硅膜6的厚度Tpi的1/2。具体地说，Tpi为100～200nm，Tpi最好是小于50nm。在将第二多晶硅膜8和第三多晶硅膜6作为布线层使用时，将电阻低的布线用于第三多晶硅膜6。因此第三多晶硅膜6比第二多晶硅膜8厚。
其次说明本实施例的共用接点的形成方法。图2(A)～(C)是形成工序图。首先如图2(A)所示，在硅衬底14上形成了元件隔离区12、氧化膜13a、第一多晶硅膜2、层间绝缘膜13f、第二多晶硅膜8、层间绝缘膜13g之后，进行用于形成多晶接点的照相制版。使抗蚀剂17形成图形，进行孔15的开孔。
接着，如图2(B)所示，用干法刻蚀形成用于设置多晶接点的开口部分15。用该刻蚀法除去开口部分15内的第二多晶硅膜8。在该刻蚀之后，将抗蚀剂除去。
其次，如图2(C)所示，淀积第三多晶硅膜6，形成呈柱状延伸的连接部分16，从而将有源层1、第一多晶硅膜2、第二多晶硅膜8连接起来。此时，第二多晶硅膜8在其前端部的端面处(即侧壁)与第三多晶硅膜6相接。
以往为了联结三层多晶硅膜，必须有三种多晶接点，或者即使使用共用接点也需要两种多晶接点。但是，通过作成本实施例的结构，可只要一种多晶接点，故可减少掩模数目。此外由于照相制版也只进行一次，故可使制作工序简化。
如上面所述，在本实施例中，如将第三多晶硅膜6的厚度设为Tpi，第二多晶硅膜8的厚度设为Tpj，则Tpi＞Tpi。具体地说，Tpi为100～200nm，Tpj最好是小于50nm。因此，图2B示出的接点刻蚀比以往容易。以下说明这一点。
在通常的干法刻蚀中，在氧化膜刻蚀时难以刻蚀多晶硅，反过来在多晶硅刻蚀时难以刻蚀氧化膜。因此，为了实现图2(B)所示的接点刻蚀，要进行三个阶段的刻蚀。即，在第一阶段中进行层间绝缘膜13g的氧化膜刻蚀，在第二阶段中进行第二多晶硅膜8的多晶硅刻蚀，在第三阶段中进行层间绝缘膜13h的氧化膜刻蚀。因此刻蚀工序复杂。
但是，在本实施例中，由于将第二多晶硅膜8的厚度Tpj做得较薄，希望做得非常薄，所以可在一个阶段的刻蚀中完成多晶接点开孔。关于刻蚀方法，只进行氧化膜刻蚀，在第二层间绝缘膜13g的刻蚀之后，变为第二多晶硅膜8的刻蚀，但由于多晶硅膜的厚度较薄，故可用氧化膜刻蚀工艺进行刻蚀。因此，在本实施例的共用接点结构中，通过使第二多晶硅膜8变薄，刻蚀工序变得容易。此外由于第三多晶硅膜6在最上层，与刻蚀无关，故也可作成厚的多晶硅层。
实施例2
图3示出了本发明的另一个实施例的半导体器件的共用接点的剖面图。图中，与图1至图2相同的符号，表示相同或相当的部分，为了避免重复，省去其说明。
在本实施例中，考虑第一层间绝缘膜13f与第二层间绝缘膜13g的厚度的关系。如第一层间绝缘膜13f的厚度设为Toj，第二层间绝缘膜13g的厚度设为Toi，使Toj＞＞Toi。希望第二层间绝缘膜13g的厚度Toi小于第一层间绝缘膜13f的厚度Toj的1/10。
由此，即使在本实施例的共用接点结构中，接点刻蚀也比以往容易。可从以往的三个阶段的刻蚀变为两个阶段的刻蚀。
在该两个阶段的刻蚀方法中，在第一阶段中用多晶硅刻蚀工艺进行第二层间绝缘膜13g和第二多晶硅膜8的刻蚀。此时也由于第二层间绝缘膜13g薄，故可用多晶硅刻蚀工艺进行开孔。这样，通过使第二层间绝缘膜13g的厚度Toi比第一层间绝缘膜13f的厚度Toj薄，最好是薄很多，可使刻蚀工艺变得容易。
实施例3
图4示出了本发明的另一个实施例的半导体器件的工艺接点的剖面图。图中，由于与图1至图3相同的符号表示相同或相当的部分，故省去各部分的详细说明。
在该工艺接点结构中，也用第三多晶硅膜6连接N型有源层1、第一多晶硅膜2、第二多晶硅膜8。本实施例将实施例1与2的特征组合起来。
即，第二多晶硅膜的厚度Tpj小于第三多晶硅膜的厚度Tpi(Tpi＞Tpj)。而且，第二层间绝缘膜13g的厚度Toi小于第一层间绝缘膜13f的厚度Toj(Toj＞＞Toi)。实际上这是因为将第二多晶硅膜的厚度Tpj和第二绝缘膜13g的厚度Toi做得极小的缘故(Tpi，Toj＞＞Tpj，Toi)。
通过作成这样的结构，可用实施例1和2所示的一个阶段和两个阶段刻蚀方法中的任一种来进行多晶接点的开孔，由此可减少刻蚀的工序数目，而且可选择适合于刻蚀装置的性能的刻蚀方法。
实施例4
图5示出了本发明的另一个实施例的半导体器件的共用接点结构，为了示出其平面结构，而示出了其俯视图。图中，与图1至图4相同的符号表示相同或相当的部分。
如图5所示，在该实施例的共用接点结构中，来自第三多晶硅膜6的柱状连接部分16位于第一多晶硅膜2和第二多晶硅膜8的前端部。连接部分16的一部分(在图中用长度x1表示的部分)直接连接到有源层1。连接部分16的另一侧的一部分(在图中用长度x2表示的部分)切去第二多晶硅膜的前端部的一部分而贯通，连接到第一多晶硅膜2。第二多晶硅膜8用其被切去部分的端面(侧面)的三个边与连接部分16相接而导通。第一多晶硅膜2用伸出到连接部分16中的形状的前端部的上表面和端面(侧面)与连接部分16相接而导通。
在这样形成的该共用接点中，考虑连接部分16与有源层1连接的面积(在图中用长度x1表示的部分)和与第一多晶硅膜2连接的面积(在图中用长度x2表示的部分)。即，将接点的尺寸这样分配，即，使有源层1的部分的宽度X1比第一多晶硅膜2的部分的宽度X2大(X1＞X2)。
换言之，虽然第一多晶硅膜2的前端部伸出到连接部分16之中，但将其伸出长度控制在比连接部分16的水平方向的长度的一半小。即，使伸出长度比连接部分16的直径的一半小。
通过作成这样的结构，可解决以下问题。
在本发明的共用接点结构中，通过与现有例相比多晶硅膜和层间绝缘膜各增加一层，使得接点变深。一般来说，如接点变深而横向宽度变窄，则刻蚀气体难以进入，刻蚀速度下降，在最坏的情况下刻蚀不能进行。
图6中示出了使接点刻蚀进行到第一多晶硅膜2的状态。在这以后的刻蚀中进行用虚线包围的区域的刻蚀，但如上面所述，因为在本发明的结构中接点变深，故如宽度X1小的话，就会产生不能进行刻蚀的可能性。但由于如使接点变大则会扩大单元尺寸，故为了保持与现有的共用接点相同的尺寸，与X1相比使X2变小。即使X2变小，在最坏的情况下也可在图6所示的第一多晶硅膜2的侧壁Y处与第三多晶硅膜连接。因此，在本实施例的共用接点中，使X1＞X2。由此，可用与现有的技术相同的尺寸实现本发明的共用接点。
实施例5
图7是表示本发明另一个实施例的半导体器件的结构的图。该图示出了将本发明的共用接点结构应用于SRAM，其中示出了其剖面结构。
在实施例1～3所示的结构中，就单元特性而言，实施例3的结构最好。图7是将其应用于SRAM的例子。
在图7中，由于与图1至图6相同的符号表示相同或相当的部分，故省去各部分的详细说明。在该实施例中，如在图中所见到的，也用从第三多晶硅膜6a延伸出来的连接部分16进行与有源层1b、第一多晶硅膜2d和第二多晶硅膜8b的连接和导通。
在本实施例的SRAM中，只有第一多晶硅膜2与以往相同，作为衬底晶体管的栅极来形成，第二多晶硅膜8变成作为TFT的源/漏和沟道层而形成的导电膜，第三多晶硅膜6变成作为TFT的栅极而形成的导电膜。在现有例中，如图14中所说明的，需要三次形成接点，与此相比，用本实施例的结构可使工序显著地简化。
再有，现有的TFT是背栅型的，但在本实施例中成为性能优良的顶栅型。将现有的顶栅型TFT与共用接点组合起来的话，会产生PN结的问题。在现在的结构中，第二多晶硅膜8b的接点连接部分为P型，第三多晶硅膜6a和其连接部分16为N型，与N型有源层1b和第三多晶硅膜6a的连接部分16相接的部分由于是N型之间的相同的导电类型，故不产生PN结，不引起电位降。此外，由于第二多晶硅膜8b和第三多晶硅膜6a形成P-N多晶硅膜间的连接，所以PN结的电平不成问题的。
再者，为了改善接点的刻蚀，使第二多晶硅膜8的厚度(Tpj)和层间绝缘膜13g的厚度(Toi)较薄，由此也能改善TFT的特性。即，通过减薄作为TFT的源、漏和沟道层的第二多晶硅膜8的厚度(Tpj)，可减少关断(OFF)电流，即漏电流。此外，通过减薄层间绝缘膜13g的厚度(Toi)，由于使TFT的栅氧化膜变薄，可提高导通(ON)电流。
由此，如本实施例的结构所示，通过使第二多晶硅膜8成为TFT的源、漏和沟道层，使第三多晶硅膜6成为TFT的栅极，可解决结的问题，而且可采用高性能的顶栅型TFT，再者如考虑膜的厚度关系，可进一步提高性能。如以上所述，本实施例是顶栅TFT与直接接点的组合，可提高SRAM的性能。
实施例6
图8和图9是表示本发明的再一个实施例的半导体器件的多晶接点结构的图。图8示出了剖面结构，图9示出了平面结构。在图8和图9中，由于与图1至图7相同的符号分别表示相同或相当的部分，故省去各部分的详细说明。
在本实施例的多晶接点中，从第三多晶硅膜6延伸的连接部分18切去第二多晶硅膜8的前端部而延伸，贯通第一多晶硅膜2到达衬底14直至有源层1。即，本实施例的多晶接点结构不是共用结构，而是第一多晶硅膜2、第二多晶硅膜8的端面(侧面)都与第三多晶硅膜6的连接部分16相接的结构。在作成这种结构的情况下，可同时完成三层间的连接，此外，可用一个多晶接点掩模完成上述连接。
关于本实施例的结构，也可分别适用于如图1所示的使第二多晶硅膜8的厚度比第三多晶硅膜的厚度薄，如图3所示的使第二层间绝缘膜13g的厚度比第一层间绝缘膜13f的厚度薄，如图4所示的使第二多晶硅膜8的厚度比第三多晶硅膜6的厚度薄而且使第一层间绝缘膜13g的厚度比第二层间绝缘膜13f的厚度薄，再有如图7所示，将其应用于SRAM，可得到相同的效果。
如上所述，如采用本发明，由于在半导体衬底上重叠第一导电膜、第一绝缘膜、第二导电膜、第二绝缘膜、第三导电膜，使第二导电膜的厚度比第三导电膜的厚度薄，形成从第三导电膜到半导体衬底、第一导电部分和第二导电膜的多晶接点，可谋求减少掩模数目和制作工序的简化，以及刻蚀工序的简化。
此外，在本发明中，由于使第二绝缘膜的厚度比第一绝缘膜的厚度薄，形成从第三导电膜到半导体衬底、第一导电部分和第二导电膜的多晶接点，可谋求减少掩模数目和制作工序的简化，以及刻蚀工序的简化。
此外，在本发明中，由于第一导电膜的端部伸出到上述柱状连接部分，而且使其伸出的长度小于上述柱状连接部分的直径的1/2，可防止多晶接点尺寸的增大，可维持其尺寸。
此外，在本发明中，由于只使第一导电膜的端面与柱状连接部分相接，可防止接点尺寸的增大，可维持多晶接点的尺寸。
此外，在本发明中，由于第一导电膜作为衬底晶体管的栅极而形成，第二导电膜作为TFT晶体管的沟道用的导电膜而形成，第三导电膜作为上述TFT晶体管的栅极而形成，可谋求提高TFT特性。
再有，在本发明中，由于半导体衬底具有N型有源层，并用N型多晶硅形成与N型有源层相接的柱状连接部分和第三导电膜，所以不产生在直接接点中的结的问题，可得到稳定的半导体器件的特性。

Claims (6)

1.一种半导体器件，具有在半导体衬底上形成的第一导电膜、在该第一导电膜上将第一绝缘膜夹在中间形成的第二导电膜、在该第二导电膜上将第二绝缘膜夹在中间形成的第三导电膜、以及从该第三导电膜开始至少贯穿上述第二绝缘膜和第一绝缘膜到达上述第一导电部分和上述半导体衬底的柱状连接部分；上述第二导电膜与上述柱状连接部分在其端面处相接；其特征在于，将上述第二导电膜的厚度形成得比第三导电膜的厚度薄。
2.如权利要求1所述的半导体器件，其特征在于，将上述第二绝缘膜的厚度形成得比第一绝缘膜的厚度薄。
3.权利要求1或2中所述的半导体器件，其特征在于上述第一导电膜的端部伸出到上述柱状连接部分，而且使其伸出的长度小于上述柱状连接部分的直径的1/2。
4.权利要求1或2中所述的半导体器件，其特征在于：只使上述第一导电膜的端面与上述柱状连接部分相接。
5.权利要求1或2中所述的半导体器件，其特征在于：在上述半导体衬底与上述第一导电膜之间形成第三绝缘膜，上述第一导电膜作为衬底晶体管的栅极而形成，上述第二导电膜作为TFT晶体管的沟道用的导电膜而形成，上述第三导电膜作为上述TFT晶体管的栅极而形成。
6.权利要求5中所述的半导体器件，其特征在于：上述半导体衬底具有N型有源层，并用N型多晶硅形成与上述N型有源层相接的上述柱状连接部分和上述第三导电膜。
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