JPH04144281A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04144281A JPH04144281A JP2268827A JP26882790A JPH04144281A JP H04144281 A JPH04144281 A JP H04144281A JP 2268827 A JP2268827 A JP 2268827A JP 26882790 A JP26882790 A JP 26882790A JP H04144281 A JPH04144281 A JP H04144281A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高集積なＣＭＯ３型メモ型上モリセルる半
導体記憶装置に関するものである。
導体記憶装置に関するものである。
第４図は従来のスタティックメモリセルの回路図を示す
。第４図（ａ）は高抵抗負荷を有するメモリセル、第４
図（ｂ）はｎチャネルトランジスタを負荷とするＣＭＯ
３型メモ型上モリセル。集積の容易さから現在まで第４
図（ａ）の高抵抗負荷型によって高集積化されてきたが
、高抵抗負荷のリーク電流の観点から限界が見えはじめ
、第４図（ｂ）のＣＭＯ８型Ｏ８に置き換りつつある。
。第４図（ａ）は高抵抗負荷を有するメモリセル、第４
図（ｂ）はｎチャネルトランジスタを負荷とするＣＭＯ
３型メモ型上モリセル。集積の容易さから現在まで第４
図（ａ）の高抵抗負荷型によって高集積化されてきたが
、高抵抗負荷のリーク電流の観点から限界が見えはじめ
、第４図（ｂ）のＣＭＯ８型Ｏ８に置き換りつつある。
このようなＣＭＯ３型のスタティックメモリを形成する
には、集積度の観点からｎチャネルトランジスタはｎチ
ャネルトランジスタの存在するシリコン基板上には作ら
ず、第３図に示すように薄いポリシリコンをチャネルと
してスタック型のトランジスタを三次元的に形成する。
には、集積度の観点からｎチャネルトランジスタはｎチ
ャネルトランジスタの存在するシリコン基板上には作ら
ず、第３図に示すように薄いポリシリコンをチャネルと
してスタック型のトランジスタを三次元的に形成する。
第３図において、２は分離酸化膜、３は基板ｎチャネル
トランジスタのソース／トレイン、４はゲート電極、５
はシリサイド層、６はポリシリコンバッド、７はｐ型に
ドープされた内部配線、８はスタックトトランジスタの
ソース／ドレイン、９は層間絶縁膜、１０はアルミ配線
、１２はチャネル、Ｑ１〜Ｑ４はＮ型ＣＭＯ３）ランジ
スタ、Ｑ５．Ｑ６はＰ型ＣＭＯ３）ランジスタである。
トランジスタのソース／トレイン、４はゲート電極、５
はシリサイド層、６はポリシリコンバッド、７はｐ型に
ドープされた内部配線、８はスタックトトランジスタの
ソース／ドレイン、９は層間絶縁膜、１０はアルミ配線
、１２はチャネル、Ｑ１〜Ｑ４はＮ型ＣＭＯ３）ランジ
スタ、Ｑ５．Ｑ６はＰ型ＣＭＯ３）ランジスタである。
また、第２図は第３図のＡ−Ｂ線に沿った第４図（ｂ）
のＣＭＯＳスタティックメモリの断面図を示す。図にお
いて、１はシリコン基板、２は分離酸化膜、３は基板ｎ
チャネルトランジスタのソース／ドレイン、４は基板ｎ
チャネルトランジスタのゲート電極、５はシリサイド層
、６はポリシリコンバッド、７はｐ型にドープされた内
部配線、７′はスタックトトランジスタのゲート電極、
８はスタックトトランジスタのソース／ドレイン、９は
層間絶縁膜、１０はアルミ配線、１２はスタックトトラ
ンジスタのチャネルとなっている。
のＣＭＯＳスタティックメモリの断面図を示す。図にお
いて、１はシリコン基板、２は分離酸化膜、３は基板ｎ
チャネルトランジスタのソース／ドレイン、４は基板ｎ
チャネルトランジスタのゲート電極、５はシリサイド層
、６はポリシリコンバッド、７はｐ型にドープされた内
部配線、７′はスタックトトランジスタのゲート電極、
８はスタックトトランジスタのソース／ドレイン、９は
層間絶縁膜、１０はアルミ配線、１２はスタックトトラ
ンジスタのチャネルとなっている。
ここで、スタックトトランジスタのソース／ドレイン８
をｐ型のポリシリコン７によりｎ型ソース／ドレイン３
を直接つなげると、ｐｎ接合か生じて電気的に結合でき
ない。そこで金属であるＴｉ５ｉｚで代表されるシリサ
イド層５を介在させてｐｎ接合ができないようにする方
法が広く用いられている。
をｐ型のポリシリコン７によりｎ型ソース／ドレイン３
を直接つなげると、ｐｎ接合か生じて電気的に結合でき
ない。そこで金属であるＴｉ５ｉｚで代表されるシリサ
イド層５を介在させてｐｎ接合ができないようにする方
法が広く用いられている。
従来のＣＭＯ３型スタテスタティックメモリのように構
成されており、Ｐ型ポリシリコンとｎ型ソース／ドレイ
ンとの間にシリサイド層を介在させてｐｎ接合か生じる
のを防止しているが、シリサイド層はプロセス上の安定
性に劣るため、これによりデバイス性能か左右されると
いう問題点かあった。すなわちシリサイド層は酸化雰囲
気の熱処理によって劣化したり、フッ酸系の溶液に容易
に溶けてしまうためシリサイド層形成後のプロセスは限
られ、かつマージンの少ない処理条件でデバイスの性能
を著しく劣化させることもありうるという問題点があっ
た。
成されており、Ｐ型ポリシリコンとｎ型ソース／ドレイ
ンとの間にシリサイド層を介在させてｐｎ接合か生じる
のを防止しているが、シリサイド層はプロセス上の安定
性に劣るため、これによりデバイス性能か左右されると
いう問題点かあった。すなわちシリサイド層は酸化雰囲
気の熱処理によって劣化したり、フッ酸系の溶液に容易
に溶けてしまうためシリサイド層形成後のプロセスは限
られ、かつマージンの少ない処理条件でデバイスの性能
を著しく劣化させることもありうるという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、プロセスマージンの減少を招くことなく、ス
タックトトランジスタを使用できる半導体記憶装置を得
ることを目的とする。
たもので、プロセスマージンの減少を招くことなく、ス
タックトトランジスタを使用できる半導体記憶装置を得
ることを目的とする。
この発明に係る半導体記憶装置はスタックトトランジス
タのソース／ドレインと基板トランジスタのｎ型ソース
／ドレインを接続する内部配線層として高融点金属を用
いたものである。
タのソース／ドレインと基板トランジスタのｎ型ソース
／ドレインを接続する内部配線層として高融点金属を用
いたものである。
この発明においては、スタックトトランジスタと基板ト
ランジスタをつなぐ内部配線層の材質として、プロセス
上の安定性に劣るシリサイド層に代えて高融点金属材料
を使用するようにしたのて、ｐｎ接合を生ずることなく
、コンタクト性能を劣化させることのない半導体装置を
、大きいプロセスマージンで得ることができる。
ランジスタをつなぐ内部配線層の材質として、プロセス
上の安定性に劣るシリサイド層に代えて高融点金属材料
を使用するようにしたのて、ｐｎ接合を生ずることなく
、コンタクト性能を劣化させることのない半導体装置を
、大きいプロセスマージンで得ることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体記憶装置の断面
を示す。
を示す。
図において、ｌはシリコン基板、２は基板上に形成され
た分離酸化膜、３は基板表面に形成された、基板トラン
ジスタのソース／ドレイン、４は基板トランジスタのゲ
ート電極の働きをするポリシリコン電極、４′は４と同
じポリシリコン層で作られたワード線、６はポリシリコ
ンバッド、８はスタックトトランジスタとなるポリシリ
コン層で、基板１上の層間絶縁膜９内部に形成されてい
る。１１はスタックトトランジスタのソース／ドレイン
８と基板トランジスタのソース／ドレイン３を接続する
、タングステンなどの金属の内部配線層、１１′はスタ
ックトトランジスタのゲート電極、１０はアルミ配線で
ある。
た分離酸化膜、３は基板表面に形成された、基板トラン
ジスタのソース／ドレイン、４は基板トランジスタのゲ
ート電極の働きをするポリシリコン電極、４′は４と同
じポリシリコン層で作られたワード線、６はポリシリコ
ンバッド、８はスタックトトランジスタとなるポリシリ
コン層で、基板１上の層間絶縁膜９内部に形成されてい
る。１１はスタックトトランジスタのソース／ドレイン
８と基板トランジスタのソース／ドレイン３を接続する
、タングステンなどの金属の内部配線層、１１′はスタ
ックトトランジスタのゲート電極、１０はアルミ配線で
ある。
次に作用、効果について説明する。
本実施例ではスタックトトランジスタのｐチャネル型ト
ランジスタのソース／ドレイン８とｎ型基板トランジス
タのソース／ドレイン３との間に内部配線１１を設け、
かつその材質を金属としたので、これらの間にｐｎ接合
を生ずることはなく、しかも熱処理雰囲気によってコン
タクト性能を劣化させることがなく、プロセスマージン
の大きい、高性能かつ高密度な半導体記憶装置を得るこ
とができる。
ランジスタのソース／ドレイン８とｎ型基板トランジス
タのソース／ドレイン３との間に内部配線１１を設け、
かつその材質を金属としたので、これらの間にｐｎ接合
を生ずることはなく、しかも熱処理雰囲気によってコン
タクト性能を劣化させることがなく、プロセスマージン
の大きい、高性能かつ高密度な半導体記憶装置を得るこ
とができる。
また、この場合、金属配線層はそのままスタックトトラ
ンジスタのゲート電極１１′ として使用する。
ンジスタのゲート電極１１′ として使用する。
なお、上記実施例ではＴ ｉ Ｓ １０２のような高融
点金属配線を用いているが、Ａｌ配線を用いてもよく、
上記実施例と同様の効果を奏する。
点金属配線を用いているが、Ａｌ配線を用いてもよく、
上記実施例と同様の効果を奏する。
また、上記実施例ではシリサイド層を使用しなかったか
、第２図４，５のように、基板トランジスタのゲート電
極の抵抗を下げる目的で、ゲート電極上にシリサイド層
を形成してもよい。
、第２図４，５のように、基板トランジスタのゲート電
極の抵抗を下げる目的で、ゲート電極上にシリサイド層
を形成してもよい。
以上のように、この発明に係る半導体記憶装置によれば
、薄いポリシリコンをチャネルとしてスタック型のトラ
ンジスタを三次元的に形成するスタティックメモリにお
いて、スタックトトランジスタと基板トランジスタを金
属配線で結合させてｐｎ接合の発生を防止するようにし
たので、従来のシリサイドプロセスのような後工程での
熱処理が不要となり、この熱処理雰囲気によって、コン
タクト性能を劣化させることかなくなる。その結果プロ
セスマージンの大きい、高性能かつ高密度な半導体記憶
装置か得られる効果がある。
、薄いポリシリコンをチャネルとしてスタック型のトラ
ンジスタを三次元的に形成するスタティックメモリにお
いて、スタックトトランジスタと基板トランジスタを金
属配線で結合させてｐｎ接合の発生を防止するようにし
たので、従来のシリサイドプロセスのような後工程での
熱処理が不要となり、この熱処理雰囲気によって、コン
タクト性能を劣化させることかなくなる。その結果プロ
セスマージンの大きい、高性能かつ高密度な半導体記憶
装置か得られる効果がある。
第１図はこの発明の一実施例によるスタティックメモリ
を示す断面図、第２図は従来のスタックトトランジスタ
を有するスタティックメモリを示す断面図、第３図はス
タックトトランジスタを有するスタティックメモリを示
す水平断面図、第４図（ａ）は高抵抗型のスタティック
メモリのメモリセルを示す回路図、第４図（ｂ）はＣＭ
Ｏ３型のスタティックメモリのメモリセルを示す回路図
である。 図において、ｌはシリコン基板、２は分離酸化膜、３は
ソース／ドレイン、４はポリシリコン電極、４′は４と
同じポリシリコン層で作られたワード線、５はシリサイ
ド層、６はポリシリコンバッド、８はスタックトトラン
ジスタとなるポリシリコン層、９は層間絶縁膜、１０は
アルミ配線、１１はタングステンなどの金属の内部配線
層、１１′はスタックトトランジスタのゲート電極であ
る。 なお図中同一符号は同−又は相当部分を示す。
を示す断面図、第２図は従来のスタックトトランジスタ
を有するスタティックメモリを示す断面図、第３図はス
タックトトランジスタを有するスタティックメモリを示
す水平断面図、第４図（ａ）は高抵抗型のスタティック
メモリのメモリセルを示す回路図、第４図（ｂ）はＣＭ
Ｏ３型のスタティックメモリのメモリセルを示す回路図
である。 図において、ｌはシリコン基板、２は分離酸化膜、３は
ソース／ドレイン、４はポリシリコン電極、４′は４と
同じポリシリコン層で作られたワード線、５はシリサイ
ド層、６はポリシリコンバッド、８はスタックトトラン
ジスタとなるポリシリコン層、９は層間絶縁膜、１０は
アルミ配線、１１はタングステンなどの金属の内部配線
層、１１′はスタックトトランジスタのゲート電極であ
る。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）シリコン基板表面領域に形成された基板トランジ
スタと、そのトランジスタと層間絶縁膜を介して形成さ
れたスタックトトランジスタとを有する半導体メモリに
おいて、 上記スタックトトランジスタと上記基板トランジスタを
接続する内部配線層として金属配線を用いたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268827A JPH04144281A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268827A JPH04144281A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144281A true JPH04144281A (ja) | 1992-05-18 |
Family
ID=17463808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268827A Pending JPH04144281A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501178B1 (en) | 1996-08-27 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1990
- 1990-10-05 JP JP2268827A patent/JPH04144281A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501178B1 (en) | 1996-08-27 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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