CN1614776A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1614776A
CN1614776A CNA2004100903616A CN200410090361A CN1614776A CN 1614776 A CN1614776 A CN 1614776A CN A2004100903616 A CNA2004100903616 A CN A2004100903616A CN 200410090361 A CN200410090361 A CN 200410090361A CN 1614776 A CN1614776 A CN 1614776A
Authority
CN
China
Prior art keywords
conductive layer
layer
film
wiring
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100903616A
Other languages
English (en)
Other versions
CN100474575C (zh
Inventor
石川明
山口哲司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN1614776A publication Critical patent/CN1614776A/zh
Application granted granted Critical
Publication of CN100474575C publication Critical patent/CN100474575C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种易于形成精细且可靠的多层布线结构的技术。在该多层结构中，之间夹有绝缘层形成的下层布线和上层布线在形成于下层布线中的突起中相互电连接。该突起包括柱状导电元件及其上、下层，并且所述上层和下层分别由形成在整个下层布线上的导电层形成。上层布线在所述突起暴露在与所述绝缘层的顶表面基本相同的平面处与下层布线电连接。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有多层布线结构的半导体器件，尤其涉及通过层间绝缘膜形成布线之间的电连接的技术。
背景技术
在被称为半导体集成电路的布线结构中，其中的多层电路元件在衬底上/内形成，存在一种已知的多层布线结构，其中使用含有氧化硅等的被称作层间绝缘膜的绝缘膜使不同的布线层相互电绝缘。
当使中间夹着层间绝缘膜的(多层)布线相互接触时，用于形成接触的方法是在该层间绝缘膜中形成被称作接触孔的开口。此外，在半导体集成电路的微制造技术中，已经开发出了在上层布线和下层布线之间插入柱状导电元件以获得接触的方法。例如，公开了一种技术，该技术通过在下层布线上提供突起的导电元件来获得上层布线和下层布线之间的接触(见专利文件1和2)。
[专利文件1]
日本专利特开平No.6-314687
[专利文件2]
日本专利特开平No.8-306779
在形成多层布线结构的情况下，要求用于形成布线的工艺或者用于形成不同布线之间的电连接的工艺不复杂，即要尽可能的简单。
然而，对于传统技术中用于形成下层布线或下层布线的导电膜并且随后在其上形成突起的导电元件的方法，只有在用于下层布线的导电膜和用于形成突起的导电元件的导电膜之间插入充当刻蚀停止层的导电膜，才能进行该工艺，其缺点在于可用的材料的备选材料很少。
当采用形成用于下层布线的导电膜和形成突起的导电元件的导电膜的步骤时，可得到的总膜厚度很厚，这会掩埋在光刻步骤中在下层中形成的被称作对准标记的突起的辩别图案。因此，难以使用例如CCD的照相机进行对准，因此难以精确对准光掩模。因此，问题在于不能实现精细的图案形成。
考虑到上述问题，本发明的一个特征是提供一种易于制备精细且可靠的多层布线结构的技术。
发明内容
本发明提供一种技术，该技术不需要形成具有高宽高比(接触孔的直径与深度之比)的接触孔，就能容易地获得多层布线之间的电连接。在通过层间绝缘层相互绝缘的下层布线和上层布线的要被电连接的部分中，在下层布线中提供突起(下文中也称作“栓”或“柱”)，通过该突起可以在下层布线和上层布线之间获得电连接。
本发明提供一种多层布线结构，其中形成的下层布线和上层布线之间夹有绝缘层，通过在下层布线中提供的突起使得下层布线和上层布线互连。该突起包括柱状导电元件及其上、下层，并且该上、下层中的每一个均由在整个下层布线上形成的导电膜形成。在该突起暴露在与绝缘层的顶表面基本相同的平面的部分处，上层布线与下层布线电连接。
本发明提供一种多层布线结构，该结构包括形成有接触孔的第一绝缘膜，形成在该第一绝缘膜上的第一布线，以及形成在该第一布线上的第二布线，第一布线和第二布线之间插入第二绝缘层，其中第一布线和第二布线之间的电连接在设于第一布线中的突起中形成，并且接触孔被与该突起中包括的柱状导电元件相同或相似的导电材料充满。该突起包括柱状导电元件及其上、下层，该上、下层中的每一个均由在整个下层布线上形成的导电膜形成，由此在该突起暴露在与第二绝缘层的顶表面基本相同的平面的部分处，第二布线可以与第一布线电连接。
柱状导电元件由铝或含有铝作为其主要成份的金属材料制成。形成柱状导电元件上、下层的导电膜中的每一个优选由具有高熔点的金属形成，例如钛、钽和钨，或者由具有高熔点的这种金属的氮化物形成。
突起，即用于连接下层布线和上层布线的栓由单层或多层的叠层形成。在叠层多个层的情况下，用于形成该突起的导电元件的上、下层和侧面被具有耐热性或抗电致迁移性(electro migrationresistance)的导电材料覆盖。即，理想的是，由例如Al、Cu、Ag和Au的金属材料形成的柱状导电元件被能够阻止该金属扩散的阻挡导电膜覆盖。这些阻挡导电膜(下文中也被称作“阻挡层”)，可以分别由诸如Ti、Ta和W的材料、或Ti、Ta和W的氮化物或碳化物中的一种或多种形成。这些阻挡层分别可以是由上述材料形成的一层或多层。
本发明包括步骤：在整个主表面上形成第一导电膜，在第一导电膜上形成第一掩模，蚀刻第一导电膜，在第一导电膜的至少一部分覆盖主表面的情况下停止蚀刻，由此在该掩模形成的位置形成柱状导电元件，在该主表面上形成第二导电膜和硬掩模层以覆盖该柱状导电元件，在该硬掩模上形成第二掩模，进行蚀刻，在硬掩模的不被第二掩模覆盖的区域被除去并且第一导电膜的至少一部分或者第二导电膜覆盖主表面的情况下停止蚀刻，除去第二掩模，以及除去保留在主表面上且不被硬掩模覆盖的第一导电膜或第二导电膜。
本发明的步骤包括：在第一绝缘膜中形成接触孔，在第一绝缘膜上和接触孔上形成第一导电膜，进行热处理使得在第一绝缘膜中的接触孔被第一导电膜的材料填满，在第一导电膜上形成第一掩模，蚀刻第一导电膜，在第一导电膜的至少一部分覆盖第一绝缘膜并填充在接触孔内的情况下停止蚀刻，由此在形成所述掩模的位置处形成柱状导电元件，在第一绝缘膜的整个表面上形成第二导电膜和硬掩模层以覆盖柱状导电元件，在第二导电膜上形成第二掩模，蚀刻第二导电膜或者蚀刻第一和第二导电膜，在第一导电膜或第二导电膜的至少一部分覆盖主表面的情况下停止蚀刻，除去第二掩模，以及除去保留在第一绝缘层上且不被硬掩模层覆盖第一导电膜或第二导电膜。
优选第二导电膜包括由例如钛、钽和钨的具有高熔点的金属、或这些具有高熔点的金属的氮化物形成的第一层，以及第二层，该第二层优选由铝或含有铝作为其主要成份的金属材料形成。
根据本发明，在通过层间绝缘层相互绝缘的布线之间获得电连接的情况下，下层布线形成有突起并且在其上形成层间绝缘膜。然后，该层间绝缘膜被选择性地去除以露出该突起，上层布线在其上形成以获得多层布线结构。在平面化该层间绝缘膜的情况下，理想的是该突起以这样的方式被定形，即该突起从层间绝缘膜的顶表面突出，该突起上的层间绝缘膜被选择性的除去以形成凹陷，或者该突起暴露在与层间绝缘膜的顶表面基本相同的平面上。此外，本发明的优点在于形成上层布线或突起所必需的对准标记作为上层布线的一部分可以通过使用由于下层布线的突起而形成的台阶形成。
根据本发明，第一导电膜在第一阻挡层上形成，然后被蚀刻从而在第一阻挡层上形成柱状导电元件。接着，形成第二阻挡层以便覆盖该柱状导电元件，其上形成第二导电膜以获得包括该突起的下层布线。置于掩埋在层间绝缘膜中的下层布线，该突起的表面可以暴露在与层间绝缘膜基本相同的平面上，或通过进行蚀刻或化学或机械抛光去除层间绝缘膜的表面而从层间绝缘膜突出的方式露出。接着，在层间绝缘膜上形成上层布线以覆盖暴露出的突起从而获得多层布线结构。
通过形成第一导电膜形成柱状导电元件，在其上形成第一掩模，然后使用第一掩模进行蚀刻。此时，在第一阻挡层形成在第一导电膜之下的情况下，保留第一阻挡层。叠置第二阻挡层以便覆盖突起，在其上形成第二导电膜以便获得包括该突起的下层布线。不言而喻，本发明不限于下层布线，也可以应用于形成在下层布线上且其间插有层间绝缘层的上层布线。即，通过顺序叠放具有突起的布线，可以获得多层布线结构。
这种突起允许形成比通过进行所谓的变细处理(slimmingprocessing)的曝光处理的分辨极限更窄的图形，通过所述变细处理从光掩模转移的第一掩模的宽度被减小。即，可以获得具有更精细图形的接触，因此可以获得更高密度的集成电路。
此外，根据本发明，第一阻挡层形成在设有接触孔的第一层间绝缘膜上，且在其上形成第一导电膜。然后，进行热处理用是第一导电膜填充接触孔，这被称作回流处理。然后，顺序形成第一掩模、由第一导电膜形成的柱状导电元件、覆盖柱状导电元件的第二阻挡膜和第二导电膜以便获得包括突起的下层布线。接下来，使用相似的步骤，由形成在第一层间绝缘膜内的接触孔引起的凹陷可以被第一导电膜填充，由此获得了根据本发明的多层布线结构。本发明可以应用于这样的情况：用于形成接触孔的下层元件的厚度不足以容易地进行选择性处理，例如使用厚度为几十～几百纳米的多晶半导体膜或SOI(绝缘体上硅)衬底的情况。
层间绝缘膜可以是无机层间膜，例如，诸如使用气相生长或溅射形成的氧化硅膜，也可以是涂覆的层间绝缘膜。涂覆的层间绝缘膜指通过涂覆液体组成物形成的层间绝缘膜。涂覆层间绝缘膜包括有机树脂，例如丙烯酸和聚酰亚胺；所谓涂覆氧化硅膜，通过涂敷含有溶解在有机溶剂中的硅的绝缘膜材料并对其进行热处理而获得的涂覆膜(玻璃上旋涂，下文中也称作“SOG”)；通过烧硅氧烷聚合物等获得的具有硅氧烷键的材料。
进行不完全蚀刻以获得突起以便防止由于膜在剥离剂中的浸泡导致的膨胀，并且其后在导电膜覆盖衬底的整个表面的情况下剥离抗蚀剂，这在本发明中是有效的。类似地，优选进行不完全蚀刻用于形成上层布线的布线图形，并且其后在导电膜覆盖衬底的整个表面的情况下剥离抗蚀剂，以便防止层间绝缘膜在形成上层布线之后剥离抗蚀剂的过程中暴露于抗蚀剂剥离剂中。剥离抗蚀剂后，进行额外的蚀刻以完成该布线图形。注意，在难以使用导电阻挡层形成上层布线的顶层的情况下，在阻挡层上形成氧化硅膜等以充当硬掩模从而防止布线图形在所述额外蚀刻中被破坏。当使用硬掩模时，只有硬掩模位于上层布线的突起中的部分在突起的形成步骤中被除去。
接下来描述本发明的基本部分。根据本发明，可以制造包括半导体元件以及用于连接这些半导体元件的多个布线的半导体器件。
在本发明中，半导体元件是指其中的至少一部分包括半导体薄膜的电子部件。具体地，半导体元件指在单晶半导体衬底上/内形成的晶体管、在绝缘表面上形成的薄膜晶体管(下文中也称作“TFT”)、其电极的至少一部分是由半导体薄膜形成的电容器等等。在存在多个布线层用于连接半导体元件的情况下，为了方便起见，这些布线被区分为第一布线、第二布线等。或者，贯穿层间绝缘层形成的布线分别被区分为上层布线和下层布线，然而，其中的任何一种都不在严格意义上限制顶部-底部的关系和制造顺序。
根据本发明，通过形成包含突起的下层布线，不需要具有高宽高比的接触孔。因此，甚至当需要高度精细的微制造时，也不必研发使用导电膜或绝缘膜填充接触孔的技术，例如高级光学曝光技术或高级蚀刻技术，这能够有利于多层布线结构的制备。
此外，根据本发明，不需要一次形成导电膜的厚沉积的步骤，因此，不需要被称作对准标记的突出图形就能获得精细图案的形成，所述对准标记在下层中形成，其在光刻步骤中被掩埋导致光掩模的对准精度降低。因此，可以容易地获得多层布线结构。
此外，通过将抗蚀剂的变细技术用于突起的形成，可以获得比分辨率极限更高分辨率的图案形成。
根据上述本发明的结构，通过在下层布线中提供突起且使用层间绝缘膜将所述突起掩埋以获得上层布线和下层布线之间的电连接，可以在防止接触电阻的增加同时实现高可靠性的多层布线结构，甚至可以同时促进微制造。
附图说明
图1A～1C的截面示意图示出了根据本发明的制造具有多层布线结构的半导体器件的方法。
图2A～2C的截面示意图示出了根据本发明的制造具有多层布线结构的半导体器件的方法。
图3A和3B的截面示意图示出了根据本发明的制造具有多层布线结构的半导体器件的方法。
图4的截面示意图示出了根据本发明的制造具有多层布线结构的半导体器件的方法。
图5的截面示意图示出了具有根据本发明的多层布线结构的发光器件。
图6的截面示意图示出了具有根据本发明的多层布线结构的发光器件。
图7的截面示意图示出了具有根据本发明的多层布线结构的液晶显示器件。
图8示出了具有根据本发明的多层布线结构的CPU的结构示意图。
图9A和9B的截面示意图示出了可以与根据本发明的多层布线结构相结合的发光元件的结构。
图10A和10B的截面示意图示出了可以与根据本发明的多层布线结构相结合的发光元件的结构。
图11A和11B的截面示意图示出了可以与根据本发明的多层布线结构相结合的发光元件的结构。
图12A和12B的截面示意图示出了可以与根据本发明的多层布线结构相结合的发光元件的结构。
图13A～13C是根据本发明制成的电子产品的实例，例如电视接收机、计算机和图像再现设备。
具体实施方式
根据本发明，为了在其间夹有层间绝缘膜(层间绝缘层)的下层布线和上层布线之间形成电连接，通过使用形成下层布线的导电膜(导电层)而形成突起，从而实现了与在半导体集成电路中用在掩埋接触中的栓类似的功能。即，通过使用形成下层布线的导电膜中的至少一层并对其进行蚀刻以获得柱状导电元件，以及形成包括所述柱状导电元件的下层布线，其中所述柱状导电元件将被掩埋在层间绝缘层中并被露出以连接到上层布线，获得了多层布线结构。
通过蚀刻厚的导电膜形成柱状导电元件以便下层布线的突起能够通过层间绝缘膜连接到上层布线。在这种情况下，蚀刻产生的残留会由于导电膜厚度的变化或蚀刻速率的变化而保留，然而，由于接下来的用于形成另一布线的蚀刻会除去所述残留，所以在此步骤中蚀刻产生的残留不是致命的问题，蚀刻可以在不完全蚀刻的条件下完成。因此，不需要蚀刻停止层就可以容易地进行形成柱状导电膜的蚀刻步骤。
在使用无机材料形成层间绝缘层的情况下，需要通过选择性除去层间绝缘膜以暴露出所述突起。例如，当使用通过气相生长沉积的氧化硅膜作为层间绝缘膜时，可以通过使用以反映了下层的凹陷/突起的方式在突起上的层间绝缘膜对抗蚀剂进行回蚀刻以暴露出突起。具体地，可以在涂覆抗蚀剂后蚀刻层间绝缘膜，并且通过对整个抗蚀剂进行回蚀刻使得只有在突起上的层间绝缘膜从抗蚀剂露出。接着，通过剥离抗蚀剂，就能获得突起暴露在于层间绝缘膜中形成的凹陷中的状态。
至于备选方法，可以采用使用CMP(化学机械抛光)打磨层间绝缘膜、然后对整个层间绝缘膜进行回蚀刻的方法获得一种结构，其中下层布线的突起的一部分被暴露的
在使用旋涂形成层间绝缘膜的情况下，层间绝缘膜的形成和平面化可以同时进行，因此可以容易地在整个层间绝缘膜上进行回蚀刻直到突起从层间绝缘膜暴露出。可以使用SOG材料、基于硅氧烷的含硅、氧或氢并且具有Si-O-Si键的无机材料、其中氢被诸如甲基或苯基团的有机团替代的基于硅氧烷的有机材料、或者具有类似(-Si-O-Si-O-)的长键的基于聚硅氧烷的有机材料进行旋涂。
此外，在使用例如聚酰亚胺的负光敏材料形成层间绝缘层的情况下，可以通过使用显影溶液通过湿法蚀刻形成突起，这不需要对整个回蚀刻使用干法蚀刻。因此可以减少等离子体损坏。
在使用涂覆层间绝缘膜作为层间绝缘膜的情况下，优选该层间绝缘膜不暴露于抗蚀剂剥离剂。因此，本发明的应用允许略去形成接触孔的蚀刻步骤。甚至在层间绝缘膜上形成布线的情况下，可以故意使用不完全蚀刻以形成突起，然后在导电膜覆盖衬底的整个表面的情况下剥离抗蚀剂。
优选提前优化用于上层布线的顶层的材料及其膜厚，以便防止布线图案在额外的蚀刻中被损坏。当难以使用导电阻挡层形成上层布线的顶层时，可以在阻挡层上形成诸如氧化硅膜的绝缘膜作为硬掩模。当使用所述硬掩模时，在暴露突起的步骤中只需要除去在要被暴露的布线上的突起上的硬掩模。
通过使用前述方法，本发明可以应用于层间绝缘层由无机材料形成或层间绝缘层通过旋涂形成的情况。
本发明也可以应用于包含突起布线，所述突起形成于层间绝缘层上并与该层间绝缘层的下层中的半导体薄膜(半导体层)接触。首先，在覆盖半导体膜的层间绝缘层中形成接触孔。然后，在该层间绝缘层上和所述接触形成部分上形成第一阻挡层以便以类似于前述的方式形成柱状导电元件。当形成所述柱状导电元件时，可以通过在第一阻挡层上形成第一导电膜填充由所述接触孔导致而形成的凹陷。
就是说，可以通过沉积第一导电膜填充接触孔，在不完全蚀刻的条件下蚀刻第一导电膜用于填充接触孔和形成柱状导电元件，从而将导电膜留在接触孔中。然后，形成所述柱状导电元件的第一导电膜必然变厚。此外，由于沉积第二导电膜以形成布线，用于填充接触孔的导电膜的总厚度变厚，因此可以容易地填充凹陷。
对于仅通过加厚导电膜难以填充接触孔的情况，可以组合使用回流工艺。在这种情况下，理想是第一导电膜是可以在尽可能低的温度下进行回流工艺的材料，并且如果使用基于Al-Cu的合金，可以在400～500℃的温度进行回流工艺。同时，对于用于形成要被作为布线引出的部分的导电膜，需要使用具有高耐应力转移性(stressmigration resistance)和高耐电致转移性从而不易被破坏的材料。在本发明中，用于填充接触孔的第一导电材料和将被作为布线引出的第二导电膜可以被分开使用，这可以有助于解决所述问题。
本发明不仅可以用于半导体集成电路的多层布线结构，而且也可以用于通过使用布线连接多个半导体元件构造的显示器件。例如，在具有象素的液晶显示器件中，其中象素电极通过形成在平面化膜内的接触孔连接到开关元件，由于接触孔形成的台阶引起液晶的不规则取向，从而对显示质量有不利影响。然而，当本发明应用于显示器件时，引起液晶的不规则取向的台阶可以大大减少，得到显示质量的提高。
此外，本发明可以有效地应用于具有象素的EL显示器件，每个象素包括具有一对电极和夹在其间的能呈现电致发光(下文中也被称作“EL”)的有机化合物的发光元件，其中一个电极通过形成在平面化膜内的接触孔连接到开关元件。即，虽然由于位于临近接触孔的区域中的电极及其周围不是平坦表面而使得接触孔及其周围不可能是发光区域，但是本发明可以有效地应用以消除由接触孔引起的凹陷，因而获得具有提高的孔径比的更大的发光区域。
在任何情况下都可以获得与微制造中相似的接触孔的效果。
下面参照附图描述本发明的实施例。注意在所有的图中共同的部分或具有类似功能的部分使用相同的参考数字表示，下面进行更详细的描述。
[实施例1]
参照图1A，在具有通过基膜的绝缘表面的衬底上顺序形成半导体薄膜100和第一绝缘膜(绝缘层)101。作为衬底，可以使用例如含有硼硅酸钡玻璃或硼硅酸铝玻璃的玻璃衬底、石英衬底、其上形成绝缘膜的半导体衬底、其上形成绝缘膜的金属衬底等。此外，也可以使用以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二酯(PEN)和聚醚砜(PES)为代表的塑料衬底，或例如丙烯酸的具有柔性的合成树脂衬底。
半导体膜100是用于形成诸如晶体管的有源器件的主要部分，其可以由硅形成，也可以由诸如锗硅和砷化镓的化合物半导体形成。此外，不仅可以使用单晶半导体，也可以使用非晶、多晶或准晶半导体等。例如，可以使用这样的晶体半导体薄膜，其通过溅射、LPCVD或等离子体CVD形成非晶半导体薄膜后使用诸如激光的强光结晶化。
第一绝缘膜101充当所谓的层间绝缘膜用于将包括半导体薄膜100的元件与通常用于连接这些元件的布线分隔开。第一绝缘膜101可以使用无机材料(氧化硅、氮化硅、氮氧化硅等)、或光敏或非光敏有机材料(聚酰亚胺、丙烯酸、聚酰胺、聚酰亚胺酰胺、抗蚀剂或苯并环丁稀(benzocyclobutene))形成。或者，可以使用具有Si-O键的骨架结构并含有至少氢或含有氟、烷基或芳烃中的至少一种作为取代基的材料，即可以使用具有硅氧烷键的绝缘膜或这些绝缘膜的叠层结构。
穿通第一绝缘膜101的开口102是所谓的接触孔，其可以通过使用由光致抗蚀剂形成的预定的掩模进行干法蚀刻或湿法蚀刻形成。
在第一绝缘膜101上形成用于与半导体膜100形成欧姆接触的导电膜103(下文中为了方便起见也称作“接触层”)。在第一绝缘膜101上形成的第一接触层103在开口102中与半导体薄膜100接触。第一接触层103由钛(Ti)、钨(W)、钽(Ta)、氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)、碳化钽(TaC)、碳化钛(TiC)或其它能够与半导体薄膜100形成欧姆接触的导电材料形成。例如，当含有10～45％原子百分比的氮的氮化钛与硅半导体薄膜接触时可以获得良好的欧姆接触。此外由于氮化钛具有与硅反应抑制剥落的效果。此外，该接触层可以与化学性相对不稳定的导电材料，例如铝和铜一起形成接触。
接下来，在第一接触层103上顺序形成第一阻挡层104和第一导电膜105。提供第一阻挡层104以阻止包含在第一导电膜105中的材料扩散到半导体薄膜100，第一阻挡层104可以由氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)、碳化钽(TaC)、碳化钛(TiC)和钨化钛(TiW)中的一种或多种形成。例如，当使用基本化学计量成分的氮化钛时，可以防止由铝或含铝作为其主要成分的材料形成的第一导电膜105中所包含的材料扩散。
第一导电膜105形成的足够厚以填充开口102内部并形成柱状导电元件，所述柱状导电元件将被层间绝缘膜覆盖并夹在下层布线和上层布线之间。第一导电膜105可以由钨(W)、铝(Al)、铜(Cu)或含有其中之一作为其主要成分的合金或化合物形成。作为具体的合金，可以使用例如含有Al并加入0.01～5wt％的Sc、Si、Cu、Ti、Ge等的Al合金，Al-Si合金、Al-Ti合金或Al-Ge合金。此外，为了提高使用热处理的流动性并降低允许通过回流填充接触孔的热处理的温度，优选使用含有诸如元素Ge、Sn、Ga、Zn、Pb、In和Sb的材料，或者在Al薄膜上叠置含有上述元素的薄膜。当使用通过溅射形成的Al-Ge合金作为第一导电膜105时，可以在300～500℃的温度下通过热处理进行回流处理。
在第一导电膜105上形成掩模106，然后进行蚀刻以形成柱状导电元件107和填充在接触孔中的导电层108，如图1B所示。使用第一阻挡层104作为蚀刻停止层进行蚀刻，使得柱状导电元件107保留在掩模106下并且填充在开口102中的导电层108形成与第一绝缘膜101或第一阻挡层104的顶表面基本相同的平面。注意，柱状导电元件107在形成导电层108的区域之外形成，并且与第一绝缘膜的上层侧和下层侧的接触分别在不同的位置形成。
然后除去掩模106，并且顺序形成第二接触层109、第二阻挡层110和第二导电层111以便覆盖柱状导电元件107，如图1C所示。提供第二接触层109以保证与柱状导电元件107和导电层108以低接触电阻接触，同时提供第二阻挡层110以抑制第二导电膜111中包含的铝(Al)、铜(Cu)、或者包含其中之一作为其主要成分的合金或化合物向周围例如半导体薄膜一层的扩散。第二导电膜形成得足够厚以充分覆盖柱状导电元件107，在其上顺序形成第三阻挡层112和第三接触层113。
接着，蚀刻第一接触层103、第一阻挡层104、第二接触层109、第二阻挡层110、第二导电膜111、第三阻挡层112和第三接触层113从而在第一绝缘膜101上形成下层布线114。由于柱状导电元件107，形成有突起的下层布线114。
通过形成第二绝缘膜115以覆盖下层布线114，接着进行回蚀刻、CMP等以便平坦化该表面或使该表面凹陷从而露出突起，获得图2A所示的结构。
第二绝缘膜可以使用无机材料(氧化硅、氮化硅、氮氧化硅等)、或光敏或非光敏有机材料(聚酰亚胺、丙烯酸、聚酰胺、聚酰亚胺酰胺、抗蚀剂或苯并环丁稀)形成。或者，可以使用具有Si-O键的骨架结构并至少含有氢或含有氟、烷基或芳香烃中的至少一种作为取代基的材料，即可以使用具有硅氧烷键的绝缘膜或这些材料的叠层结构。对于有机材料，可以使用正光敏有机树脂或负光敏有机树脂。
突起的暴露程度只需要使得该突起形成与第二绝缘膜115上的布线形成电连接。因此，突起可以基本暴露在与第二绝缘膜115的顶表面相同的平面上，或者突起可以只有部分突出。然而，在在台阶被第二绝缘膜115平面化的情况下，对准标记仅由突起形成的台阶形成，因此，突起形成的台阶需要足够高以使得对准标记被探测到。
如图2B所示，顺序形成第四阻挡层116和第三导电膜117以便在从第二绝缘膜115露出的下层布线114的突起中形成电连接。为了类似的目的，这些层可以使用与前述相同的材料形成。
接着，形成掩模118，并且蚀刻第三导电膜117以形成如图2C所示的柱状导电元件119。所形成的柱状导电元件不与柱状导电元件107重叠，然而，柱状导电元件也可以重叠。在此蚀刻中，第四阻挡层116充当蚀刻停止层，因此可以对基膜进行良好的选择性蚀刻。此外，通过在整个表面上留下形成的第四阻挡层116，掩模118可以被剥离而不将第二绝缘膜115暴露于剥离剂。这在使用有机树脂材料形成第二绝缘膜115的情况下尤其有效。
参照图3A，顺序形成第四接触层120、第五阻挡层121、第四导电膜122、第六阻挡层123、第五接触层124以及由例如氧化硅的无机材料形成的掩模125(下文中也称作“硬掩模”)，以覆盖柱状导电元件107。然后，形成掩模126以使用光致抗蚀剂形成上层布线。
接着，如图3B所示，通过蚀刻除去第四导电膜122、第六阻挡层123、第五接触层124和硬掩模125。同样，在此蚀刻中，第四阻挡层116和第五阻挡层121既充当蚀刻停止层，也充当钝化膜(钝化层)，以便在除去掩模126时使第二绝缘膜115不暴露于剥离剂。尤其在第二绝缘膜115由有机树脂材料形成的情况下，可以防止其由于暴露于剥离剂而膨胀。即，第二绝缘膜115不直接暴露于用于除去掩模的剥离剂。因此，不需要用于脱氢的热处理或从由于暴露于剥离剂导致的膨胀中恢复。此外，在除去掩模126后出现的硬掩模125允许在第五接触层124以下的层中的布线被保护。
接下来，使用硬掩模作为掩模通过蚀刻除去第四阻挡层116、第四接触层120和第五阻挡层121，如图4所示。然后，第三绝缘膜128在第二绝缘膜和硬掩模上形成。第三绝缘膜128的构造类似于第二绝缘膜115，使得通过进行回蚀刻、CMP等通过平面化该表面和使该表面凹陷刻以暴露出突起而暴露出第五接触层124。第三绝缘膜128可以使用无机材料(氧化硅、氮化硅、氮氧化硅等)、或光敏或非光敏有机材料(聚酰亚胺、丙烯酸、聚酰胺、聚酰亚胺酰胺、抗蚀剂或苯并环丁稀)形成。或者，可以使用具有Si-O键的骨架结构并至少含有氢或含有氟、烷基或芳烃中的至少一种作为取代基的材料，即可以使用具有硅氧烷键的绝缘膜或这些材料的叠层结构。对于有机材料，可以使用正光敏有机树脂或负光敏有机树脂。
通过重复上述步骤，可以获得多层布线结构。所述布线结构使得图案能相对容易地以高于分辨率极限的分辨率形成，因此可以形成直径更小的接触孔。此外，根据布线的叠层结构，布线电阻可以减小。此外，甚至在下层布线和上层布线之间形成很厚的层间绝缘膜的情况下，使用具有突起的布线允许简单地通过控制突起的高度在下层布线和上层布线之间形成电连接。
注意，在此实施例中接触孔在第一绝缘膜101中形成，然而，本发明不限于此。例如，可以形成这样的多层布线结构，其中布线以这样的方式连接：下层布线和上层布线经过层间绝缘膜的电连接是通过使用包含在下布线中的导电膜形成的突起形成的。
这样形成的多层布线结构不仅可以应用于包含由使用半导体衬底形成的MOS晶体管或在绝缘表面上形成的TFT构造的电路的半导体器件，也可以应用于液晶显示器件的象素部分和驱动电路部分、在每个象素中具有发光元件的发光器件、DMD(数字微镜器件)、PDP(等离子体平板显示器)以及FED(场发射显示器)等。
[实施例2]
在此实施例中，参照附图描述了具有根据本发明的布线结构的发光器件的例子。本实施例所描述的是其发光元件由TFT控制的发光器件。具体描述的是本发明应用于连接TFT和发光元件的布线的情况。
参照图5，在其上形成有绝缘膜201的衬底200上形成TFT202、第一绝缘膜203和布线204、205。布线204和205分别通过在第一绝缘膜203中形成的开口(接触孔)206连接到形成TFT202的源区或漏区的一种导电类型杂质区域。如同实施例1，布线204和205分别包括第一接触层103、第一阻挡层104、柱状导电元件107和导电层108、第二接触层109、第二阻挡层110、第二导电膜111、第三阻挡层112和第三接触层113。
形成第二绝缘膜207以掩埋布线204和205并将布线204的突起的顶暴露在与其顶表面基本相同的平面上。或者，可以在形成第二绝缘膜207后，通过CMP或回蚀刻除去第二绝缘膜207的表面层以对其平面化，暴露出该突起。
在第二绝缘膜207上，形成第一电极208与布线204的暴露的突起接触。第一电极208充当发光元件的电极之一。通过形成这样的连接结构，第一电极208可以在平坦表面上形成，使得发光元件的可用面积增加。
接下来，形成第三绝缘膜209以覆盖第一电极208。绝缘膜209中的开口在第一电极208上形成。然后形成EL层210与第一电极208接触。在EL层210上，形成第二电极211，并在EL层210和第二电极211与第一电极208重叠的区域形成发光元件。第三绝缘膜209通过覆盖第一电极208的边缘并由此防止在此部分中短路而将相邻的发光元件分开。
依据载流子的输运特性，EL层210是空穴输运层、发光层和电子输运层的叠层。可以在空穴注入电极和空穴输运层之间提供空穴注入层，或者在电子注入电极和电子输运层之间提供电子注入层。空穴注入层和空穴输运层之间、电子注入层和电子输运层之间不必要有严格意义上的区别，它们的相同之处在于空穴输运特性(空穴迁移率)和电子输运特性(电子迁移率)是重要特征。或者，可以在电子输运层和发光层之间提供空穴阻挡层。可以通过向主体材料中掺杂诸如颜料或金属络合物的客体材料改变发光层的颜色。即，发光层可以含有荧光材料或磷光材料。在某些情况下，发光元件也充当电子输运层，并被称作发光电子输运层。
作为EL层210的一个例子，可以使用下述材料：CuPc或PEDOT作为空穴注入层，á-NPD作为空穴输运层，BCP或Alq3作为电子输运层，BCP:Li或CaF2作为电子注入层。至于发光层，可以使用用对应于红、绿和蓝的每种发光颜色的杂质(DCM等用于红色，DMQD等用于绿色)掺杂的Alq3。
EL层不仅可以使用有机化合物形成，也可以使用有机材料与无机材料的组合形成的材料、由掺有金属络合物的有机化合物形成的材料等形成，只要其具有与所述有机化合物相似的功能。例如，可以使用通过向空穴注入层共蒸发如氧化钼(MoOx：x＝2～3)的氧化物和á-NPD或红荧烯(rubrene)形成的复合材料。
不言而喻，表现出EL的层的结构可以变化，所作变化可以使得不提供具体的空穴注入层或电子输运层，而可以在本实施例的主旨内提供另一个用于输运空穴或电子的电极作为代替，或一种材料，通过该材料空穴或电子的输运效果可以被分散。
此外，当进行多色显示时，通过额外提供对应于各象素的滤色器或颜色转换层，可以进行具有高色彩纯度的显示。
选择第一电极208和第二电极211的材料使得第一电极208和第二电极211中的一个可以充当向其注入空穴的电极(阳极)(下文中也称作“空穴注入电极”)，另一个充当向其注入电子的电极(阴极)(下文中也称作“电子注入电极”)。
第一电极208(空穴注入电极)优选由分别具有大的功函数(功函数为4.0eV或更大)的金属、合金或导电化合物形成，或由这些材料的混合物形成。具体地，用作这些材料的有ITO(铟锡氧化物)；IZO(铟锌氧化物，包含混合有2～20％的的氧化锌(ZnO)的氧化铟；通过将氧化铟与2～20％的氧化硅(SiO2)、金(Au)、铂(Pt)、镍(Ni)、钨(W)、铬(Cr)、钼(Mo)混合获得的被称作ITSO的材料；铁(Fe)、钴(Co)、铜(Cu)、钯(Pd)、金属材料的氮化物(TiN)等。
第二电极(电子注入电极)211优选由分别具有小功函数(功函数为3.8eV或更小)的金属、合金或导电化合物形成。具体的，可以使用属于周期表第一族或第二族的元素，例如Li和Cs的碱金属元素，例如Mg、Ca和Sr的碱土金属元素，或者含有这些元素的合金(Mg:Ag，Al:Li)，或者含有这些元素的化合物(LiF、CsF、CaF2)，以及含有稀土金属的过渡金属。或者，第二电极211可以由这些金属或含有这些金属的合金的超薄层与ITO、IZO、ITSO或其它金属(包括合金)的层叠加形成。
这样，发光元件213形成的结构是，EL层210夹在第一电极208和第二电极211之间。
不言而喻，作为空穴注入电极的第一电极和作为电子注入电极的第二电极均与EL层相关，因此根据EL层的叠层结构通过使用上述材料，也可能将第一电极形成为电子注入电极而将第二电极形成为空穴注入电极。
可以在第二电极211上形成钝化膜212。钝化膜212使用通过等离子体CVD或溅射形成的例如氮化硅的绝缘材料形成。不言而喻，钝化膜212也可以由其它材料形成，只要其具有阻挡诸如水蒸汽的外界杂质的功能即可。例如，可以使用氮化碳、金刚石类碳等。或者，可以使用多层结构，其中阻挡绝缘膜和吸湿绝缘膜交替叠置以增加气体阻挡特性和减小钝化膜的应力的效果。
这样，可以获得这样的发光器件，具有通过掩埋其中的柱状导电元件形成的突起的布线用于连接TFT202和发光元件213。
类似地，图6示出了发光器件的一个例子，其中具有通过掩埋其中的柱状导电元件形成的突起的布线用于连接反向交错(inverselystaggered)的TFT302和发光元件213。反向交错的TFT302具有以栅电极、栅绝缘膜、包含沟道形成区域的半导体薄膜、源区和漏区的顺序形成的叠层。布线204和205通过形成在第一绝缘膜203中的接触孔206连接到反向交错的TFT302。这种连接结构类似于图5所示的连接结构。
注意，本实施例中描述的例子是根据本发明的多层布线结构应用于TFT与发光器件的电极之一通过第一绝缘膜的连接的连接结构，然而，本发明不限于此，也可以使用具有这样的结构的发光器件，其中下层布线和上层布线通过多层绝缘层相互电连接。
[实施例3]
图9A～12B分别示出了实施例2的发光元件的结构的详细示意图。通过将下述的发光元件应用到实施例2的发光元件中，可以构建发光器件。
图9A示出了一种示例结构，其中第一电极11由诸如ITO的或含有氧化硅的透光导电氧化物材料形成。在第一电极上，形成具有空穴输运/注入层41、发光层42和电子注入/输运层43的叠层的EL层16。在EL层16上的第二电极17包括由例如LiF和MgAg的碱金属或碱土金属形成的第三电极层33，由例如铝的金属材料形成的第四电极层34。具有此结构的象素可以从第一电极11发出光，如箭头所示。
图9B示出了一种示例结构，其中光从第二电极17发射出。第一电极11包括第一电极层35，由例如铝和钛的金属形成，或由以化学计量成分或更小的浓度含有金属和氮的金属材料形成；第二电极层32，由含有浓度1～15atom％氧化硅的导电氧化物材料形成。在第一电极11上，形成具有空穴输运/注入层41、发光层42和电子注入/输运层的叠层的EL层16。形成在EL层16上的第二电极17包括由例如LiF和CaF的碱金属和碱土金属形成的第三电极层33，以及由例如铝的金属材料形成的第四电极层34。通过将各层的厚度形成为100nm或更小以便透光，光可以从第二电极17射出，如箭头所示。
图10A示出了一种典型结构，其中光从第一电极11射出，EL层16是电子注入/输运层43、发光层42和空穴输运/注入层41的顺序叠层。第二电极17包括第二电极层32，由含有1～15atom％的氧化硅的导电氧化物材料形成；以及第一电极层35，由例如铝和钛的金属形成，或由含有化学计量成分或更少的浓度的金属和氮的金属材料形成。第一电极11包括由例如LiF和CaF的碱金属或碱土金属形成的第三电极层33，以及由例如铝的金属材料形成的第四电极层34。通过将各层的厚度形成为100nm或更薄以便透射光，光能够从第一电极11射出，如箭头所示。
图10B示出了一种示例结构，其中光从第二电极17射出，EL层16是电子注入/输运层43、发光层42和空穴输运/注入层41的顺序叠加。第一电极的结构与图10A中的相似，并且具有的厚度足够允许从EL层16射出的光被反射。第二电极17由诸如ITO的合和含有氧化硅的导电氧化物材料形成。在此结构中，通过使用无机金属氧化物(典型的，氧化钼或氧化钒)形成空穴注入层，可以向其提供在第二电极层32的形成中引入的氧，这改善了空穴注入特性并降低了驱动电压。
图11A～12B分别示出的象素具有光从第一电极11侧和第二电极17侧同时射出的结构。
图11A示出了一种典型结构，其中第一电极11由例如ITO的或包含氧化硅的透光导电氧化物材料形成。在第一电极11上，形成由空穴输运/注入层41、发光层42和电子注入/输运层43的顺序叠加而成的EL层16。在EL层16上形成的第二电极17包括由例如LiF和CaF的碱金属或碱土金属形成的第三电极层33，以及由例如铝的金属材料形成的第四电极层34。通过将各层的厚度形成为100nm或更薄以便透射光，光能同时从第二电极17侧和第一电极11侧射出。
在图11B中，第一电极11包括由例如LiF和CaF的碱金属或碱土金属形成的第三电极层33，以及由例如铝的金属材料形成的第四电极层34，每层的厚度形成为100nm或更薄以便透光。在第一电极11上，形成由电子注入/输运层43、发光层42和空穴输运/注入层41顺序叠加而成的EL层16。形成在EL层16上的第二电极17由例如ITO或包含氧化硅的导电氧化物材料形成。根据这种结构，光能同时从第二电极17侧和第一电极11侧射出。
图12A和12B分别示出了一个示例结构，其中第一电极11和第二电极17由类似的材料形成。即，第一电极11和第二电极17均由诸如ITO或含有氧化硅的导电氧化物材料形成。优选靠近第二电极层32的EL层16中的空穴输运/注入层41由金属氧化物(典型地，氧化钼，或氧化钒)形成，并且靠近第三电极层33的电子注入/输运层43由碱金属或含有碱土金属的有机材料(典型地，苯并恶唑衍生物或吡啶衍生物)形成。
[实施例4]
在此实施例中，参照附图描述了具有根据本发明布线结构的液晶显示器件的一个例子。此实施例中描述的液晶显示器件使用TFT控制液晶，描述主要针对本发明应用到连接TFT和用于控制液晶方向的电极的布线的情况。
图7示出的例子中，反向交错TFT302、第一绝缘膜203和布线204、205形成在衬底200上。布线204和205分别通过形成与第一绝缘膜203中的开口206连接到形成TFT302的源或漏区的一种导电类型的杂质区域。与实施例2相同，布线204和205分别包含第一接触层103、第一阻挡层104、柱状导电元件107和导电层108、第二接触层109、第二阻挡层110、第二导电膜111、第三阻挡层112和第三接触层113。
形成第二绝缘膜207以填入布线204和205并将布线204的突起的顶基本露在同一平面上。或者，可以在形成第二绝缘膜207后通过对其表面使用CMP或回蚀刻进行平面化而露出突起。
在第二绝缘膜207上，形成第一电极401与布线204的突起接触。第一电极401形成发光元件的电极之一，根据这样的连接结构，第一电极401可以在平坦表面上形成，使得象素电极的可用面积增加同时防止向错。
在反衬底400上，顺序形成遮光层403、着色层404、、由丙烯酸材料等形成的平坦化层405、以及反电极406。反衬底400和衬底200通过间隔物(未示出)连接，液晶407密封在其间。
当第一电极401和第二电极(对应于反电极)406均由透光导电膜形成时，可以制造透光液晶显示器件。另一方面，当其中一者由反光膜形成时，可以制造反光液晶显示器件。不言而喻，可以通过在充当反光电极的一个电极中形成透光窗口来制造半透光液晶显示器件。
[实施例5]
实施例1中所示的多层布线结构可以应用于半导体集成电路的布线。所述半导体集成电路包括各种集成电路，例如存储器、各种处理器和中央处理器(下文中也称作“CPU”)。
图8示出了一个CPU的示例结构。在衬底600上形成算术逻辑单元(ALU)601、算术逻辑单元控制器(ALU控制器)602、指令解码器(603)、中断控制器604、定时控制器605、寄存器606、寄存器控制器607、总线接口(Bus I/F)608、可写ROM609和ROM接口(ROM I/F)620。ROM609和ROM接口(ROM I/F)620可以分开制备。
通过总线接口608输入到CPU的指令输入到指令解码器603，解码后输入到ALU控制器602、中断控制器604、寄存器控制器607和定时控制器605。
ALU控制器602、中断控制器604、寄存器控制器607和定时控制器605分别基于被解码的指令执行控制。具体地，ALU控制器602产生用于控制ALU 601的操作的信号。中断控制器604基于其中的优先权决定和CPU的程序执行中的掩码状态处理来自外部输入/输出设备或外围电路的中断要求。寄存器控制器607产生寄存器606的地址并根据CPU的状态进行寄存器606的读/写。
定时控制器605产生用于控制ALU 601、ALU控制器602、指令解码器603、中断控制器604和寄存器控制器607的操作定时的信号。例如，定时控制器605具有内部时钟发生器用于基于参考时钟信号CLK1(621)产生内部时钟信号CLK2(622)，并将时钟信号CLK2提供到上述各电路。
不言而喻，图8所示的CPU只是简化结构的例子，实际中的CPU根据其应用具有各种结构。这种CPU被封装以便从外部保护，因此易于携带。此外，当CPU具有放置在理想位置上的灵活性，其放置位置可以更灵活地选择。此外，由于封装，CPU的功能可以被加强。
因此，使用在玻璃衬底上的薄膜晶体管形成的CPU有各种模式。此外，由于使用在玻璃衬底上的薄膜晶体管形成的CPU重量轻，在移动使用中或在安装中的负载可以被减小。
这种CPU既可以使用单晶半导体衬底形成，也可以使用有TFT的玻璃衬底形成。特别地，由于玻璃衬底和单晶半导体衬底不同的可平面性，在玻璃上形成诸如CPU的集成电路的情况，比使用单晶半导体衬底的情况更难获得微制造。在这种情况下，通过使用能够相对容易地形成比分辨率极限更高分辨率的图案的根据本发明的多层布线结构，代替形成接触孔的图案，可以获得接触的微制造。此外，除了微制造的优点外，根据本发明的多层布线结构的其它优点在于，甚至在考虑到减小的布线延迟而形成厚的层间绝缘层的情况下，只要控制突起的高度就可以容易地实现多层布线相互接触。
[实施例6]
本发明可以应用于诸如电视接收机、计算机和图像再现设备的电子设备，如图13A～13C所示，也可以应用于其它电子设备。
图13A示出了一例根据本发明制成的电视接收机，其包括机壳2001、支撑基座2002、显示部分2003、扬声器部分2004、视频输入端2005等。例如，通过实施例3中的发光器件的功能或实施例4中的液晶显示器件具体用作电视机，可以显示高分辨率的图像。
图13B示出了根据本发明制成的个人膝上计算机，其包括主体2201、机壳2202、显示部分2203、键盘2204、外部连接端口2205、点鼠标2206等。例如，实施例3中的发光器件或实施例4中的液晶显示器件可以应用于显示部分2203，实施例5可以应用于作为便宜的个人计算机的中央单元的CPU，其与前述显示器件的集成使得能够制造薄的个人膝上计算机。
图13C示出了根据本发明制成的图像再现设备，其包括主体2401、机壳2402、显示部分A2403，显示部分B2404，记录媒质读取部分2405，操作键2406、扬声器部分2407等。实施例3中的发光器件和实施例4中的液晶显示器件可以应用于显示部分A2403和B2404，实施例5可以应用于便宜的CPU，其与前述显示器件的集成使得能够制造薄的图像再现设备。

Claims (21)

1.一种半导体器件，包括：
在绝缘表面上的具有突起的第一布线，包括：
第一导电层；
形成在第一导电层上和所述突起内的第二导电层；以及
形成在第一导电层和第二导电层上的第三导电层；
第一布线上的绝缘层；以及
绝缘层上的第二布线，
其中第一布线在所述突起处通过绝缘层中的孔电连接到第二布线。
2.一种半导体器件，包括：
具有接触孔的第一绝缘层；
在第一绝缘层上的具有突起的第一布线，包括：
第一导电层；
形成在第一导电层上和所述突起内的第二导电层；以及
形成在第一导电层和第二导电层上的第三导电层；
第一布线上的第二绝缘层；以及
第二绝缘层上的第二布线，
其中第一布线在突起处通过第二绝缘膜中的孔与第二布线电连接，并且
其中接触孔填满与第二导电层包含的材料相同的材料。
3.一种半导体器件，包括：
具有接触孔的第一绝缘层；
在第一绝缘层的项表面上和所述接触孔中形成的第一导电层；
填充接触孔的第二导电层；
在第一导电层的一部分上的第三导电层；
在第一、第二和第三导电层上的第四导电层；
在第四导电层上的第二绝缘层；以及
在第二绝缘层上的第五导电层，
其中由第一、第三和第四导电层在第一、第三和第四导电层重叠的部分形成突起，以及
其中第四导电层通过第二绝缘层中的孔电连接到第五导电层。
4.一种半导体器件，包括：
薄膜晶体管，包括：
半导体层；
栅极绝缘膜；以及
栅电极；
在所述薄膜晶体管上的具有接触孔的第一绝缘膜；
在第一绝缘层的顶表面上和所述接触孔中形成的第一导电层；
填充接触孔的第二导电层；
在第一导电层的一部分上的第三导电层；
在第一、第二和第三导电层上的第四导电层；
在第四导电层上的第二绝缘层；以及
在第二绝缘层上的第五导电层，
其中由第一、第三和第四导电层在第一、第三和第四导电层重叠的部分形成突起，以及
其中第四导电层通过第二绝缘层中的孔电连接到第五导电层。
5.一种半导体器件，包括：
薄膜晶体管，包括：
半导体层；
栅极绝缘膜；以及
栅电极；
在所述薄膜晶体管上的具有接触孔的第一绝缘膜；
在第一绝缘层的顶表面上和所述接触孔中形成的第一导电层；
填充接触孔的第二导电层；
在第一导电层的一部分上的第三导电层；
在第一、第二和第三导电层上的第四导电层；
在第四导电层上的第二绝缘层；以及
在第二绝缘层上的第五导电层；
在第五导电层上的发光层；以及
在发光层上的第六导电层，
其中第一导电层电连接到所述半导体层，
其中由第一、第三和第四导电层在第一、第三和第四导电层重叠的部分形成突起，以及
其中第四导电层通过第二绝缘层中的孔电连接到第五导电层。
6.根据权利要求1和2中任一项的半导体器件，其中第二导电层包含铝作为其主要成分。
7.根据权利要求3～5中任一项的半导体器件，其中第三导电层包含铝作为其主要成分。
8.根据权利要求1和2中任一项的半导体器件，其中第一和第三导电层包括从钛、钽和钨中选取的金属材料。
9.根据权利要求3～5中任一项的半导体器件，其中第一和第四导电层包括从钛、钽和钨中选取的金属材料。
10.根据权利要求1和2中任一项的半导体器件，其中第一和第三导电层包含从钛、钽和钨中选取的金属材料的氮化物。
11.根据权利要求3～5中任一项的半导体器件，其中第一和第四导电层包括从钛、钽和钨中选取的金属材料的氮化物。
12.根据权利要求1的半导体器件，其中第一布线在所述突起基本暴露于与所述绝缘层的顶表面相同平面上的部分与第二布线电连接。
13.根据权利要求2的半导体器件，其中第一布线在所述突起基本暴露于与第二绝缘层的顶表面相同平面上的部分与第二布线电连接。
14.根据权利要求4～5中任一项的半导体器件，其中栅极绝缘膜在半导体层上形成，并且其中栅电极在该栅极绝缘膜上形成。
15.根据权利要求4～5中任一项的半导体器件，其中栅极绝缘膜在栅电极上形成，并且其中半导体层在该栅极绝缘膜上形成。
16.根据权利要求5中任一项的半导体器件，其中第五导电层是发光元件的阳极，且其中第六导电层是该发光元件的阴极。
17.根据权利要求5中任一项的半导体器件，其中第五导电层是发光元件的阴极，且其中第六导电层是该发光元件的阳极。
18.包含根据权利要求1～5的任一项的半导体器件的电子设备，其中所述电子设备是从包含电视接收机、膝上个人计算机和图像再现设备的组中选取的一种。
19.一种半导体器件的制造方法，包括步骤：
在绝缘表面上形成第一导电膜；
在第一导电膜上形成第一掩模；
使用第一掩模对第一导电膜进行第一蚀刻；
在第一导电膜的至少一部分保留在绝缘表面上的情况下停止第一蚀刻；
在剩余的第一导电膜上和绝缘表面上形成第二导电膜；
在第二导电膜上形成硬掩模层；
在第二导电膜上形成第二掩模；
对第二导电膜进行第二蚀刻；
在第二导电膜的至少一部分保留在绝缘表面上的情况下停止第二蚀刻；
除去第二掩模；以及
至少除去保留在绝缘表面上且不被硬掩模层覆盖的第二导电膜。
20.一种半导体器件的制造方法，包括步骤：
在绝缘表面上形成第一绝缘膜；
在第一绝缘膜中形成接触孔；
在第一绝缘膜上和接触孔中形成包含第一导电材料的第一导电膜；
进行热处理，以便第一绝缘膜中的接触孔被第一导电材料充满；
在第一导电膜上形成第一掩模；
对第一导电膜进行第一蚀刻；
在第一导电膜至少一部分保留在第一绝缘膜上且第一导电材料填满接触孔的情况下停止第一蚀刻，在剩余的第一导电膜上和第一绝缘膜上形成第二导电膜；
在第二导电膜上形成硬掩模；
在第二导电膜上形成第二掩模；
对第二导电层进行第二蚀刻；
在第二导电膜的至少一部分保留在第一绝缘膜上的情况下停止第二蚀刻；
除去第二掩模；
至少除去保留在第一绝缘膜上并且不被硬掩模层覆盖的第二导电膜。
21.根据权利要求19和20任一项的半导体器件的制造方法，其中第一导电膜包含由具有高熔点的金属或具有高熔点的金属的氮化物形成的第一层，所述高熔点金属从钛、钽和钨中选取；以及由铝或含有铝作为其主要成分的金属材料形成的第二层。
CNB2004100903616A 2003-11-04 2004-11-04 半导体器件及其制造方法 Expired - Fee Related CN100474575C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003375038 2003-11-04
JP375038/03 2003-11-04
JP375038/2003 2003-11-04

Publications (2)

Publication Number Publication Date
CN1614776A true CN1614776A (zh) 2005-05-11
CN100474575C CN100474575C (zh) 2009-04-01

Family

ID=34544275

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100903616A Expired - Fee Related CN100474575C (zh) 2003-11-04 2004-11-04 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US7170176B2 (zh)
KR (1) KR101121684B1 (zh)
CN (1) CN100474575C (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859532A (zh) * 2009-04-13 2010-10-13 索尼公司 显示装置
CN101494201B (zh) * 2008-01-25 2010-11-03 北京京东方光电科技有限公司 薄膜晶体管液晶显示器阵列基板结构及其制造方法
CN102668040A (zh) * 2009-10-01 2012-09-12 丰田自动车株式会社 半导体装置以及半导体装置的制造方法
CN103959470A (zh) * 2012-01-17 2014-07-30 松下电器产业株式会社 薄膜晶体管阵列装置以及使用它的el显示装置
TWI512998B (zh) * 2009-10-09 2015-12-11 Semiconductor Energy Lab 半導體裝置及其製造方法
CN107017227A (zh) * 2015-12-31 2017-08-04 台湾积体电路制造股份有限公司 半导体装置、膜堆叠体以及其制造方法
CN108987414A (zh) * 2017-06-05 2018-12-11 三星显示有限公司 用于显示装置的图案结构

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152165A (ja) * 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
FR2842021B1 (fr) * 2002-07-05 2005-05-13 Commissariat Energie Atomique Dispositif electronique, notamment dispositif de puissance, a couche mince, et procede de fabrication de ce dispositif
US7157378B2 (en) * 2004-07-06 2007-01-02 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US20060091397A1 (en) * 2004-11-04 2006-05-04 Kengo Akimoto Display device and method for manufacturing the same
JP2006164708A (ja) * 2004-12-06 2006-06-22 Semiconductor Energy Lab Co Ltd 電子機器および発光装置
JP4596976B2 (ja) * 2005-05-20 2010-12-15 株式会社 日立ディスプレイズ 有機発光表示装置
KR100646937B1 (ko) * 2005-08-22 2006-11-23 삼성에스디아이 주식회사 다결정 실리콘 박막트랜지스터 및 그 제조방법
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
JP2007157829A (ja) * 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 半導体装置
EP1793266B1 (en) 2005-12-05 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration
TWI267213B (en) * 2006-01-27 2006-11-21 Ind Tech Res Inst Organic light emitting device with integrated color filter and method of manufacturing the same
JP5401758B2 (ja) * 2006-12-12 2014-01-29 サンケン電気株式会社 半導体装置及びその製造方法
KR20100065145A (ko) * 2007-09-14 2010-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
CN104216186B (zh) * 2014-08-15 2018-01-26 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
US9786856B2 (en) * 2015-08-20 2017-10-10 Dpix, Llc Method of manufacturing an image sensor device
US20170179201A1 (en) * 2015-12-16 2017-06-22 General Electric Company Processes for fabricating organic photodetectors and related photodetectors and systems
KR20210027367A (ko) 2018-06-29 2021-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI730799B (zh) * 2020-06-04 2021-06-11 力晶積成電子製造股份有限公司 影像感測器的製造方法及對準標記結構

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290729A (en) * 1990-02-16 1994-03-01 Mitsubishi Denki Kabushiki Kaisha Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof
JP2598335B2 (ja) * 1990-08-28 1997-04-09 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
JP2660359B2 (ja) * 1991-01-30 1997-10-08 三菱電機株式会社 半導体装置
JP2533414B2 (ja) * 1991-04-09 1996-09-11 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
JPH06314687A (ja) 1993-04-30 1994-11-08 Sony Corp 多層配線構造の半導体装置およびその製造方法
JPH08306779A (ja) 1995-05-10 1996-11-22 Sony Corp 半導体装置の製造方法
US5801093A (en) * 1996-06-13 1998-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Process for creating vias using pillar technology
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
US7379039B2 (en) * 1999-07-14 2008-05-27 Sony Corporation Current drive circuit and display device using same pixel circuit, and drive method
JP2001148291A (ja) * 1999-11-19 2001-05-29 Sony Corp 表示装置及びその製造方法
JP2003086669A (ja) * 2001-09-10 2003-03-20 Mitsubishi Electric Corp 電子装置およびその製造方法
US20030136966A1 (en) * 2001-12-18 2003-07-24 Seiko Epson Corporation Light emission device, method of manufacturing same, electro-optical device and electronic device
KR100496287B1 (ko) * 2002-08-03 2005-06-20 삼성에스디아이 주식회사 실리콘 박막의 결정화 방법, 이를 이용한 박막 트랜지스터및 상기 박막 트랜지스터를 구비한 평판 디스플레이 소자

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494201B (zh) * 2008-01-25 2010-11-03 北京京东方光电科技有限公司 薄膜晶体管液晶显示器阵列基板结构及其制造方法
CN101859532A (zh) * 2009-04-13 2010-10-13 索尼公司 显示装置
CN101859532B (zh) * 2009-04-13 2013-05-15 索尼公司 显示装置
CN102668040A (zh) * 2009-10-01 2012-09-12 丰田自动车株式会社 半导体装置以及半导体装置的制造方法
US10770596B2 (en) 2009-10-09 2020-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI512998B (zh) * 2009-10-09 2015-12-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US10043915B2 (en) 2009-10-09 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10446693B2 (en) 2009-10-09 2019-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11367793B2 (en) 2009-10-09 2022-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11695080B2 (en) 2009-10-09 2023-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103959470B (zh) * 2012-01-17 2016-08-24 株式会社日本有机雷特显示器 薄膜晶体管阵列装置以及使用它的el显示装置
CN103959470A (zh) * 2012-01-17 2014-07-30 松下电器产业株式会社 薄膜晶体管阵列装置以及使用它的el显示装置
CN107017227A (zh) * 2015-12-31 2017-08-04 台湾积体电路制造股份有限公司 半导体装置、膜堆叠体以及其制造方法
CN107017227B (zh) * 2015-12-31 2019-12-10 台湾积体电路制造股份有限公司 半导体装置、膜堆叠体以及其制造方法
US10978305B2 (en) 2015-12-31 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Manufacturing method for a film stack of a semiconductor device
CN108987414A (zh) * 2017-06-05 2018-12-11 三星显示有限公司 用于显示装置的图案结构
CN108987414B (zh) * 2017-06-05 2023-08-29 三星显示有限公司 用于显示装置的图案结构

Also Published As

Publication number Publication date
KR101121684B1 (ko) 2012-03-09
CN100474575C (zh) 2009-04-01
US7524709B2 (en) 2009-04-28
US20050095842A1 (en) 2005-05-05
KR20050042737A (ko) 2005-05-10
US7170176B2 (en) 2007-01-30
US20070128769A1 (en) 2007-06-07

Similar Documents

Publication Publication Date Title
CN1614776A (zh) 半导体器件及其制造方法
JP7216862B2 (ja) 発光装置
CN101114668B (zh) 有机发光显示装置及其制造方法
TWI489519B (zh) 基板上配線，半導體裝置及其製造方法
CN100492712C (zh) 光发射装置及其制造方法
JP4542659B2 (ja) アクティブ駆動型有機ｅｌ表示装置およびその製造方法
CN1897269A (zh) 布线结构、布线形成方法、薄膜晶体管基板及其制造方法
US7190112B2 (en) Photoresist mask/smoothing layer ensuring the field homogeneity and better step-coverage in OLED displays
CN100573884C (zh) 显示器件
CN103094491B (zh) 形成有机发光结构的方法和制造有机发光显示设备的方法
CN1667840A (zh) 薄膜晶体管、半导体器件及其制造方法
CN1575525A (zh) 半导体装置接触部及其制造方法和包括该接触部的用于显示器的薄膜晶体管阵列面板及其制造方法
CN1668148A (zh) 顶部发射型有机发光显示器件及其制造方法
CN1716637A (zh) 薄膜晶体管（tft）和包括该薄膜晶体管的平板显示器以及它们的制造方法
JP2010199093A (ja) 発光装置
CN1770465A (zh) 有机发光二极管显示器及其制造方法
CN1897270A (zh) 布线结构、制造布线的方法、薄膜晶体管基板及其制造方法
WO2006046678A1 (en) Composite material, light-emittintg element, light-emitting device, and manufacturing method thereof
CN1645979A (zh) 有机发光显示器及其制造方法
CN1490872A (zh) 互连、互连形成方法、薄膜晶体管及显示器
TWI292679B (en) Storage capacitor in oled pixels and driving circuits and method for forming the same
CN1905200A (zh) 布线基板及制法、电光学装置及制法、电子设备及制法
KR100728129B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
TW201421766A (zh) 顯示單元，顯示單元之製造方法，及電子設備
CN1623235A (zh) 半导体装置的接触部分及其制造方法,包括接触部分的显示装置用薄膜晶体管阵列板及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090401

Termination date: 20171104