TW201347048A - 非揮發性電荷捕獲記憶體元件和邏輯ｃｍｏｓ元件的整合 - Google Patents

非揮發性電荷捕獲記憶體元件和邏輯ｃｍｏｓ元件的整合 Download PDF

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Abstract

本發明說明一種整合非揮發性記憶體元件入邏輯MOS流之方法的實施例。一般來說，該方法包含：在基板的第一區中以疊置在該基板之表面上方的半導體材料形成記憶體元件的通道，該通道連接該記憶體元件的源極與汲極；在該通道上方相鄰於該通道的複數個表面處形成電荷捕獲介電質堆疊，其中，該電荷捕獲介電質堆疊包含一位在穿隧層上方之電荷捕獲層上的阻隔層；以及在該基板的第二區上方形成MOS元件。

Description

非揮發性電荷捕獲記憶體元件和邏輯CMOS元件的整合
本發明在半導體元件的領域中，更明確地說，本發明關於以邏輯CMOS元件整合之非揮發性電荷捕獲記憶體元件。
相關申請案之交叉參考
本申請案係2008年8月4日提申之共同待審美國申請案序號第12/185,751號的部分接續案，該案係2008年5月22日提申之美國申請案序號第12/125,864號的接續案，目前已於2012年1月10日獲頒美國專利案第8,093,128號，其在35 U.S.C.119(e)的規範下主張2007年5月25日提申之美國臨時專利申請案序號第60/940,148號以及2007年5月25日提申之美國臨時專利申請案序號第60/940,137號的優先權權利。本文以引用的方式將前述相關案全部併入。
積體電路中特徵縮小係製造更強大功能電子元件的致能因子。縮小為較小特徵會提高給定外型因子中功能性單元的密度並且提高元件處理速度。然而，元件縮小並非完全沒有問題。舉例來說，最佳化較小元件之效能會變得越來越困難。尤其是在縮小非揮發性電荷捕獲記憶體元件時，其中，當元件縮小時，資料保留和感測會變得越來越困難。
除了元件縮小之外，系統晶片類型架構也會提高電子元件功能。舉例來說，此架構可能在和邏輯元件相同的基板上併入記憶體元件，用以降低製作成本並且增加該些記憶體元件和邏輯元件之間的通訊頻寬。
將此等不相同元件整合入系統單晶片(system-on-a-chip)架構會有問題，因為用於邏輯CMOS元件的製程可能妨礙記憶體元件的製程，反之亦然。舉例來說，當整合邏輯CMOS閘極氧化物製程模組和製作用於記憶體元件之介電質堆疊時，此困境便可能發生。另外，用於邏輯元件的通道和井植入處理可能同樣不利於記憶體元件介電質堆疊；而後者之形成可能對前者產生問題。又，於另一範例中，有利於邏輯電晶體的矽化接點可能對非揮發性電荷捕獲記憶體元件造成負面影響。
另外，非揮發性記憶體元件之操作可能需要施加相對高的電壓(High Voltage，HV)，通常至少10V；然而，縮小邏輯元件之製作中運用的習知製程卻通常最佳於5V或更小電壓處的元件操作。此等低電壓元件可能缺少足夠高的崩潰電壓來直接介接記憶體元件。
於一實施例中，本發明在基板的第二區中形成邏輯MOS元件之井植入與通道植入中至少一部分之後在該基板的第一區中形成非揮發性電荷捕獲介電質堆疊，例如，SONOS堆疊。
於另一實施例中，本發明在任何邏輯MOS閘極氧化處理之前先形成非揮發性電荷捕獲介電質堆疊。於其中一個此種實施例中，SONOS堆疊會從該基板之第二區處被移除，而且熱氧化會在該半導體基板之第二區上方形成第一閘極絕緣體層並且熱再氧化該SONOS堆疊的阻隔層。於進 一步實施例中，氮化製程會同時氮化該第一閘極絕緣體層和該阻隔層
於另一實施例中，沒有矽化物接點的非揮發性電荷捕獲記憶體元件會整合具有矽化物接點的邏輯元件。此實施例可藉由減少非揮發性電荷捕獲記憶體元件中和矽化物有關的應力而有利改善該記憶體元件的可靠度。
於進一步實施例中，該些邏輯元件中至少其中一者的輕摻雜源極和汲極(也就是，偏移源極與汲極)長過該些邏輯元件中至少另一者，以便允許HV操作(舉例來說，崩潰電壓大於10V)。於其中一個此種實施例中，其中，該些邏輯元件包含一HV PMOS元件和一n型MOS(NMOS)元件，該NMOS元件的源極和汲極偏移小於HV PMOS元件的源極和汲極偏移。於另一個此種實施例中，其中，該些邏輯元件包含一HV PMOS元件和一PMOS元件，該PMOS元件的源極和汲極偏移小於HV PMOS的源極和汲極偏移。於一特殊的實施例中，HV MOS元件的輕摻雜源極和汲極的長度大於和該MOS元件之閘極堆疊的側壁相鄰的側壁間隔物(sidewall spacer)。
於另一實施例中，會運用多層式襯墊來偏移該HV MOS源極和汲極；並且還保護該非揮發性電荷捕獲記憶體元件，使其不會矽化。於其中一個此種實施例中，其中，該多層式襯墊包含至少一頂層和底層，頂層會被形成一次性間隔物，用以偏移該HV MOS源極和汲極，而底層則在該些邏輯元件中一或更多個的矽化期間被用來遮罩該非揮發性電荷捕獲記憶體元件。於另一實施例中，該底層還會在該些邏輯元件中一或更多個的矽化期間被用來遮罩該HV MOS元件。於一特殊的實施例中，該一次性間隔物會在該HV MOS源極和汲極被植入之後以對該多層式襯墊之底層有 選擇性的方式被移除。於進一步實施例中，該多層式襯墊的底層會保留在該非揮發性電荷捕獲記憶體元件上方作為ILD層，被另一ILD層覆蓋並且接著在接點成形期間被蝕穿。於另一實施例中，該多層式襯墊的底層會保留在該非揮發性電荷捕獲記憶體元件和該HV MOS元件上方作為ILD層。於其中一個此種實施例中，該多層式襯墊的底層中的應力和誘發被沉積在該底部襯墊層上方之ILD層的應力有相反的記號。於其中一特殊的實施例中，該多層式襯墊的底層會在下方元件上誘發壓縮應力，而誘發ILD層的應力則在下方元件上誘發拉伸應力。
100‧‧‧製程
101-170‧‧‧模組
200‧‧‧製程
201‧‧‧製程
205-270‧‧‧模組
300‧‧‧SONOS元件
301‧‧‧SONOS閘極堆疊
302‧‧‧基板
303‧‧‧犧牲介電質層
304A‧‧‧穿隧層
304B‧‧‧電荷捕獲層
304C‧‧‧阻隔層
305‧‧‧視窗
306‧‧‧ONO電荷捕獲介電質堆疊
307‧‧‧光阻
308‧‧‧SONOS閘極電極
309‧‧‧側壁間隔物
314‧‧‧閘極絕緣體層
318‧‧‧光阻層
319‧‧‧開口
320‧‧‧閘極絕緣體層
330‧‧‧閘極層
350‧‧‧HV MOS電晶體
351‧‧‧HV MOS閘極堆疊
358‧‧‧HV PMOS閘極層(閘極電極)
359‧‧‧(側壁)間隔物
370‧‧‧MOS電晶體
371‧‧‧MOS閘極堆疊
378‧‧‧NMOS閘極層(閘極電極)
379‧‧‧(側壁)間隔物
409‧‧‧間隔物
410‧‧‧源極與汲極
411‧‧‧輕摻雜源極與汲極(LDD)
460‧‧‧源極與汲極
461‧‧‧LDD
480‧‧‧源極與汲極
481‧‧‧LDD
482‧‧‧矽化物區
485‧‧‧襯墊
485A‧‧‧底部襯墊層
485B‧‧‧頂端襯墊層
486‧‧‧一次性側壁間隔物
498‧‧‧遮罩
499‧‧‧遮罩
504‧‧‧層間介電質(ILD)
504A‧‧‧應力誘發層
504B‧‧‧ILD層
700‧‧‧非平面式多閘極記憶體元件
701‧‧‧MOS元件
702‧‧‧通道
703‧‧‧通道
704‧‧‧表面
705‧‧‧源極
706‧‧‧基板
707‧‧‧汲極
708‧‧‧源極
710‧‧‧汲極
712‧‧‧閘極
714‧‧‧分離電荷捕獲區
716‧‧‧穿隧氧化物
718‧‧‧阻隔介電質
720‧‧‧有摻雜的多晶矽閘極層
722‧‧‧絕緣/介電質層
724‧‧‧電荷捕獲層/氮化物層
726‧‧‧電荷捕獲層/氮化物層
728‧‧‧抗穿隧層
730‧‧‧閘極
732‧‧‧閘極介電質層
734‧‧‧有摻雜的通道區
736‧‧‧深井
738‧‧‧第二區
740‧‧‧第一區
742‧‧‧隔離區
900‧‧‧記憶體元件
902‧‧‧水平奈米線通道
906‧‧‧基板
908‧‧‧源極
910‧‧‧汲極
912‧‧‧閘極
914‧‧‧穿隧氧化物
916‧‧‧阻隔介電質
918‧‧‧閘極層
920‧‧‧內電荷捕獲層
922‧‧‧外電荷捕獲層
924‧‧‧抗穿隧層
926‧‧‧位元可變成本(BiCS)架構
1000‧‧‧記憶體元件
1002‧‧‧垂直奈米線通道
1004‧‧‧源極
1006‧‧‧汲極
1008‧‧‧穿隧氧化物
1010‧‧‧電荷捕獲區
1012‧‧‧阻隔層
1014‧‧‧閘極層
1016‧‧‧第一(內)電荷捕獲層
1018‧‧‧第二(外)電荷捕獲層
1020‧‧‧抗穿隧層
1102‧‧‧第一(下方)介電質層
1104‧‧‧擴散區
1106‧‧‧基板
1108‧‧‧閘極層
1110‧‧‧第二(上方)介電質層
1112‧‧‧第一開口
1114‧‧‧穿隧氧化物
1116‧‧‧電荷捕獲區
1118‧‧‧阻隔介電質
1120‧‧‧通道開口
1122‧‧‧半導體材料
1124‧‧‧垂直通道
1126‧‧‧介電質填充材料製成之圓柱
1128‧‧‧半導體材料層
1130‧‧‧擴散區
1202‧‧‧介電質層
1204‧‧‧犧牲層
1206‧‧‧基板
1208‧‧‧垂直通道
1210‧‧‧半導體材料製成之圓柱
1212‧‧‧第二開口
1214‧‧‧穿隧氧化物
1216‧‧‧電荷捕獲區
1216a‧‧‧電荷捕獲層
1216b‧‧‧電荷捕獲層
1218‧‧‧阻隔介電質
1220‧‧‧抗穿隧層
1222‧‧‧閘極層
1224‧‧‧開口
1226‧‧‧記憶體元件
T1,T2‧‧‧距離
D1,D2‧‧‧量值
本發明的實施例會在附圖的圖式中透過範例來圖解，而沒有限制意義，其中：圖1所示的係根據本發明的特殊實施例在以邏輯MOS製程整合之非揮發性電荷捕獲記憶體元件製程中所運用之特殊模組序列的流程圖；圖2A與2B所示的係根據本發明的特殊實施例用以整合邏輯MOS閘極製作和非揮發性電荷捕獲介電質堆疊以便施行圖1中所示特定模組的特殊操作序列的流程圖；圖3A所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，當屏蔽氧化物位於基板的MOS區和HV MOS區上方時，SONOS通道植入會被實施；圖3B所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，SONOS電荷捕獲介電質堆疊會被形成且該些MOS區和HV MOS區會被清洗用以準備形成第一閘極絕緣體層； 圖3C所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，第一閘極絕緣體層被形成在該些MOS區和HV MOS區上方；圖3D所示的係根據本發明的實施例之操作的剖面圖，其中，當MOS區中的第一閘極絕緣體層於基板的第三區域中被挖開以形成第二閘極絕緣體層時，SONOS和HV MOS元件區會被遮罩；圖3E所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，第二閘極絕緣體層被形成在MOS區之中；圖3F所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，SONOS氧化物阻隔層、HV MOS閘極絕緣體層以及MOS閘極絕緣體層會被氮化；圖3G所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，一閘極層會被沉積；圖3H所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，一閘極電極會被形成；圖3I所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，一側壁間隔物會被形成；圖3J所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，相鄰於側壁間隔物之電荷捕獲介電質和閘極介電質被移除，以便完成閘極堆疊之定義；圖4A所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，該半導體結構在單一基板上具有一有相鄰側壁間隔物的SONOS閘極堆疊以及有相鄰側壁間隔物的HV MOS和MOS元件閘極堆疊； 圖4B所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，多層式襯墊會被沉積在該些SONOS元件和閘極元件上方；圖4C所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，多層式襯墊的頂層被蝕刻而形成一次性間隔物；圖4D所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，當該些SONOS元件和MOS元件被遮罩時，HV MOS元件會接收源極和汲極植入物；圖4E所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，該一次性間隔物會從該些SONOS元件和邏輯元件處被移除；圖4F所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，該多層式襯墊的底層會從該MOS元件處被移除，但是保留在該些SONOS元件和HV MOS元件上方；圖4G所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，矽化物會被形成在該MOS元件上，但是在該些SONOS元件和MOS元件上方受到該多層式襯墊之底層阻隔；圖5所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，一層間介電質(InterLayer Dielectric，ILD)層會被形成在相鄰於該些MOS SONOS和HV MOS閘極堆疊的側壁間隔物之側壁上；圖6A所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，誘發ILD層的應力會被形成在相鄰於該MOS閘極堆疊的側壁間隔物上並且被形成在該些SONOS和HV MOS閘極堆疊上方之多層式襯墊的底層上； 圖6B所示的係根據本發明的實施例在形成半導體結構中之操作的剖面圖，其中，一低應力ILD層會被形成在覆蓋相鄰於該些SONOS和HV MOS閘極堆疊之側壁間隔物的多層式襯墊的底層上並且被形成在該MOS元件上方的一誘發ILD層之應力上；圖7A所示的係包含分離電荷捕獲區的非平面式多閘極元件；圖7B所示的係圖7A之非平面式多閘極元件的剖面圖；圖7C所示的係由圖7A之多個非平面式多閘極元件之垂直串的剖面圖；圖8所示的係在製作以邏輯MOS元件整合之非平面式多閘極元件中所運用之特殊模組序列的流程圖；圖9A與9B所示的係包含一分離電荷捕獲區和一水平奈米線通道的非平面式多閘極元件；圖9C所示的係由圖9A之多個非平面式多閘極元件之垂直串的剖面圖；圖10A與10B所示的係包含一分離電荷捕獲區和一垂直奈米線通道的非平面式多閘極元件；圖11A至11F所示的係用以製作圖10A之非平面式多閘極元件的閘極優先(gate first)之方案；以及圖12A至12F所示的係用以製作圖10A之非平面式多閘極元件的閘極最後(gate last)之方案。
本文中雖然參考圖式說明以邏輯元件整合之非揮發性電荷捕獲記憶體元件的實施例；不過，沒有此等明確細節中一或更多數，或者，結合其它已知方法、材料以及設備仍可實行特殊實施例。在下面的說明中 會提出許多明確細節，例如，明確的材料、維度以及製程參數、…等，以便徹底瞭解本發明。於其它實例中，眾所熟知的半導體設計和製作技術並不會特別詳細說明，以免不必要地混淆本發明。整篇說明書中引用的「一實施例(an embodiment)」的意義為配合該實施例所述之特殊特徵、結構、材料、或特性包含在本發明的至少其中一實施例中。因此，出現在整篇說明書中不同地方之「於一實施例中(in an embodiment)」片語並非表示本發明的相同實施例。再者，該些特殊特徵、結構、材料、或特性可於一或更多個實施例中以任何合宜方式組合。
本文中所使用之「…上方(over)」、「…底下(under)」、「…之間(between)」以及「…上(on)」等術語係指其中一層相對於其它層的相對位置。就此而言，舉例來說，被沉積在或是被設置在另一層上方或底下的其中一層可能直接接觸該另一層或者可能有一或更多個介於中間的層。又，被沉積在或是被設置在多層之間的其中一層可能直接接觸該些層或者可能有一或更多個介於中間的層。相反地，位於第二層「上」的第一層則會接觸該第二層。除此之外，其中一層相對於其它層的相對位置假設以一起始基板(starting substrate)為基準進行沉積、改質以及移除膜等操作，其並沒有考慮基板的絕對方位。
圖1所示的係根據本發明的特殊實施例在以邏輯MOS製程整合之非揮發性電荷捕獲記憶體元件的製程100中所運用之特殊模組序列的流程圖。該方法從模組101處形成隔離區開始。隔離區可藉由任何習知技術來形成，例如，但是不受限於淺溝槽隔離(Shallow Trench Isolation，STI)或是局部矽氧化(LOCal Oxidation of Silicon，LOCOS)。
在模組101處形成隔離區之後，製程流可能繼續進行模組105處之井及/或通道植入；或是，延遲該些井及/或通道之形成，先形成非揮發性電荷捕獲介電質堆疊及/或閘極層沉積。
於一有利的實施例中，一非揮發性電荷捕獲介電質堆疊會在用於邏輯MOS電晶體之至少某些該些井和通道植入物在模組105處被形成之後在模組110處被形成在基板的第一區上。已經發現到，在習知的植入後光阻剝除(post-implant resist strip)製程中，約0.5nm的二氧化矽可能被移除。倘若二氧化矽為沉積氧化物而非熱成長氧化物的話，或者倘若二氧化矽已接收植入物的話，被移除的量值會更大(舉例來說，1.0nm二氧化矽移除/剝除製程)。因為在CMOS製程流中通常有數次井和通道植入，所以，介於1.5nm和2.5nm之間的二氧化矽可能會在準備邏輯MOS閘極介電質而實施RCA清洗之前先被移除。同樣地，該些井和通道植入剝除可能也會蝕刻非揮發性電荷捕獲介電質堆疊(其可能包含二氧化矽)。植入剝除製程的標稱蝕刻速率雖然相當小；但是已經發現到，在非揮發性電荷捕獲介電質堆疊中形成針孔或局部性缺陷可能降低SONOS類型記憶體元件之電荷保留能力。因此，在邏輯CMOS流程之井和通道植入模組之後插入用以形成非揮發性電荷捕獲介電質堆疊的模組會在該非揮發性電荷捕獲介電質堆疊中造成最少破壞。
為在和非揮發性電荷捕獲元件相同的基板上包含邏輯MOS電晶體，一閘極絕緣體層會在模組120處被形成在該基板的第二區上。如接續更詳細的討論，此在形成MOS閘極絕緣體層之前先形成非揮發性電荷捕獲介電質層的序列有利於運用接續的熱處置來形成MOS閘極絕緣體層， 用以改善非揮發性電荷捕獲介電質堆疊的品質，尤其是阻隔層。因非揮發性電荷捕獲介電質層之形成相關聯的熱處理所造成之邏輯MOS電晶體劣化也會因為在形成邏輯MOS閘極絕緣體層之前先形成非揮發性電荷捕獲介電質堆疊而避開。
在模組120之後，一閘極層會在模組130處被沉積在MOS閘極絕緣體層和非揮發性電荷捕獲介電質堆疊兩者的上方。接著，倘若沒有在模組105處實施井及/或通道植入的話，那麼，便可能在模組130之後於模組140處實施井及/或通道植入。於此實施例中，除了形成該些井及/或通道之外，該些井和通道植入還可有利地摻雜在模組130處所形成的閘極層。該些井和通道置於正確地方後(因為模組105或模組140的結果)，閘極層接著便可在模組150處被圖樣化成閘極電極。閘極電極圖樣化可對該基板之第一區中的非揮發性電荷捕獲記憶體元件以及該基板之第二區中的MOS元件兩者同步進行。
在模組150處實質上完成該兩個元件之閘極堆疊之後，便可在模組155處形成用於所有元件的尖端及/或環形植入並且在模組160處形成用於所有元件的側壁間隔物。接著，可在操作165處形成用於所有元件的源極植入和汲極植入。如本文中其它地方所述，多層式襯墊和一次性間隔物製程可能在此等操作處被實施，以便提供高電壓CMOS電晶體。接著，在操作170處可能會實施矽化製程，用以實質上完成前端元件製作。如本文中進一步說明，多層式襯墊可被用來提供邏輯CMOS之矽化，而不會矽化非揮發性電荷捕獲記憶體元件(也就是，選擇性的矽化)。如本技術中常見的方式，接著可以實施後端金屬化來製作於單一基板上包括非揮發性電荷 捕獲記憶體元件和MOS元件的積體式半導體結構。
圖2A所示的係根據本發明特殊實施例之製程200的流程圖，其包含用以整合電荷捕獲介電質堆疊之形成和邏輯MOS閘極絕緣體形成的特殊模組。因此，圖2A描繪圖1之模組105、110、120以及130之特定施行方式中所運用之特殊製程模組。圖3A至3J進一步顯示當圖2A之製程流中的模組被施行時SONOS記憶體元件、高電壓MOS元件以及低電壓MOS元件的剖面。
圖2B所示的係根據本發明特殊實施例之製程201的流程圖，其包含用以整合電荷捕獲介電質堆疊之形成和高電壓MOS電晶體以及選擇性接點矽化的特殊模組。因此，圖2B描繪圖1之模組155、160、165以及170之特定施行方式中所運用之特殊模組。圖4A至6B進一步顯示當圖2B之製程流中的模組被施行時非揮發性電荷捕獲記憶體元件、高電壓MOS元件以及低電壓MOS元件的剖面。
參考圖2A，製程200從被形成在基板中的STI開始。該基板可能係一由單晶材料構成的塊狀基板(bulk substrate)，其可能包含，但是並不受限於，矽、鍺、矽/鍺、或是III-V化合物半導體材料。於另一實施例中，該基板係由一具有頂端磊晶層的塊狀層所構成。於一特定的實施例中，該塊狀層係由單晶材料所構成，其可能包含，但是並不受限於，矽、鍺、矽/鍺、III-V化合物半導體材料以及石英；而該頂端磊晶層係由單晶層所構成，其可能包含，但是並不受限於，矽、鍺、矽/鍺以及III-V化合物半導體材料。於另一實施例中，該基板係由位於一中間絕緣體層上的頂端磊晶層所構成，該中間絕緣體層位於一下方塊狀層之上。該頂端磊晶層係由單晶 層所構成，其可能包含，但是並不受限於，矽(也就是，用以形成絕緣體上矽(Silicon-On-Insulator，SOI)半導體基板)、鍺、矽/鍺以及III-V化合物半導體材料。該絕緣體層係由可能包含，但是並不受限於下面的材料所構成：二氧化矽、氮化矽以及氮氧化矽。該下方塊狀層係由單晶所構成，其可能包含，但是並不受限於，矽、鍺、矽/鍺、III-V化合物半導體材料以及石英。
在模組205處會實施第一井植入，例如n井植入被實施。模組205通常包含在一屏蔽犧牲介電質層(例如，二氧化矽層)上形成一已圖樣化光罩。接著，n井植入會在該基板的一區域中(例如，用於MOS電晶體370的區域)被實施。於特定的實施例中，n井植入包含以習知用於MOS元件的濃度與能量來植入磷物種。單次n井植入可被實施用於PMOS電晶體、PMOSHV電晶體以及p型SONOS元件。
在模組206處，乾式及/或濕式剝除會被實施，用以移除井植入光罩。亦可以運用習知的電漿剝除，例如，氧氣、構形氣體以及類似氣體。同樣地，可以使用習知的濕式剝除，例如，硫酸過氧化氫清洗(piranha clean)以及臭氧清洗。因為非揮發性記憶體元件的電荷捕獲介電質堆疊尚未形成，所以，剝除模組206的二氧化矽蝕刻速率比較沒有顧慮。
在模組207處，p井植入會被實施。同樣地，此處可以運用典型劑量和能量的習知植入物種，例如，硼。p井植入可能係，但是未必為如同模組205的n井植入之圖樣化植入。倘若圖樣化的話，模組206中之剝除製程中的任何剝除製程皆可能重覆實施。於其中一實施例中，p井植入會在基板的另一區域中被實施，相鄰於準備用於NOMS電晶體的n井區。於一替代實施例中，p井植入係無遮罩式植入。
任何次數的通道植入亦可能在模組207處被實施，用以調整特定元件應用的臨界電壓。舉例來說，n通道植入可能會在該基板中即將放置NMOS電晶體通道的區域中被實施，從而設定臨界電壓。該n通道植入可能係用於一特殊元件類型的任何習知物種(舉例來說，BF2)、劑量以及能量。用於非揮發性電荷捕獲記憶體元件的通道植入亦可能在基板302的第一區(例如，用於圖3A之SONOS元件300的區域)中被實施。同樣地，用於高電壓MOS電晶體的通道植入可以在HV MOS電晶體350的基板區域中被實施。p通道植入可能同樣，舉例來說，在MOS電晶體370的基板區域中被實施。
在圖3A中所示的示範性實施例中，在準備SONOS通道植入時，由光阻307所定義的視窗305會被形成在犧牲介電質層303中。視窗305可能有次微米維度，舉例來說，長度和寬度約0.2μm。於其中一個此種實施例中，氧電漿清洗會被實施，用以去除視窗305之角落處的光阻殘餘物。接著，可以含有表面活性劑的緩衝氧化物蝕刻劑(Buffered Oxide Etchant，BOE)來移除犧牲氧化矽層(於其中一示範性施行方式中的厚度介於10與30nm之間)，再次確保視窗305完全被挖開。
屏蔽犧牲介電質層303之等向性蝕刻預期會將光阻307底切D1的量值。當視窗305接近邏輯元件時，例如，在用於HVMOS電晶體350的區域中，底切量值D1很重要，因為經由該屏蔽犧牲介電質層303所實施的邏輯元件植入在該底切區域裡面可能有不同的植入輪廓。所以，特定的實施例會縮小視窗305之維度的尺寸。舉例來說，0.2μm的圖面尺寸可能被縮小至0.18μm，以便補償某一側中0.01μm的底切。於進一步的實施例 中，因為視窗305的底切可能非常靠近相鄰的邏輯元件，所以，會運用關鍵層微影治具以縮小錯位公差。
在形成視窗305之後，通道植入可被實施，而且光阻307可以被剝除。利用該些已形成的井和通道植入物，可以實施退火以完成模組207。於其中一個此種實施例中，會在植入n井與p井兩者之後實施快速熱退火。快速熱退火可能係本技術中適合MOS電晶體應用之任何已知技術。
利用該些已完成的井和通道植入物可以在模組210處形成非揮發性電荷捕獲介電質堆疊。回頭參考圖2A，非揮發性電荷捕獲介電質堆疊(例如，ONO電荷捕獲介電質堆疊)在模組210處接著會被形成並且被圖樣化，使之僅殘留在記憶體胞區域中。於圖3B中所示的其中一實施例中，ONO電荷捕獲介電質堆疊306係由穿隧層304A、電荷捕獲層304B以及阻隔層304C所構成。穿隧層304A可為任何材料並且具有任何厚度，以便在高閘極偏壓條件下允許電荷載子穿隧至該電荷捕獲層之中，同時在低閘極偏壓的條件下維持合宜的障壁以阻隔漏電流。於特定的實施例中，穿隧層304A係一般已知的介電質層，例如，二氧化矽(SiO2)、氮氧化矽(SiOxNy(Hz))、隨後被氮化的二氧化矽、或是由二氧化矽和氮化矽(Si3N4)或氮氧化矽製成的堆疊介電質，實體厚度介於約1.5nm和3.0nm之間。於另一實施例中，穿隧層304A係由介電常數大於氮化矽之介電常數的介電質層所構成，其可能包含，但是並不受限於：氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯以及氧化鑭。
SONOS元件300的電荷捕獲層304B可能進一步包含任何一般已知的電荷捕獲材料並且具有適合儲存電荷及調制該些元件之臨界電壓 的任何厚度。於特定的實施例中，電荷捕獲層304B為氮化矽、富矽的氮化矽、或是氮氧化矽。於一特殊的實施例中，電荷捕獲層304B在捕獲層之厚度中有不均勻的化學計量。舉例來說，電荷捕獲層304B可能進一步包含至少兩層氮氧化矽層，它們具有不同的矽、氧以及氮的複合物。於其中一特殊的實施例中，電荷捕獲層304B裡面的底部氮氧化物具有高矽濃度、高氧濃度以及低氮濃度的第一複合物，用以提供富氧的氮氧化物。
如本文中的用法，「富氧(oxygen-rich)」和「富矽(silicon-rich)」係以相對於具有(Si3N4)之複合物且折射率(Refractive Index，RI)約2.0的技術中一般運用之化學計量的氮化矽或是「氮化物」為基準。因此，「富氧」的氮氧化矽必須從化學計量的氮化矽偏移至有較高重量百分比的矽和氧(也就是，減少氮)。所以，富氧的氮氧化矽膜比較類似二氧化矽，而且RI會朝著純二氧化矽的1.45 RI降低。同樣地，本文中被描述成「富矽」的膜必須讓化學計量的氮化矽偏移至比「富氧」膜有較高重量百分比的矽和較少的氧。所以，富矽的氮氧化矽膜比較類似矽，而且RI會朝著純矽的3.5 RI提高。
底部氮氧化矽的實體厚度可能介於2.5nm和4.0nm之間，對應介於1.5nm和5.0nm之間的EOT。電荷捕獲層304B可能進一步包含一具有高矽濃度、高氮濃度以及低氧濃度的頂端氮氧化矽，用以產生富矽的氮氧化矽。針對304B具有9至11nm淨實體厚度之電荷捕獲層，此第二氮氧化矽可能具有4.0至6.0nm之實體厚度。相對於氮化矽比較類似二氧化矽之第一氮氧化矽之富氧化學計量提供介接穿隧層304A的良好品質介面。於其中一個此種實施例中，該富氧的氮氧化物之複合物造成的RI落在1.7和1.9的範圍之中，且較佳的係，約1.8。於進一步實施例中，該富矽的氮氧化物 之複合物造成的RI落在1.8和2.0的範圍之中，且較佳的係，約1.9。
於其中一實施例中，多層氮化矽或氮氧化矽電荷捕獲層會利用矽源(例如，矽烷(SiH4)、二氯化矽烷(SiH2Cl2)、四氯化矽烷(SiCl4)、或是雙叔丁胺基矽烷(Bis-TertiaryButylAmino Silane，BTBAS))、氮源(例如，N2、NH3、N2O、或是三氧化氮(NO3))以及含氧的氣體(例如，O2或是N2O)在低壓CVD製程中被形成。
於其中一示範性施行方式中，氮氧化矽電荷捕獲層係藉由下面方式被沉積在一穿隧層上方：將基板放置在沉積腔室中，並設定如同與矽前驅體(例如，二氯化矽烷(SiH2Cl2))混合的氨氣(NH3)和氧化亞氮(N2O)的流速，用以提供所希望的氣體比例，以便先形成富氧的氮氧化物膜並且接著形成富矽的氮氧化物膜。如同「富氧」和「富矽」等用詞係以相對於化學計量的Si3N4膜為基準，此等膜之形成的特性亦可能係依據以CVD方法一般用來生產化學計量(Si3N4)之3：1(SiH2Cl2：NH3)的體積流速比。所以，富氧的氮氧化物膜之氧化劑(舉例來說，N2O)的體積流速係以相對高於用於富矽的氮氧化物膜之氧化劑的體積流速所形成；而富氧的氮氧化物膜和富矽的氮氧化物膜兩者皆以矽前驅體(舉例來說，SiH2Cl2)之相對較高的體積流速所形成。
於特定的批次製程實施例中，富氧的氮氧化物膜係藉由下面方式形成：引進包含N2O、NH3以及SiH2Cl2的製程氣體混合物，同時保持腔室壓力大約落在5至500毫托(mTorr)的範圍之中，並且保持基板400的溫度大約落在700至850℃的範圍之中，持續週期大約落在2.5至20分鐘的範圍之中。於一示範性實施例中，該製程氣體混合物包含的N2O和NH3 具有約1：1至約3：1(N2O：NH3)的高體積流速比；而SiH2Cl2和NH3同樣具有從約3.5：1至8：1(SiH2Cl2：NH3)的高體積流速比。於一較佳實施例中，N2O：NH3比為約2：1，而SiH2Cl2：NH3比為約6：1。於特定的實施例中，該些氣體係以大約落在每分鐘5至200個標準立方公分數(standard cubic centimeter per minute，sccm)範圍之中的流速被引入。
於進一步實施例中，接著會藉由下面方式形成富矽的氮氧化物膜：引進包含N2O、NH3以及SiH2Cl2的製程氣體混合物，同時保持腔室壓力大約落在5至500毫托的範圍之中，並且保持基板400的溫度大約落在700至850℃的範圍之中，在批次熔爐(batch furnace)中持續週期大約落在2.5至20分鐘的範圍之中。該製程氣體混合物包含的N2O和NH3具有從約1：8至約1：4(N2O：NH3)之體積流速比；而SiH2Cl2和NH3具有從約3.5：1至5：1(SiH2Cl2：NH3)之體積流速比。於一較佳實施例中，N2O和NH3係以約1：5(N2O：NH3)的體積流速比被提供，而SiH2Cl2和NH3係以約4：1(SiH2Cl2：NH3)的體積流速比被提供。於特定的實施例中，該些氣體係以大約落在5至200個sccm範圍之中的流速被引入。
為完成ONO電荷捕獲介電質堆疊306，SONOS元件300之阻隔層304C可為具有維持合宜的障壁以阻隔漏電流之任何厚度的任何一般已知的材料，不會大幅降低該閘極堆疊的電容。於其中一實施例中，阻隔層304C包括介電常數高於氮化矽之介電常數的介電質層所構成，其可能包含，但是並不受限於：氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯以及氧化鑭。於另一實施例中，阻隔層304C為二氧化矽層、氮氧化矽層、或是二氧化矽和氮化矽堆疊，實體厚度介於約3.0nm和約5.0nm之間。
阻隔層304C可藉由任何合宜的手段來形成，舉例來說，包含熱氧化或是以CVD技術進行沉積。於一較佳實施例中，該阻隔層係一利用高溫CVD製程形成的沉積膜。一般來說，該沉積製程涉及在沉積腔室中提供一矽源(例如，SiH4、SiH2Cl2、SiCl4)以及含氧的氣體(例如，O2或是N2O)，壓力從約50mT至約1000mT，持續週期從約10分鐘至約120分鐘，同時保持基板的溫度從約650℃至約850℃。較佳的係，該阻隔層係在用於形成該(些)電荷捕獲層304B所運用之相同的處理治具中接續被沉積。更佳的係，該阻隔層係在和該(些)電荷捕獲層304B及該穿隧層304A兩者相同的處理治具中被形成，在操作之間不必移除該基板。
形成該些ONO電荷捕獲介電質層304A、304B以及304C之後，它們接著會被圖樣化成SONOS元件300中的ONO電荷捕獲層介電質堆疊306，如圖3B中所示。習知的微影術和蝕刻技術可被用來移除基板之其它區域中(例如，HV MOS區350和MOS區370)的電荷捕獲介電質層。於一特殊的實施例中，乾式蝕刻和濕式蝕刻之組合會被實施用以達到良好的堆疊側壁輪廓。於其中一個此種實施例中，一無機旋塗式抗反射塗層(Anti-Reflective Coating，ARC)、阻隔層304C以及介電質層304A與304B會被乾式蝕刻，該乾式蝕刻製程會停止在犧牲介電質層303上。於接續的濕式蝕刻操作中，會運用蝕刻劑(例如，BOE)來清洗犧牲介電質層303。同樣如本文中其它地方參考圖3A之視窗305的開挖所作之討論，等向濕式蝕刻可能會底切被遮罩的區域。於此實例中，如圖3B中虛線所示，底切該ONO電荷捕獲介電質堆疊306會縮減該ONO電荷捕獲介電質堆疊306和該犧牲介電質層303之間的重疊至量值D2。倘若該ONO電荷捕獲介電質堆疊306 和該視窗305的疊置不充分的話(舉例來說，D2變成零)，SONOS元件300的基板區可能會因後續製程而變成沒有功能。因此，同樣基於此項理由，視窗305和ONO電荷捕獲介電質堆疊306的維度與對準亦相當重要。
在完成模組210時，圖2A的方法會繼續進行模組212，其中，基板302會被清洗以去除因光阻剝除而遺留在晶圓上的有機殘餘物或蝕刻副產物，以便準備在HV MOS區350和MOS區37()中形成閘極絕緣體層。於圖2A中所示的特殊實施例中，模組212包含非HF閘極絕緣體前置清洗。氫氟酸(HF)清洗係習知在邏輯CMOS製程中被實施用以於形成閘極絕緣體之前移除基板302中的任何原生或化學氧化物；當非揮發性電荷捕獲介電質層已經形成並且實質上仍未受到保護時，氫氟酸清洗則非常不利。
習知的基於HF閘極絕緣體前置清洗會蝕刻捕獲介電質堆疊306或劣化ONO電荷捕獲介電質堆疊306的品質，尤其是當該堆疊包含CVD所形成的阻隔層304C時。所以，在圖中所示的實施例中，模組212包含實質上沒有HF的清洗操作。在此等實施例中，基板302可能在模組212中所運用之清洗操作之後仍保留原生或化學氧化物。應該明白的係，此項基於HF之清洗侵襲薄且重要介電質層的疑慮並不存在於標準的邏輯MOS製程中並且同樣不會在快閃記憶體製程中發現，它們在進行基於HF的MOS閘極絕緣體前置清洗之前會先以多晶矽漂浮閘極層保護此等層(舉例來說，快閃記憶體元件的穿隧氧化物層)。
模組212之非HF前置清洗可能包含用以移除有機殘餘物之技術中已知的清洗方式，例如，但是並不受限於：食人魚清洗、臭氧清洗以及包括O2或構形氣體的電漿清洗。非HF前置清洗可能還包含RCA標準 清潔液1(Standar Clean 1，SC1)清洗，其包括水、過氧化氫以及氫氧化銨之混合物(H2O：H2O2：NH4OH)。要明白的係，藉由CVD形成的阻隔層304C可能特別容易受到介電質蝕刻劑的影響，舉例來說，因為被沉積的氧化物阻隔層的品質通常比熱形成的氧化物層還差。較差的品質(舉例來說，因膜應力、多孔性、化學計量、或是其它方面所造成)和相對於熱成長介電質層為高的蝕刻速率相關聯。所以，前置清洗模組212中所運用的製程不應該太具侵略性。
舉例來說，邏輯CMOS中的SC1混合物雖然通常運用在5：1：1之H2O：H2O2：NH4OH的比例；然而，已經發現到，此化學作用可能以約0.2至0.3nm/分鐘的平均速率蝕刻CVD二氧化矽阻隔層304C。或許，比此標稱蝕刻速率更大的疑慮係用以粗糙化該阻隔層304C之SC1化學作用的能力。此粗糙性可以RMS粗糙性測量值加以特性化。和SC1化學作用相關聯的另一個疑慮係在頂端氧化物中會形成針孔缺陷，其被發現可能在一低密度而仍保持無法以RMS粗糙性測量值來偵測出來，但是，仍會降低阻隔層304C的品質。已經發現到，藉由在模組212處運用超稀釋SC1清洗可以避免或者至少實質減輕此等難題。超稀釋SC1的稀釋性實質上大於5：1：1。舉例來說，於其中一有利的實施例中，該超稀釋SCI在H2O中包括約0.001%的NH4OH和0.1%的H2O2。在該超稀釋SC1之後，模組212中所示之非HF前置清洗可能進一步包含RCA標準清潔液2(Standar Clean 2，SC2)清洗，其包括本技術中已知比例的H2O：H2O2：HCl之混合物。
於一替代實施例中，模組212之非HF前置清洗可能包含臭氧水清洗方式。於此實施例中，可以臭氧水取代SC1清洗，用以移除該些 有機質和蝕刻殘餘物。省去SC1清洗，較少的金屬會遺留在基板表面上並且因而不需要SC2。
在模組212之非HF前置清洗之後，邏輯MOS閘極絕緣體層便可能被形成在基板302上。該邏輯MOS閘極絕緣體層可能包括本文中其它地方針對任何該些電荷捕獲介電質層304A、304B以及304C所述之任何介電質材料；但是，於一特殊的實施例中，包含熱成長氧化物作為圖3C的閘極絕緣體層314。在運用矽基板302的特殊實施例中，該熱成長的閘極絕緣體層314包括矽氧鍵。如本文中其它地方所述，圖1中所示之整合製程流有利於在形成該邏輯MOS閘極絕緣體之前先形成該ONO電荷捕獲介電質堆疊306，俾使得以熱製程來形成該邏輯MOS閘極絕緣體會有額外用來再氧化該ONO電荷捕獲介電質堆疊306的優點。阻隔層304C之再氧化的能具有增加CVD形成之阻隔氧化物層的密度並且改善該阻隔氧化物之品質的效應，並且因而改善非揮發性電荷捕獲記憶體元件效能(舉例來說，降低反向注入)。圖3C中加入場線(field line)來描繪阻隔層304C之再氧化。於進一步實施例中，閘極絕緣體層314之形成可能進一步氧化或再氧化該電荷捕獲層的一部分或全部，例如，圖3C中所示之電荷捕獲層304B的一部分或全部，以便在該電荷捕獲層304B中達到漸變能隙(graded band gap)。此梯度能隙可進一步改善非揮發性電荷捕獲記憶體元件效能。在沉積阻隔層304C之後進行達到此目的再氧化可以讓氧化劑之更具有控制性的擴散作用以可控制的方式來氧化或再氧化該薄電荷捕獲層304B。
一般來說，該閘極絕緣體層314之形成可能包含任何習知的閘極氧化製程，藉以在氧化氣體(例如，氧(O2)、氧化亞氮(N2O)、一氧化氮 (NO)、臭氧(O3)以及水汽(H2O))存在中加熱該基板302。於其中一實施例中，該閘極氧化製程係在高於該阻隔層304C被沉積之溫度的溫度被實施。於一特別有利的實施例中，會運用稀釋濕式氧化來形成該閘極絕緣體層314。該稀釋濕式氧化和習知濕式氧化的不同在於H2：O2比介於1和1.3之間。於其中一特定的實施例中，H2：O2比約1.2的稀釋氧化會在介於800℃和900℃之間的溫度被實施。於進一步實施例中，稀釋氧化的時間持續長度足以成長介於5.0nm和15.0nm之間的二氧化矽，其中，基板302為矽。於其中一個此種實施例中，該時間持續長度足以在矽基板上形成約10nm至1.1nm的二氧化矽層。此稀釋濕式氧化製程有利於再氧化已沉積阻隔層304C並且可能進一步氧化或再氧化電荷捕獲層304B的一部分。
當前置清洗模組212之後原生氧化物或化學氧化物仍殘留在基板302上時，熱氧化會因消耗該基板302中位於該原生或化學氧化物底下的一部分矽而形成一包括二氧化矽的閘極絕緣體層314。所以，當要運用多重MOS閘極絕緣體層厚度時，舉例來說，其中一個厚度在HV MOS電晶體350的區域中而第二厚度在MOS電晶體370的區域中，在形成較小厚度之額外閘極絕緣體層之前先在圖2A之模組214處形成最厚的閘極絕緣體層可能會有助益，俾使得因為ONO電荷捕獲介電質堆疊306之形成的關係所形成的任何原生或化學氧化物會完全被消耗，而且原生氧化物對所生成之MOS元件造成的電氣衝擊會因為相對較大閘極絕緣體層厚度而降低。
在圖2A中所示的其中一實施例中，倘若要在該製程中形成具有不同複合物及/或厚度的另一閘極絕緣體層的話，那麼，方法200會繼續進行模組218。在模組218處，圖3D的光阻層318會被沉積並且被圖樣 化而具有被形成在基板302的一區域上方的開口319，其要有下一個絕緣體材料及/或絕緣體層厚度。在模組222處，圖3D中所示之任何先前形成的閘極絕緣體層(例如，閘極絕緣體層314)會選擇性地被移除，用以露出該基板302。在模組218和222處可以運用習知的微影術和蝕刻技術，例如，參考模組205所述者。
在移除該(些)閘極絕緣體層之後，可能會在基板302上實施前置清洗。舉例來說，在模組224中，當光阻層318保護該ONO電荷捕獲介電質堆疊306時，可於此時實施清洗，倘若該ONO電荷捕獲介電質堆疊306未受到光阻層318保護的話該清洗會對ONO電荷捕獲介電質堆疊306有害。雖然於特定實施例中不會實施模組224中的清洗；不過，於任一情況中都會在選擇性移除該(些)閘極絕緣體層之後於模組226處剝除該光阻層318，舉例來說，利用習知的食人魚清洗及/或電漿灰化操作。
圖樣化該ONO電荷捕獲介電質堆疊306以及圖樣化該閘極絕緣體層314之後，接著便可重複進行非HF前置清洗模組212，用以準備另一閘極絕緣體層。可以在此時實施本文中其它地方針對模組212所述之任何製程(例如，超稀釋SC1清洗)來清洗基板302，以便準備在開口319中形成一額外的閘極絕緣體層。在模組212之後，另一閘極絕緣體層(例如，閘極絕緣體層320)可能在模組214處被形成。閘極絕緣體層320可能係參考閘極絕緣體層314所述之任何材料，而且未必和閘極絕緣體層314為相同材料。於其中一特殊的實施例中，閘極絕緣體層320係包括二氧化矽的熱成長層。於進一步實施例中，該閘極絕緣體層320會被形成在基板302的第三區域(例如，用於MOS電晶體370)上方，並且薄於被形成在基板302之第二 區(例如，用於HV MOS電晶體350)上方的閘極絕緣體層314。於其中一個此種實施例中，包括二氧化矽的閘極絕緣體層320會被形成厚度介於約3.0nm和8.0nm之間，而閘極絕緣體層314則介於5和15nm之間。本文中其它地方針對模組214參考閘極絕緣體層314之形成所述之任何製程亦可被用來形成該閘極絕緣體層320。除此之外，阻隔層304C和電荷捕獲層304B亦可於該閘極絕緣體層320之形成期間被再氧化，幾乎如同參考閘極絕緣體層314之形成所述。應該明白的係，再氧化的程度可能少於在閘極絕緣體層314之形成期間所發生的再氧化，尤其是當閘極絕緣體層320被形成薄於該閘極絕緣體層314時或者當閘極絕緣體層320係以針對閘極絕緣體層314之其中一實施例所述之稀釋水蒸汽氧化以外的製程所形成。
必要時，模組218、222、224、226、212以及214可以重複進行任何次數，用以提供在圖3C至3E中所示之實施例中所述之二個以上閘極絕緣體層厚度。依此方式，每一次重複操作可能形成依次更薄的閘極絕緣體層。舉例來說，第三閘極絕緣體層可能被形成介於約2.0nm和3.5nm之間，薄於閘極絕緣體層314並且薄於閘極絕緣體層320。
在形成至少一MOS閘極絕緣體層(例如，閘極絕緣體層314)之後，圖2A中所示實施例會繼續進行模組228。在模組228處，閘極絕緣體層314和ONO電荷捕獲介電質堆疊306會被氮化(nitrided或nitridized)。除了氮化該MOS閘極絕緣體之外，此氮化製程還用於將氮併入該ONO電荷捕獲介電質堆疊306之中並且改善該堆疊中介面(舉例來說，介於介電質層304C與304B之間)的品質。於特定的實施例中，此氮化製程可於該阻隔層304C之中併入約4至10%重量百分比的氮。於一特殊的實施例中，該氮 化製程包含於大約落在900至1100℃範圍之中的溫度且在包含氮的氣體環境中加熱基板302。
於其中一實施例中，該ONO電荷捕獲介電質堆疊306之氮化會被實施作為形成該閘極絕緣體層(舉例來說，閘極絕緣體層314或閘極絕緣體層320)的一部分。因此，圖2A的模組214和228不需要在不同的製程設備中實施，而僅需要單一製程配方的不同步驟。於特定的實施例中，此氮化製程可於該阻隔層304C之中併入約4至10%重量百分比的氮並且於該閘極絕緣體層314及/或閘極絕緣體層320之中併入約4至10%重量百分比的氮。於其中一個此種實施例中，CVD熔爐會運用於模組228的氮化中，而且氮化的時間持續長度可能介於5分鐘和10分鐘之間。於另一實施例中，單一晶圓治具可運用於模組228的氮化中，用以讓該(些)閘極絕緣體層和ONO電荷捕獲介電質堆疊306裸露在含氮的環境中，時間持續長度落在約30秒至約60秒的範圍之中。
於一實施例中，包含氮的氣體環境係由氣體(例如，但是並不受限於氮(N2)、氧化亞氮(N2O)、二氧化氮(NO2)、一氧化氮(NO)以及氨(NH3))所構成。又，於其它實施例中，氮環境進一步包含經由引入氫被重氫取代之氣體的重氫，舉例來說，其包含以ND3取代NH3。以重氫取代氫可有利地鈍化基板介面處的Si懸空鍵(dangling bond)，從而提高非揮發性電荷捕獲記憶體元件參數性，例如，NBTI(負偏壓溫度不穩定性)壽命。
於另一特殊的實施例中，模組228中的氮化僅在最後的閘極絕緣體層形成之後(舉例來說，在閘極絕緣體層314和閘極絕緣體層320已經形成之後)才被實施一次。所以，該單次氮化製程會氮化該ONO電荷捕獲 介電質堆疊306、該閘極絕緣體層314以及該閘極絕緣體層320，如圖3F中的場線所示。於其中一個此種實施例中，單次氮化可提供本文中所述好處，同時最小化整合製程200的熱預算(thermal budget)。
於另一實施例中，模組228的氮化製程僅在第一閘極絕緣體形成之後(舉例來說，在閘極絕緣體層314形成之後)才被實施一次。於其中一個此種實施例中，ONO電荷捕獲介電質堆疊306會和該閘極絕緣體層314一起被氮化。僅在第一閘極絕緣體之後進行氮化可以讓已製作在基板302上的邏輯MOS元件中的一部分(例如，在用於HV MOS電晶體350的區域中)具有氮化的閘極絕緣體層，而其它部分(例如，在用於MOS電晶體370的區域中)則沒有。
在第一閘極絕緣體形成之後立刻進行氮化的實施例可能還會改善該ONO電荷捕獲介電質堆疊306耐受曝露於在形成接續閘極絕緣體層(例如，閘極絕緣體層320)之前所實施之接續的基於HF清洗的能力。於其中一特殊的實施例中，一二氧化矽閘極絕緣體層314會被形成厚度為約5.0nm至15.0nm(其消耗基板302上原生氧化物底下的矽)，模組228的氮化會被實施，經過稀釋之基於HF清洗會被實施，該已氮化的ONO電荷捕獲介電質堆疊306會露出，而且接著會形成厚度介於2.0和8.0nm之間的二氧化矽閘極絕緣體層320，其不會消耗基板302上原生或化學氧化物之任何明顯厚度。於此特殊的實施例中，模組228的氮化操作(其可能係厚MOS閘極絕緣體形成製程的一部分)使得經過稀釋之基於HF前置清洗化學作用可運用於更關鍵的薄MOS閘極絕緣體形成中，對該ONO電荷捕獲介電質堆疊306有最小的不利效應。又，於其它實施例中，每一個依次形成的閘極絕緣 體皆包含模組228的氮化製程，俾使得該ONO電荷捕獲介電質堆疊306會曝露於複數次氮退火中。
在圖2A中之模組228的氮化之後，方法200會繼續進行模組230。在模組230處，一閘極層330會被沉積在該ONO電荷捕獲介電質堆疊306上以及該些閘極絕緣體層314與320上，如圖3G中所示。該閘極層可以本技術中習知的任何製程來形成。該閘極層可為本技術中用於閘極層的任何導體或半導體材料。於其中一實施例中，該閘極層330含有金屬，例如，但是並不受限於：鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷以及鎳、前述的矽化物、前述的氮化物以及前述的碳化物。
於另一實施例中，該閘極層330為多晶矽(p-矽)。於進一步實施例中，該多晶矽閘極層330可能被雙摻雜，以便在第一及/或第二閘極絕緣體層(314，320)的第一部分上方有N+導體性，用以分別形成HV NMOS及/或NMOS電晶體；而在第一及/或第二閘極絕緣體層(314，320)的第二部分上方有P+導體性，用以分別形成HV PMOS及/或PMOS電晶體。於進一步實施例中，該多晶矽閘極層330可能被摻雜而在該SONOS元件300中具有N+或P+導體性。因此，雙摻雜的多晶矽可能在N型SONOS記憶體元件上形成P+多晶矽閘極。因為該P+多晶矽閘極的費米能階(Fermi level)比N+多晶矽閘極的費米能階高約1eV，所以，相對於具有N+多晶矽閘極之N型SONOS元件，N型SONOS元件通道上之P+多晶矽閘極的較大功函數可以藉由減少進入該ONO電荷捕獲介電質堆疊306的電荷載子數量而改善可靠度。
如圖3H中進一步所示，一SONOS閘極電極會在SONOS元 件300的基板區上方被圖樣化；而HV MOS閘極電極358和MOS閘極電極378則會分別在HV MOS電晶體350基板區和MOS電晶體370基板區上方被圖樣化。於一特殊的實施例中，SONOS閘極電極之圖樣化係利用終止在該ONO電荷捕獲介電質堆疊上的乾式蝕刻來實施，以便保護該SONOS元件300的基板半導體。
習知的尖端及/或環形植入製程可能接著會在圖2A的模組255處被實施，用以形成輕摻雜汲極(圖中並未描繪)。而後，在模組261處並且如圖3I中進一步所示，一側壁間隔物309接著會被形成相鄰於SONOS閘極電極308的側壁並且被形成在該ONO電荷捕獲介電質堆疊306上。側壁間隔物309，舉例來說，可能由二氧化矽、氮氧化矽、或是氮化矽所構成，並且還可能以對該ONO電荷捕獲介電質堆疊306有選擇性的方式被圖樣化。該ONO電荷捕獲介電質堆疊306可能接著依序被蝕刻而自行對準該側壁間隔物309，以便完成如圖3J中所示之SONOS閘極堆疊301之形成。雷同製程可能還會形成分別相鄰於HV MOS閘極堆疊351和MOS閘極堆疊371的間隔物359與379。
圖4A所示的係圖2B之源極/汲極植入模組263之後的元件的剖面圖。為清楚起見，閘極堆疊301、351以及371已相對於圖3J中的此等閘極堆疊加以簡化。SONOS元件300現在於基板302中包含源極與汲極410，導體性和通道區相反。舉例來說，根據本發明的一實施例，源極與汲極410為N型摻雜，而基板302之通道區為P型摻雜。於其中一實施例中，基板302係由摻硼的單晶矽所構成，硼濃度落在1x1015至1x1019個原子/cm3的範圍之中。於另一實施例中，源極與汲極410係由摻磷或摻砷的區域所 構成，N型摻雜物的濃度落在5x1016至1x1020個原子/cm3的範圍之中。於一特定的實施例中，源極與汲極410在基板302中的深度落在80至200奈米的範圍之中。根據本發明的替代實施例，源極與汲極410為P型摻雜，而基板302的通道區為N型摻雜。如進一步顯示，在圖2A之模組255處所形成的輕摻雜源極與汲極(Light Doped source and Drain，LDD)411延伸在側壁間隔物309底下。
HV MOS電晶體350和MOS電晶體370兩者還分別包含LDD 461與481。MOS電晶體370進一步包含一源極與汲極480，相鄰於側壁間隔物379，並且和閘極堆疊371之側壁底下遠離距離T1。該源極與汲極480具有n型導體性，而且於特定的實施例中，可能具有和源極與汲極410之摻雜物濃度實質上相同的摻雜物濃度。然而，如圖4A中所示，在模組263處，HV MOS電晶體350沒有類似於源極與汲極410以及480的源極與汲極。因此，在源極與汲極410以及480的植入期間，可能會以光敏遮罩或是以先前已經過圖樣化之一般已知的非光敏硬遮罩(例如，但是並不受限於非晶碳)來遮罩該HV MOS電晶體350。
一多層式襯墊接著會在圖2B的模組264處被形成。如圖4B中所示，襯墊485會被形成在基板302上方，覆蓋該SONOS元件300、該HV MOS電晶體350以及MOS電晶體370。於圖中所示之特殊實施例中，該襯墊485係一多層式襯墊，包括一底部襯墊層485A和一頂端襯墊層485B。底部襯墊層485A和頂端襯墊層485B可為任何一般運用的材料。於一較佳實施例中，該頂端襯墊層485B可以對該底部襯墊層485A有選擇性的方式被非等向蝕刻。於其中一個此種實施例中，該底部襯墊層485A為二 氧化矽，而該頂端襯墊層485B為氮化矽。於一替代實施例中，該底部襯墊層485A為氮化矽，而該頂端襯墊層485B為二氧化矽。其它實施例可能包含氮氧化矽、摻碳氮化矽、或是摻硼氮化矽製成的頂端層或底部層。該多層式襯墊485雖然有本文中其它地方討論過的整合優點；不過，特定實施例亦可能運用單層襯墊，舉例來說，由二氧化矽層或氮化矽層製成。
薄的底部襯墊層485A有利於縮減被沉積在該些側壁間隔物309、359以及379之側壁上的橫向厚度，它們可能緊密靠近其它元件的側壁。薄的底部襯墊層485A可進一步縮減在基板302之不同區域中於該膜中的厚度變異量，其優點會在本文中其它地方討論。於其中一個此種實施例中，一氮氧化矽底部襯墊層485A會被形成厚度介於約2nm和約15nm之間，較佳的係，介於約5nm和約8nm之間。該頂端襯墊層485B可被選擇為用以在間隔物359之側壁上提供該多層式襯墊485所希的厚度，如本文中其它地方進一步討論。於其中一實施例中，一二氧化矽頂端襯墊層485B會被形成厚度介於約10nm和40nm之間，較佳的係，介於約20nm和30nm之間。
該多層式襯墊485中的各層可以任何一般已知的技術來沉積，例如，但是並不受限於熟習本技術的人士已知的熱氧化製程、低壓CVD(Low Pressure CVD，LPCVD)製程、電漿增強CVD(Plasma Enhanced CVD，PECVD)製程以及ALD製程。舉例來說，氮化物底部襯墊層485A可以一氮前驅體(例如，NH3)和一矽前驅體(例如，矽烷(SiH4)、二氯化矽烷(SiH2Cl2)、或是雙(叔丁胺基)矽烷(BTBAS))來進行沉積。舉例來說，該沉積可以在介於約550℃和約850℃之間的基板溫度以及在介於約100毫托(mT)和約700mT之間的沉積腔室壓力被實施，用以在任何地方形成厚度落在前 面所述範圍裡面的膜。
氧化物層頂端襯墊層485B可藉由對該底部襯墊層485A進行熱氧化或化學氧化，或是藉由沉積製程(例如，運用任何一般已知前驅體的LPCVD)，以雷同的方式來形成，用以在任何地方形成厚度落在前面所述範圍裡面的膜。於一特殊的實施例中，該底部襯墊層485A與該頂端襯墊層485B中的任一者或兩者可以用於造成高受應力膜已知的技術來沉積。此等受應力膜實施例可於後面明顯更快的移除任一襯墊層及/或以對彼此更具選擇性或是對下方層更具選擇性的方式移除任一襯墊層。
在模組265處並且如圖4C中進一步所示，該頂端襯墊層485B會被非等向蝕刻，以便沿著出現在該多層式襯墊485底下之地形的側壁來形成一次性側壁間隔物486。該頂端襯墊層485B會以該底部襯墊層485A有選擇性的方式被蝕刻(也就是，該底部襯墊層485A提供蝕刻阻止層)。於其中一個此種實施例中，在該頂端襯墊層485B形成分開的一次性側壁間隔物486之後，該底部襯墊層485A仍保持為基板302上方的一實質連續膜。
被選擇用來非等向蝕刻該頂端襯墊層485B以便形成一次性側壁間隔物486的製程會相依於所選用的材料。於運用氮化矽底部層485A和二氧化矽頂端層485B的特殊實施例中，可以使用一般已知的電漿蝕刻製程，例如，具有氟化學作用(如四氟化碳(CF4))的製程，其對氮化矽有夠高的選擇性，以便在蝕穿該底部襯墊層485A之前便會停止。於運用二氧化矽底部層485A和氮化矽頂端層485B的替代實施例中，可以使用任何一般已知的電漿蝕刻製程，例如，運用基於氟化學作用(如三氟化氮(NF3))的製程， 或是運用基於氯化學作用的製程。
在形成一次性側壁間隔物486之後，可以在模組267處形成用於HV MOS電晶體的源極與汲極。於圖4D中進一步所示的實施例中，於遮罩498被形成在SONOS元件300與MOS電晶體元件370上方之後，會以p型植入來形成源極與汲極460。遮罩498可為任何一般已知的光敏遮罩材料(也就是，光阻)或是先前已經過圖樣化之非光敏遮罩(例如，非晶碳)。p型摻雜物可為本技術中任何一般運用的摻雜物，例如，硼物種。其它實施例包含用於HV NMOS電晶體的n型摻雜物。
該植入會自行對準閘極堆疊351並且和閘極堆疊351之側壁偏移距離T2。距離T2約等於側壁間隔物359之側壁厚度加上底部襯墊層485A之側壁厚度加上一次性側壁間隔物486之側壁厚度。於圖4G中所示的實施例中，HV MOS電晶體350的距離T2大於MOS電晶體370的距離T1。依此方式，源極與汲極460會偏移距離T2，大於T1，增加LDD 461的長度。因此，在圖4B中所示之操作中被沉積的頂端襯墊層485B的厚度可預先決定，以便提供一次性側壁間隔物486適當的橫向寬度(厚度)。
T2所代表之相對較大的偏移可以藉由在後續的熱處理期間減少p型摻雜物從源極與汲極460處擴散侵入HV MOS電晶體350的通道區之中而提高崩潰電壓。於圖中所示實施例中，該p型植入係經由底部襯墊層485A來進行。如前面所述，特殊實施例運用一有利的薄底部襯墊層485A來改善跨越基板302的植入輪廓均勻性。
在形成該源極與汲極460之後，遮罩498可以被移除，用以露出覆蓋該SONOS元件300與MOS電晶體370的底部襯墊層485A。在模 組268處並且如圖4E中進一步所示，該一次性側壁間隔物486可能接著會被移除。移除該一次性側壁間隔物486可有利地增加相鄰邏輯元件和非揮發性電荷捕獲記憶體元件之間的空間，達到較高的元件封裝密度(也就是，更小的元件間距)。這特別有利於SONOS元件300，其可能係由多個SONOS元件組成的緊密陣列(例如，在記憶體胞陣列中)中的一部分。移除該一次性側壁間隔物486可能還會改善高密度SONOS元件與邏輯元件上方之後續沉積ILD層的階梯覆蓋率(step coverage)。
移除該一次性側壁間隔物486可能還會利用遮罩式製程，舉例來說，藉以讓該一次性側壁間隔物486從SONOS元件300處被移除，但卻保留在HV MOS電晶體350上。然而，於圖中所示的實施例中，該一次性側壁間隔物486係以無遮罩式蝕刻製程從整個基板302處移除。如圖所示，該蝕刻製程對該底部襯墊層485A有選擇性(也就是，該底部襯墊層485A充當被用來移除該一次性側壁間隔物486之蝕刻製程的蝕刻阻止層)。利用底部襯墊層485A的保護，基板半導體層和基板絕緣體層(例如，淺溝槽隔離(STI)層)會受到保護，不會遭到用以移除該一次性側壁間隔物486所運用之製程的破壞。因為已經發現到，形成在STI和閘極堆疊301之寬度交會處的角落(圖中並未顯示，不過，在圖4E的平面以外)的處理會大大地影響SONOS元件300的效能；所以，不要讓此區域曝露在用於一次性間隔物移除的製程中會有益處。
利用底部襯墊485A充當蝕刻阻止層，該基板302、該SONOS閘極電極308、該HV PMOS閘極層358與該NMOS閘極層378以及該些側壁間隔物309、359、379在該一次性側壁間隔物486之移除期間仍會受到保 護。讓此等特徵受到保護，該一次性側壁間隔物486(也就是，頂端襯墊層485B)的材料複合物會不相依於該些閘極電極308、358、378以及該些側壁間隔物309、359、379中的材料。
一次性側壁間隔物486可以一般已知的濕式化學蝕刻製程或乾式蝕刻製程來移除，相依於該特殊施行方式中所運用的材料。於其中一實施例中，其中，該一次性側壁間隔物486包括二氧化矽(也就是，二氧化矽頂端襯墊層485B)，可以實施基於氫氟酸(HF)濕式化學蝕刻，以便以對氮化矽底部襯墊層485A有選擇性的方式來移除該一次性側壁間隔物486。於一替代施行方式中，可以運用等向乾式蝕刻製程，例如，一般已知對該氮化矽底部襯墊層485A有高度選擇性的製程。於另一實施例中，其中，該一次性側壁間隔物486包括氮化矽(也就是，氮化矽頂端襯墊層485B)，可以實施基於熱磷酸(H3PO4)濕式化學蝕刻，以便以對二氧化矽底部襯墊層485A有選擇性的方式來移除該一次性側壁間隔物486。於一替代施行方式中，可以運用等向乾式蝕刻製程，例如，一般已知對該二氧化矽底部襯墊層485A有高度選擇性的製程。
在移除該一次性側壁間隔物486之後，該底部襯墊層485A可能在模組269處被移除，用以露出該些SONOS元件與邏輯元件中的任一者或兩者的源極與汲極區，以便準備進行模組270處的矽化(silicidation)或自行對準矽化(self-aligned silicidation，salicidation)製程。於其中一實施例中，可能實施底部襯墊層485A之地毯式剝除，以便露出所有元件的源極與汲極區。於其中一個此種實施例中，該剝除製程係對STI角落、該些閘極電極308、358、378以及該些側壁間隔物309、359、379有較佳的選擇性。然而， 圖4F所示的則係運用該底部襯墊層485A之圖樣化蝕刻的替代實施例。該圖樣化蝕刻僅露出需要矽化物的元件的源極與汲極。該底部襯墊層485A可因而進一步提供用於進行元件相依矽化。
如前面的討論，因為矽化製程可能誘發應力，所以，矽化可能不利於SONOS元件300的效能與可靠度。所以，元件相依矽化製程可有利於整合具有矽化物接點的邏輯元件(例如，MOS電晶體370)以及無矽化物接點的非揮發性電荷捕獲記憶體元件(例如，SONOS元件300)。同樣地，HV MOS元件(例如，HV MOS電晶體350)可能包含矽化物接點或無矽化物接點。如圖4E中所示，LDD區域461延伸超過側壁間隔物359和底部襯墊485A(也就是，在該一次性側壁間隔物486已被移除的地方底下)，而且在此裸露的LDD區域上方可能不希望形成矽化物。
於其中一實施例中，如圖4F中所示，一遮罩499會被形成在SONOS元件300以及HV MOS電晶體350上方。遮罩499可為任何一般已知的光敏遮罩材料(也就是，光阻)或是已經先被圖樣化之非光敏遮罩(例如，非晶碳)。該底部襯墊層485A可能接著被蝕刻，用以露出MOS電晶體370的區域，以便進行接續的矽化。該底部襯墊層485A之移除可以相依於該材料複合物的任何一般已知手段來達成。有利的係，該移除製程應該對該半導體基板302和STI(圖中並未顯示)有選擇性。對閘極層378以及側壁間隔物379具有選擇性可能進一步有利。於運用氮化矽底部襯墊層485A的其中一特殊實施例中會運用基於磷酸濕式化學蝕刻。於運用二氧化矽底部襯墊層485A的替代實施例中可以運用基於HF濕式化學蝕刻。因為底部襯墊層485A的厚度相對小，所以，蝕刻和過蝕刻時間可保持很短，以避免侵 蝕下方層。再者，濕式化學蝕刻速率可在具有高受應力底部襯墊層485A之前面已述的實施例中大幅提高。又，於其它實施例中，亦可以使用運用一般已知製程參數的乾式電漿蝕刻來移除該底部襯墊層485A之無遮罩的部分。遮罩499可能接著被移除。
如圖4G中所示，接著可以在具有裸露矽的區域上實施矽化製程。該矽化製程可為該技術中任何一般運用的製程，通常包含前置清洗蝕刻、鈷或鎳金屬沉積、退火以及濕式剝除。如圖所示，矽化物區482可被形成在該裸露的閘極層378以及裸露的源極與汲極區上，但是會受到底部襯墊層485A的阻隔，而不會形成在SONOS元件300區域和HV元件(舉例來說，HV MOS電晶體350)區域上。
於其中一實施例中，在圖4G中所示之操作之後，處理會繼續進行，如圖5中所示，移除該底部襯墊層485A並且沉積ILD 504。此實施例具有簡化接續接點蝕刻的優點，因為ILD 504之蝕刻會露出源極與汲極410、源極與汲極460以及MOS電晶體370的矽化物區482。於此實施例中，具有矽化物的元件可以任何一般已知的光敏遮罩材料(也就是，光阻)或是已經先被圖樣化之非光敏遮罩(例如，非晶碳)加以遮罩。倘若被用來移除該底部襯墊層485A的製程對該矽化物沒有選擇性的話，遮罩該些已矽化元件(舉例來說，MOS電晶體370)會有益處。否則，可以實施該底部襯墊層485A的地毯式剝除。接著，後端互連製程可以從在沒有矽化的SONOS元件300、沒有矽化的HV MOS電晶體350以及已矽化的MOS電晶體370上方沉積ILD 504開始。
於圖6A中所示的替代實施例中，在圖4G中所示之操作之 後，處理會繼續在底部襯墊層485A上方以及矽化物區482上方沉積ILD。於此種實施例中，該底部襯墊層485A被併入成為該後端ILD的一部分並且隨後會在接點蝕刻期間於該矽化物區482上方以有選擇性的蝕刻步驟移除底部襯墊485A。於運用氮化矽底部襯墊層485A的特殊實施例中，該底部襯墊層485A可能進一步被運用在自行對準接點(Self-Aligned Contact，SAC)蝕刻中。該SAC運用對氮化矽有高度選擇性的蝕刻配方，可以縮小被微影印刷至以該底部襯墊層485A覆蓋之相鄰元件之間的實體空間中的接點維度。
如圖6A中進一步所示，被沉積在該底部襯墊層485A和矽化物區482上方的ILD層可能包含一應力誘發層504A。應力誘發層504A可由任何材料構成並且具有適合在一邏輯元件之通道區上施加應力的任何厚度。應力誘發層504A可有利地提高邏輯元件(例如，MOS電晶體370)的載子移動率和驅動電流。根據本發明實施例，應力誘發層504A直接被設置在MOS電晶體370上。於其中一實施例中，應力誘發層504A被沉積至厚度大約落在20至100奈米的範圍之中，並且由諸如，但是並不受限於下面的材料所構成：氮化矽、氮氧化矽、摻碳的氮化矽、或是摻硼的氮化矽。於一特定的實施例中，應力誘發層504A係拉伸應力誘發層。
因為該應力誘發層504A可能在SONOS元件300之中誘發非所希的應力，從而導致效能與可靠度劣化；所以，該底部襯墊層485A可能會在用以誘發和應力誘發層504A相反應力的條件下被沉積。於一特殊的實施例中，該底部襯墊層485A可以誘發和該應力誘發層504A中拉伸應力相反的壓縮應力。於其中一個此種實施例中，該底部襯墊層485A的應力減 少該SONOS元件300上之累積應力至小於在該底部襯墊層485A不存在時由該應力誘發層504A所誘發之累積應力一半的量值。所以，該底部襯墊層485A可以在該SONOS元件300和一邏輯元件(例如，MOS電晶體370)的整合中提供選擇性矽化和選擇性應力誘發兩者。如圖4中進一步所示，ILD層504B可以接著被沉積在應力誘發層504A上方並且被平坦化成為一習知後端互連製程的一部分。
又，於另一實施例中，如圖6B中所示，底部襯墊層485A可以提供一用於移除該SONOS元件300與HV MOS電晶體350上方之應力誘發層504A的蝕刻阻止層。應力誘發層504A位於非揮發性電荷捕獲記憶體元件(舉例來說，SONOS元件300)之上的部分可經由對該底部襯墊層485A有選擇性的微影與蝕刻製程來移除。於其中一實施例中，應力誘發層504A位於MOS電晶體370之上的部分會先以一經圖樣化的光阻層加以遮罩，而應力誘發層504A位於SONOS元件300之上的部分接著會被諸如，但是並不受限於下面的技術移除：利用熱磷酸的濕式蝕刻製程或是習知的乾式蝕刻製程。
於底部襯墊層485A為二氧化矽的實施例中，該應力誘發層504A可以對該底部襯墊層485A有高選擇性的方式來移除。於運用氮化矽底部襯墊層485A的其它實施例中，該應力誘發層504A之較高應力可提供對該底部襯墊層485A的選擇性。所以，該底部襯墊層485A可在該應力誘發層504A之圖樣化期間為下方結構提供保護。於替代實施例中，該應力誘發層504A之移除也會移除該底部襯墊層485A。
如圖6B中所示，倘若該應力誘發層504A以對該底部襯墊 層485A有選擇性的方式被移除的話(舉例來說，防止應力誘發層504A對SONOS元件300或HV MOS電晶體350造成不利的衝擊)，ILD層504B接著便可被沉積在該底部襯墊層485A上方和該應力誘發層504A上方，準備進行進一步的後端互連處理。
施行方式與替代例
於另一項態樣中，本發明關於多閘極或多閘極表面記憶體元件，其包含疊置在被形成於一基板之表面上或之上的通道的二或更多個側邊之上的電荷捕獲區；並且本發明還關於製作多閘極或多閘極表面記憶體元件的方法。多閘極元件包含平面式元件與非平面式元件。平面式多閘極元件(圖中並未顯示)通常包含雙閘極平面式元件，其中，數層第一層會被沉積，用以在一接續形成的通道底下形成一第一閘極，而且數層第二層會被沉積於其上方，用以形成一第二閘極。非平面式多閘極元件通常包含一水平或垂直通道，被形成在一基板之表面上或之上，而且三或更多個側邊被一閘極包圍。
圖7A所示的係一非平面式多閘極記憶體元件700的其中一種實施例，其包含一被形成在一基板之第一區之上的電荷捕獲區，而且一MOS元件701被整合形成在第二區中與其相鄰。參考圖7A，記憶體元件700，一般稱為finFET，包含一通道702，其係由疊置在基板706的表面704上方的半導體材料製成的薄膜或層所形成，用以連接該記憶體元件的源極708與汲極710。通道702的三邊被形成該元件之閘極712的鳍部圍住。閘極712的厚度(在從源極至汲極的方向測得)決定該元件的有效通道長度。
根據本發明，圖7A的非平面式多閘極記憶體元件700可能包含一分離電荷捕獲區。圖7B所示的係圖7A之非平面式記憶體元件之一部分的剖面圖，包含基板706的一部分、通道702以及閘極712，用以圖解分離電荷捕獲區714。閘極712進一步包含一疊置在隆起通道702上方的穿隧氧化物716、一阻隔介電質718以及一疊置在該阻隔層上方的金屬閘極層720，用以形成該記憶體元件700的控制閘極。於某些實施例中，一有摻雜的多晶矽可能會被沉積，取代金屬，用以提供一多晶矽閘極層。通道702和閘極712會直接被形成在基板706上或是被形成在已形成於該基板上或上方的絕緣層或介電質層722(例如，埋置氧化物層)上。
參考圖7B，該分離電荷捕獲區714包含：包括氮化物的至少一下方或底部電荷捕獲層724，比較靠近該穿隧氧化物716；以及一疊置在該底部電荷捕獲層上方的上方或頂端電荷捕獲層726。一般來說，頂端電荷捕獲層726包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而底部電荷捕獲層724則包括一富氧的氮化物或氮氧化矽，而且相對於該頂端電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。富氧的意義為，底部電荷捕獲層724中的氧的濃度從約11%至約40%，而頂端電荷捕獲層726中的氧的濃度則少於約5%。
於其中一實施例中，阻隔介電質718同樣包括一氧化物(例如，HTO)，用以提供ONNO結構。該通道702與該疊置的ONNO結構會直接被形成在一矽基板706上並且疊置一有摻雜的多晶矽閘極層720，以便提供SONNOS結構。
於某些實施例中，例如，圖7B中所示的實施例，該分離電 荷捕獲區714進一步包含至少一薄的、中介或抗穿隧層728，其包括介電質(例如，氧化物)，用以分開該頂端電荷捕獲層726與該底部電荷捕獲層724。該抗穿隧層728顯著降低在程式化期間累積在該上方氮化物層726之邊界處的電子電荷穿隧至該底部電荷捕獲層724的機率，從而導致低於習知結構的漏電流。
如同上面所述實施例，該底部電荷捕獲層724與該頂端電荷捕獲層726中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。該頂端電荷捕獲層726之由氧、氮、及/或矽製成的化學計量的複合物不同於該底部電荷捕獲層724之由氧、氮、及/或矽製成的化學計量的複合物，並且同樣可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該些氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。
於包含包括氧化物之中介或抗穿隧層728的實施例中，該抗穿隧層可藉由該底部氮氧化物層之氧化來形成，利用基氧化形成至選定的深度。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度實施，或者，利用批次反應器治具在800至900℃的溫度實施。H2氣體與O2氣體之混合物可在300至500托的壓力運用於批次製程，或是在10至15托的壓力使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
最後，於包含包括氧化物之阻隔介電質718的實施例中，該氧化物可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，阻隔介電質718的氧化物為在HTOCVD製程中所沉積的高溫氧化物。或者，該阻隔介電質718或阻隔氧化物層亦可被熱成長；然而，應該明白的係，於此實施例中，該頂端氮化物厚度可能會調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。第三種作法係使用基氧化來氧化該頂端氮化物層至選定的深度。
底部電荷捕獲層724的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層728。頂端電荷捕獲層726的合宜厚度可能為至少30Å。於特定的實施例中，該頂端電荷捕獲層726可能形成厚達90Å，其中的30至70Å可能被基氧化消耗，用以形成該阻隔介電質718。於某些實施例中，底部電荷捕獲層724和頂端電荷捕獲層726之間的厚度比約1：1，不過，亦可採用其它比例。
於其它實施例中，該頂端電荷捕獲層726與該阻隔介電質718中的任一者或兩者可能包括高K介電質。合宜的高K介電質包含基於鉿的材料(例如，HfSiON、HfSiO、或是HfO)、基於鋯的材料(例如，ZrSiON、ZrSiO、或是ZrO)以及基於釔的材料(例如，Y2O3)。
於圖7A中所示的實施例中，MOS元件701同樣係finFET，並且包含一通道703，其係由疊置在基板706的表面704上方的半導體材料製成的薄膜或層所形成，用以連接該MOS元件的源極705與汲極707。通道703的三邊同樣被構成該元件之閘極的鳍部圍住。然而，該MOS元件701 可能還包含一平面式元件，如圖7C中所示，藉由上面有關圖1A至10所述的任何方法或實施例被形成在該基板的該表面中或該表面上。舉例來說，於其中一實施例中，該MOS元件701係一FET，包含一閘極730和閘極介電質層732，疊置於深井736之中有摻雜的通道區734的上方，其被形成在該基板的第二區738之中並且藉由隔離區742(例如，淺溝槽隔離區)和第一區740之中的記憶體元件700分開。於特定的實施例中，形成該MOS元件701包括實施熱氧化，用以在熱再氧化該阻隔層718時，同步形成該MOS元件的閘極介電質層732。於其中一特殊的實施例中，該方法可能進一步包括實施如上面所述的氮化製程，以便同步氮化該閘極介電質層732與該阻隔層718。
圖8所示的係根據本發明特殊的實施例在以邏輯MOS元件整合之非揮發性電荷捕獲記憶體元件的製程中所運用之特殊模組序列的流程圖。參考圖8，該方法從在一基板的第一區或MOS區之上形成MOS元件的觸墊介電質層開始(模組802)。觸墊介電質層可藉由任何習知技術被沉積或被成長於其上，例如，但是並不受限於，在800℃至900℃的溫度，以乾式氧化技術進行熱成長至約100Å的厚度。為在和MOS元件相同的基板上包含非平面式多閘極非揮發性記憶體元件，一由半導體材料製成的薄膜會於第二記憶體元件區中被形成在該基板的表面上方，並且被圖樣化用以形成一連接該記憶體元件之源極與汲極的通道(模組804)。該由半導體材料製成的薄膜可能係藉由任何習知技術(例如，但是並不受限於，在LPCVD腔室中進行磊晶沉積)所沉積之包含，但是不受限於下面材料的單晶：矽、鍺、矽-鍺、或是III-V化合物半導體材料。
該非揮發性記憶體元件之已圖樣化介電質堆疊係被形成在該第二記憶體元件區上方，並且被圖樣化用以移除該介電質堆疊中沒有疊置在該通道上方的部分(模組806)。該介電質堆疊通常包含一穿隧層、一電荷捕獲層以及一疊置在該電荷捕獲層上方的犧牲頂端層。該介電質堆疊的個別層可能包含氧化矽、氮化矽以及具有氧、氮及/或矽之各種化學計量的複合物的氮化矽，並且可以藉由任何習知技術來沉積或成長，例如，但是並不受限於，如上面所述的熱成長氧化製程、基氧化製程以及CVD製程。
接著，於某些實施例中，該犧牲層會從該介電質堆疊之頂端處被移除，而該觸墊介電質層會同步從該基板之第一區處被移除(模組808)，並且一閘極介電質層會被形成在該基板的第一區之上，而一阻隔介電質層會同步被形成在該電荷捕獲層之上(模組810)。一般來說，該犧牲層與觸墊層會藉由讓該基板曝露於標準閘極前置清洗化學作用中而被移除，例如，利用稀釋的HF溶液或BOE溶液加以移除。該閘極介電質層與該阻隔介電質層可運用能夠氧化基板與電荷捕獲層兩者的技術來形成。於其中一實施例中，該閘極介電質層與該阻隔介電質層係運用基氧化技術來形成，例如，ISSG或是基於電漿的氧化，其分別會消耗基板與電荷捕獲層的一部分。
於圖9A與9B中所示的另一實施例中，該記憶體元件可能包含一奈米線通道，由疊置在基板的一表面上方的半導體材料製成的薄膜所形成，用以連接該記憶體元件的源極與汲極。奈米線通道的意義為形成在由結晶矽材料製成的薄帶之中的導體通道，最大剖面維度為約10奈米(nm)或更小，且更佳的係，小於約6nm。視情況，該通道會被形成相對於該通 道之長軸具有<100>的表面結晶定向。
參考圖9A，記憶體元件900包含一水平奈米線通道902，由位於基板906的一表面上或是疊置在基板906的一表面上方的半導體材料製成的薄膜或層所形成，並且連接該記憶體元件的源極908與汲極910。於圖中所示的實施例中，該元件具有環繞式閘極(Gate-All-Around，GAA)結構，其中，該奈米線通道902的所有側邊都被該元件之閘極912圍住。閘極912的厚度(在從源極至汲極的方向測得)決定該元件的有效通道長度。
根據本發明，圖9A的非平面式多閘極記憶體元件900可能包含一分離電荷捕獲區。圖9B所示的係圖9A之非平面式記憶體元件之一部分的剖面圖，包含基板906的一部分、奈米線通道902以及閘極912，用以圖解分離電荷捕獲區。參考圖9B，閘極912包含一疊置在奈米線通道902上方的穿隧氧化物914、一分離電荷捕獲區、一阻隔介電質916以及一疊置在該阻隔層上方的閘極層918，用以形成該記憶體元件900的控制閘極。該閘極層918可能包括金屬或是有摻雜的多晶矽。該分離電荷捕獲區包含：包括氮化物的至少一內電荷捕獲層920，比較靠近該穿隧氧化物914；以及一疊置在該內電荷捕獲層上方的外電荷捕獲層922。一般來說，外電荷捕獲層922包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而內電荷捕獲層920則包括一富氧的氮化物或氮氧化矽，而且相對於該外電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。
於某些實施例中，例如圖中所示的實施例，該分離電荷捕獲區進一步包含至少一薄的、中介或抗穿隧層924，其包括介電質(例如， 氧化物)，用以分開外電荷捕獲層922與內電荷捕獲層920。該抗穿隧層924顯著降低在程式化期間累積在該外電荷捕獲層922之邊界處的電子電荷穿隧至該內電荷捕獲層920的機率，從而導致較低的漏電流。
如同上面所述實施例，該內電荷捕獲層920與該外電荷捕獲層922中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。該外電荷捕獲層922之由氧、氮、及/或矽製成的化學計量的複合物不同於該內電荷捕獲層920之由氧、氮、及/或矽製成的化學計量的複合物，並且同樣可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該些氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。
於包含包括氧化物之中介或抗穿隧層924的實施例中，該抗穿隧層可藉由該內電荷捕獲層920之氧化來形成，利用基氧化形成至選定的深度。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度實施，或者，利用批次反應器治具在800至900℃的溫度實施。H2氣體與O2氣體之混合物可在300至500托的壓力運用於批次製程，或是在10至15托的壓力使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
最後，於包含包括氧化物之阻隔介電質916的實施例中，該氧化物可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，阻 隔介電質916的氧化物為在HTO CVD製程中所沉積的高溫氧化物。或者，該阻隔介電質916或阻隔氧化物層亦可被熱成長；然而，應該明白的係，於此實施例中，該外電荷捕獲層922的厚度可能需要調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。
內電荷捕獲層920的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層924。外電荷捕獲層922的合宜厚度可能為至少30Å。於特定的實施例中，該外電荷捕獲層922可能形成厚達90Å，其中的30至70Å可能被基氧化消耗，用以形成該阻隔介電質916。於某些實施例中，內電荷捕獲層920和外電荷捕獲層922之間的厚度比約1：1，不過，亦可採用其它比例。
於其它實施例中，該外電荷捕獲層922與該阻隔介電質916中的任一者或兩者可能包括高K介電質。合宜的高K介電質包含基於鉿的材料(例如，HfSiON、HfSiO、或是HfO)、基於鋯的材料(例如，ZrSiON、ZrSiO、或是ZrO)以及基於釔的材料(例如，Y2O3)。
圖9C所示的係由圖9A之多個非平面式多閘極元件900組成之垂直串的剖面圖，其被排列在一位元可變成本(Bit-Cost Scalable)或稱為BiCS架構926之中。該架構926係由多個非平面式多閘極元件900組成之垂直串或堆疊所構成，其中，每一個元件或胞體皆包含一通道902，該通道疊置在基板906的上方並且連接該記憶體元件的源極與汲極(此圖中並未顯示)；而且每一個元件或胞體皆具有環繞式閘極(GAA)結構，其中，該奈米 線通道902的所有側邊都被閘極912圍住。相較於簡單的層堆疊，該BiCS架構減少關鍵微影步驟的數量，從而導致每個記憶體位元的成本下降。
於另一實施例中，該記憶體元件係或者包含非平面式元件，包括被形成在半導體材料中的垂直奈米線通道或是由半導體材料所形成的垂直奈米線通道，其突出在基板上數個導體層、半導體層之上或是從基板上數個導體層、半導體層處突出。於圖10A中剖視圖所示之此實施例的其中一種版本中，記憶體元件1000包括一垂直奈米線通道1002，形成在半導體材料製成的圓柱中，用以連接該元件的源極1004與汲極1006。通道1002被一穿隧氧化物1008、一電荷捕獲區1010、一阻隔層1012以及一疊置在該阻隔層上方的閘極層1014包圍，用以形成該記憶體元件1000的控制閘極。該通道1002可能包含一位於由半導體材料製成之實質實心圓柱之外層中的環狀區，或者可能包含一被形成在由介電質填充材料製成之圓柱上方的環狀層。如同上面所述之水平奈米線，通道1002可能包括多晶矽或再結晶多晶矽，用以形成單晶通道。視情況，當通道1002包含結晶矽時，該通道會被形成相對於該通道之長軸具有<100>的表面結晶定向。
於某些實施例中，例如圖10B中所示的實施例，電荷捕獲區1010可能係一分離電荷捕獲區，包含：至少一第一或內電荷捕獲層1016，最靠近穿隧氧化物1008；以及一第二或外電荷捕獲層1018。視情況，該第一與第二電荷捕獲層會被一中介氧化物或是抗穿隧層1020分開。
如同上面所述實施例，該第一電荷捕獲層1016與該第二電荷捕獲層1018中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該 些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。
最後，該第二電荷捕獲層1018與該阻隔層1012中的任一者或兩者可能包括高K介電質，例如，HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO、或是Y2O3。
第一電荷捕獲層1016的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層1020。第二電荷捕獲層1018的合宜厚度可能為至少30Å，而阻隔介電質1012的合宜厚度可能約30至70Å。
圖10A的記憶體元件1000可利用閘極優先(gate first)或閘極最後(gate last)之方案來製造。圖11A至11F所示的係用以製作圖10A之非平面式多閘極元件的閘極優先之方案。圖12A至12F所示的係用以製作圖10A之非平面式多閘極元件的閘極最後之方案。
參考圖11A，在閘極優先之方案中，第一或下方介電質層1102(例如，阻隔氧化物)會被形成在基板1106中的第一、有摻雜的擴散區1104(例如，源極或汲極)上方。一閘極層1108會被沉積在該第一介電質層1102上方，用以形成該元件的控制閘極，而第二或上方介電質層1110則被形成在其上方。如同上面所述實施例，該第一介電質層1102和第二介電質層1110可藉由CVD、基氧化來沉積，或者，可藉由氧化下方層或基板的一部分來形成。該閘極層1108可能包括藉由CVD所沉積的金屬或是有摻雜的多晶矽。一般來說，閘極層1108的厚度為約40至50Å，而該第一介電質層1102和第二介電質層1110的厚度為約20至80Å。
參考圖11B，第一開口1112會被蝕穿該疊置閘極層1108 以及該第一介電質層1102和第二介電質層1110，抵達基板1106中的擴散區1104。接著，由穿隧氧化物1114、電荷捕獲區1116以及阻隔介電質1118組成的各層會依序被沉積在該開口中和上方介電質層1110的表面中，平坦化以產生圖11C中所示的中介結構。
圖中雖然並未顯示；不過，應該瞭解的係，如同上面所述實施例中，電荷捕獲區1116可能包含一分離電荷捕獲區，包括：至少一下方或底部電荷捕獲層，比較靠近該穿隧氧化物1114；以及一疊置在該底部電荷捕獲層上方的上方或頂端電荷捕獲層。一般來說，該頂端電荷捕獲層包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而該底部電荷捕獲層則包括一富氧的氮化物或氮氧化矽，而且相對於該頂端電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。於某些實施例中，該分離電荷捕獲區1116進一步包含至少一薄的、中介或抗穿隧層，其包括介電質(例如，氧化物)，用以分開該頂端電荷捕獲層與該底部電荷捕獲層。
接著，一第二或通道開口1120會被非等向蝕穿穿隧氧化物1114、電荷捕獲區1116以及阻隔介電質1118，圖11D。參考圖11E，半導體材料1122會被沉積在該通道開口之中，用以於其中形成一垂直通道1124。垂直通道1124可能包含一位於由半導體材料製成之實質實心圓柱之外層中的環狀區，或者，如圖11E中所示，可能包含一由半導體材料1122製成的分開層，包圍介電質填充材料製成之圓柱1126。
參考圖11F，上方介電質層1110的表面會被平坦化，而且一半導體材料層1128(其包含形成於其中的第二、有摻雜的擴散區1130，例 如，源極或汲極)會被沉積在該上方介電質層上方，用以形成圖中所示的元件。
參考圖12A，於閘極最後之方案中，一介電質層1202(例如，氧化物)會被形成在基板1206之表面上的一犧牲層1204的上方，一開口會被蝕穿該介電質層與犧牲層，而且一垂直通道1208會被形成在該開口之中。如同上面所述實施例，垂直通道1208可能包含一位於由半導體材料(例如，多晶矽或單晶矽)製成之實質實心圓柱1210之外層中的環狀區，或者，可能包含一由半導體材料製成的分開層，包圍介電質填充材料製成之圓柱(圖中並未顯示)。介電質層1202可能包括任何合宜的介電質材料，例如，氧化矽，其能夠電隔離該記憶體元件1000中後續形成的閘極層和疊置電氣作用層或是另一記憶體元件。該犧牲層1204可能包括能夠以相對於該介電質層1202、基板1206以及垂直通道1208之材料有高選擇性之方式被蝕刻或被移除的任何合宜材料。
參考圖12B，一第二開口1212會被蝕穿該已被蝕穿的介電質層1202與犧牲層1204，抵達基板1206，而且該犧牲層1204會被蝕刻或是被移除。該犧牲層1204可能包括能夠以相對於該介電質層1202、基板1206以及垂直通道1208之材料有高選擇性之方式被蝕刻或是被移除的任何合宜材料。於其中一實施例中，該犧牲層1204包括能夠被緩衝氧化物蝕刻(BOE蝕刻)移除的材料。
參考圖12C與12D，由穿隧氧化物1214、電荷捕獲區1216以及阻隔介電質1218組成的各層會依序被沉積在該開口中和介電質層1202的表面中，平坦化以產生圖12C中所示的中介結構。於某些實施例中，例 如圖12D中所示的實施例，電荷捕獲區1216可能係一分離電荷捕獲區，包含：至少一第一或內電荷捕獲層1216a，最靠近穿隧氧化物1214；以及一第二或外電荷捕獲層1216b。視情況，該第一與第二電荷捕獲層會被一中介氧化物或是抗穿隧層1220分開。
接著，一閘極層1222會被沉積至該第二開口1212之中以及該上方介電質層1202的表面，平坦化以產生圖12E中所示的中介結構。如同上面所述實施例，該閘極層1222可能包括經沉積的金屬或是有摻雜的多晶矽。最後，一開口1224會被蝕穿該閘極層1222，用以形成多個個別的記憶體元件1226的控制閘極。
因此，本發明已經揭示一種整合電荷捕獲記憶體元件和邏輯元件的半導體結構以及形成其之方法。本發明雖然以結構性特徵或方法論行為特有的語言來加以說明；不過，應該瞭解的係，隨附申請專利範圍中定義之發明未必受限於本文所述之特定特徵或行為。本文所揭示之特定特徵與行為應被理解成本文所主張之發明的特別合宜施行方式，其用意在解釋本發明，而非限制本發明。
100‧‧‧製程
101-170‧‧‧模組

Claims (20)

  1. 一種方法，包括：在基板的第一區中以疊置在該基板之表面上方的半導體材料形成記憶體元件的通道，該通道連接該記憶體元件的源極與汲極；在該通道上方形成電荷捕獲介電質堆疊，相鄰於該通道的複數個表面，其中，該電荷捕獲介電質堆疊包含位在穿隧層上方之電荷捕獲層上的阻隔層；以及在該基板的第二區上方形成MOS元件。
  2. 根據申請專利範圍第1項的方法，其中，形成該MOS元件包括實施熱氧化，用以同步形成該MOS元件的閘極介電質層並且熱再氧化該阻隔層。
  3. 根據申請專利範圍第2項的方法，進一步包括實施氮化製程，用以同步氮化該閘極介電質層以及該阻隔層。
  4. 根據申請專利範圍第1項的方法，其中，形成該電荷捕獲介電質堆疊進一步包括：以濕式蝕刻劑在犧牲層中挖開一視窗，用以露出該基板的該第一區；於該視窗中，在該穿隧層上方之該電荷捕獲層上形成該阻隔層；以及濕式蝕刻該犧牲介電質層。
  5. 根據申請專利範圍第1項的方法，其中，該電荷捕獲層包括多個電荷捕獲層，其包含：包括氮化物的下方電荷捕獲層，比較靠近該穿隧氧化物；以及上方電荷捕獲層，相對於該下方電荷捕獲層為貧氧並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱。
  6. 根據申請專利範圍第5項的方法，進一步包括在該基板的第二區上方形成閘極介電質層，其中，該閘極介電質層包括高K閘極介電質。
  7. 根據申請專利範圍第6項的方法，進一步包括在該高K閘極介電質上方形成金屬閘極層。
  8. 根據申請專利範圍第5項的方法，其中，該電荷捕獲層進一步包括中間氧化物層，用以分開該上方電荷捕獲層與該下方電荷捕獲層，且其中，該閘極介電質層包括高K閘極介電質。
  9. 根據申請專利範圍第8項的方法，進一步包括在該高K閘極介電質上方形成金屬閘極層。
  10. 根據申請專利範圍第8項的方法，其中，形成該通道包括以相對於該通道之長軸具有<100>表面結晶定向的矽來形成該通道。
  11. 一種方法，包括：在基板的第一區上方形成記憶體元件，包括：在該基板之上形成由多層組成的堆疊，該堆疊包含被至少一閘極層分開的至少兩層介電質層；形成第一開口，從該些堆疊層之頂端表面處延伸穿過該些介電質層與該閘極層中至少其中一者；在該第一開口內側的側壁上形成電荷捕獲介電質堆疊；以及形成該記憶體元件的通道，其包括在該第一開口內側的電荷捕獲介電質堆疊的上方沉積半導體材料；以及在該基板的第二區上方形成MOS元件，其包括形成第二開口，從該些堆疊層之頂端表面處延伸穿過該些介電質層與該閘極層中至少其中一者。
  12. 根據申請專利範圍第11項的方法，其中，形成該電荷捕獲介電質堆疊包括在該第一開口內側的側壁上形成阻隔層，在該阻隔層上方形成電荷捕獲層，以及在該電荷捕獲介電質層上方形成穿隧層。
  13. 根據申請專利範圍第12項的方法，其中，形成該MOS元件包括實施熱氧化，用以同步形成該MOS元件的閘極介電質層以及該阻隔層。
  14. 根據申請專利範圍第13項的方法，進一步包括實施氮化製程，用以同步氮化該閘極介電質層以及該阻隔層。
  15. 根據申請專利範圍第13項的方法，其中，該電荷捕獲層包括多個電荷捕獲層，其包含：包括氮化物的下方電荷捕獲層，比較靠近該穿隧氧化物；以及上方電荷捕獲層，相對於該下方電荷捕獲層為貧氧並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱。
  16. 根據申請專利範圍第15項的方法，進一步包括退火該些多個電荷捕獲層的接面。
  17. 根據申請專利範圍第15項的方法，其中，該電荷捕獲層進一步包括中間氧化物層，用以分開該上方電荷捕獲層與該下方電荷捕獲層，而且該閘極介電質層包括高K閘極介電質。
  18. 根據申請專利範圍第17項的方法，其中，該閘極層包括金屬。
  19. 一種方法，包括：在基板的第一區上方形成記憶體元件，包括：在該基板之上形成由多層組成的堆疊，該堆疊包含疊置在犧牲層上方的至少一介電質層；形成第一開口，從該些堆疊層之頂端表面處延伸穿過該介電質層與 該犧牲層；在該第一開口中形成該記憶體元件的通道；形成第二開口，從該頂端表面處延伸穿過該介電質層並且移除該犧牲層中相鄰於該通道的至少一部分，用以露出該通道的至少一部分；在該通道的裸露部分上形成電荷捕獲介電質堆疊；以及在該電荷捕獲介電質堆疊上形成閘極層；以及在該基板的第二區上方形成MOS元件。
  20. 根據申請專利範圍第19項的方法，其中，形成該電荷捕獲介電質堆疊包括在該通道的裸露部分上形成穿隧層，在該穿隧層上方形成電荷捕獲層，以及在該電荷捕獲介電質層上方形成阻隔層。
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