CN102117745A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN102117745A
CN102117745A CN2010105292703A CN201010529270A CN102117745A CN 102117745 A CN102117745 A CN 102117745A CN 2010105292703 A CN2010105292703 A CN 2010105292703A CN 201010529270 A CN201010529270 A CN 201010529270A CN 102117745 A CN102117745 A CN 102117745A
Authority
CN
China
Prior art keywords
layer
metal
aluminium lamination
semiconductor structure
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105292703A
Other languages
English (en)
Other versions
CN102117745B (zh
Inventor
黄国彬
李思毅
陈嘉仁
杨棋铭
陈其贤
林进祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102117745A publication Critical patent/CN102117745A/zh
Application granted granted Critical
Publication of CN102117745B publication Critical patent/CN102117745B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明一实施例中，提供一种半导体结构金属栅极堆叠的制造方法，该方法包括：形成一第一伪栅极与一第二伪栅极于一基板上；移除该第一伪栅极的一多晶硅层，以形成一第一栅极沟槽；形成一第一金属层与一第一铝层于该第一栅极沟槽中；对该基板实施一化学机械研磨(CMP)工艺；使用一含氮与含氧气体，对该第一铝层实施一回火工艺，以形成一界面层于该第一铝层上，该界面层含铝、氮与氧；移除该第二伪栅极的一多晶硅层，以形成一第二栅极沟槽；以及形成一第二金属层与一第二铝层于该第二栅极沟槽中，该第二铝层形成于该第二金属层上。本发明的优点包括：可避免p型场效晶体管(pFET)的门槛电压漂移；可降低半导体结构的RC延迟，改善电路效能。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构，特别涉及一种具有新颖金属栅极堆叠结构的半导体结构及其制造方法。
背景技术
当一例如一金属氧化物半导体场效晶体管(MOSFET)的半导体元件借由不同技术微缩时，高介电常数介电材料与金属适合用来形成一栅极堆叠。然而，于形成n型金属氧化物半导体(nMOS)晶体管与p型金属氧化物半导体(pMOS)晶体管金属栅极堆叠的方法中，当整合工艺与材料时，会产生不同问题。例如当一p型金属氧化物半导体(pMOS)晶体管的p型金属栅极暴露于一移除多晶硅以形成一n型金属栅极的工艺时，填入p型金属栅电极的铝层与p金属层会损坏、凹陷或因移除n型金属氧化物半导体(nMOS)晶体管区域多晶硅的蚀刻工艺而被移除。此外，n型金属层会沉积于凹陷的p型金属栅极中，导致p型金属栅极的电阻增加，降低元件效能，例如p型金属氧化物半导体(pMOS)金属栅极工作函数的变化以及p型金属氧化物半导体(pMOS)晶体管的门槛电压漂移。因此，亟须开发一可解决上述问题的工艺方法。
发明内容
为了解决现有技术中存在的上述问题，本发明提供一种半导体元件金属栅极堆叠的制造方法，包括：形成一第一伪栅极与一第二伪栅极于一半导体基板上，每一第一与第二伪栅极包括一介电材料层与一多晶硅层，形成于该介电材料层上；移除该第一伪栅极的该多晶硅层，以形成一第一栅极沟槽；形成一第一金属栅电极于该第一栅极沟槽中，该第一金属栅电极包括一第一金属层与一第一铝层，该第一金属层具有一第一工作函数，该第一铝层形成于该第一金属层上；对该半导体基板实施一化学机械研磨(CMP)工艺；对该第一金属栅电极的该第一铝层实施一回火工艺，该回火工艺包括一含氮与含氧气体，其回火时间低于60秒；实施一蚀刻工艺，以移除该第二伪栅极的该多晶硅层，以形成一第二栅极沟槽；以及形成一第二金属栅电极于该第二栅极沟槽中，该第二金属栅电极包括一第二金属层与一第二铝层，该第二金属层具有一第二工作函数，不同于该第一工作函数，该第二铝层形成于该第二金属层上。
本发明也提供另一实施例，一种金属栅极堆叠的制造方法，包括：形成一第一伪栅极与一第二伪栅极于一基板上；移除该第一伪栅极的一多晶硅层，以形成一第一栅极沟槽；形成一第一金属层与一第一铝层于该第一栅极沟槽中；对该基板实施一化学机械研磨(CMP)工艺；使用一含氮与含氧气体，对该第一铝层实施一回火工艺，以形成一界面层于该第一铝层上，该界面层含铝、氮与氧；移除该第二伪栅极的一多晶硅层，以形成一第二栅极沟槽；以及形成一第二金属层与一第二铝层于该第二栅极沟槽中，该第二铝层形成于该第二金属层上。
本发明也提供一实施例，一种半导体结构，包括一第一型场效晶体管与一第二型场效晶体管于一基板上。该第一型场效晶体管包括一第一栅极，具有一高介电常数材料层，形成于一基板上；一第一金属层，具有一第一工作函数，形成于该高介电常数材料层上；一第一铝层，形成于该第一金属层上；以及一界面层，包括铝、氮与氧，形成于该第一铝层上。该第二型场效晶体管包括一第二栅极，具有该高介电常数材料层，形成于该基板上；一第二金属层，具有一第二工作函数，形成于该高介电常数材料层上，该第二工作函数与该第一工作函数不同；以及一第二铝层，形成于该第二金属层上。
本发明于不同实施例中提供的优点包括：可避免p型场效晶体管(pFET)的门槛电压漂移；可降低半导体结构的RC延迟，改善电路效能；p型金属栅电极的空隙填入已获改善。此外，本发明实施的回火工艺不但可额外地致密化铝层，也可降低化学机械研磨工艺所造成的缺陷。
附图说明
图1为根据本发明各种观点，一具有一金属栅极堆叠半导体元件制造方法实施例的流程图。
图2～图6为根据本发明不同实施例的不同观点，一具有一金属栅极堆叠半导体结构于不同工艺阶段的剖面示意图。
主要附图标记说明：
100～半导体元件(结构)制造方法；
102～提供一半导体基板；
104～形成不同栅极材料层；
106～图案化不同材料层，以形成不同n型场效晶体管(nFET)伪栅极堆叠与p型场效晶体管(pFET)伪栅极堆叠；
108～于p型场效晶体管(pFET)区域，形成一p型金属栅电极；
110～使用一包含氮气与氧气的回火气体，对铝层实施一回火工艺；
112～实施一蚀刻工艺，以移除n型场效晶体管(nFET)区域中n型场效晶体管(nFET)伪栅极的多晶硅层；
114～于n型场效晶体管(nFET)区域，形成一n型栅电极；
200～半导体结构；
210～半导体基板；
220～隔离结构；
224～n型场效晶体管(nFET)区域；
226～p型场效晶体管(pFET)区域；
232、256～界面层；
234～高介电常数材料层；
238～多晶硅层；
240、242～轻掺杂漏极(LDD)结构；
244～n型场效晶体管(nFET)伪栅极；
246～p型场效晶体管(nFET)伪栅极；
248～间隙壁；
250、251～重掺杂源/漏极(S/D)结构；
252～层间介电(ILD)层；
253、257～金属层；
254～p型(金属)栅电极(铝层)；
258～n型(金属)栅电极(铝层)。
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
图1为根据本发明各种观点，一具有一金属栅极堆叠半导体元件制造方法100实施例的流程图。图2～图6为根据本发明一或多个实施例观点，一半导体结构200于不同工艺阶段的剖面示意图。半导体结构200及其制造方法100的描述请参阅图1～图6。
请参阅图1、图2，本发明半导体元件的制造方法100开始于步骤102，提供一半导体基板210。半导体基板210包括硅，也可选择性地包括锗、锗化硅或其他适合的半导体材料。半导体基板210也包括不同隔离结构220，例如形成于基板中以分离不同元件或区域的浅沟槽隔离物。在一实施例中，半导体基板210包括一供n型场效晶体管(nFET)形成的n型场效晶体管(nFET)区域224以及一供p型场效晶体管(pFET)形成的p型场效晶体管(pFET)区域226。在一实施例中，n型场效晶体管(nFET)与p型场效晶体管(pFET)分别包括例如n型金属氧化物半导体场效晶体管(nMOSFET)与p型金属氧化物半导体场效晶体管(pMOSFET)的金属氧化物半导体场效晶体管(MOSFET)。
仍请参阅图1、图2，本发明半导体元件的制造方法100进行至步骤104，形成不同栅极材料层。在一实施例中，不同栅极材料层包括一高介电常数材料层234与一多晶硅层238。借由原子层沉积(ALD)或其他适当工艺形成高介电常数材料层234。其他形成高介电常数材料层234的方法包括金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、紫外光臭氧氧化及分子束外延(MBE)。在一实施例中，高介电常数材料包括氧化铪(HfO2)。高介电常数材料层234也可选择性地包括氮化金属、金属硅化物或其他金属氧化物。
在一实施例中，于半导体基板210上，可额外地形成一界面层(IL)232，插入于半导体基板210与高介电常数材料层234之间。界面层(IL)232包括例如一薄氧化硅层。于形成高介电常数材料层234前，于半导体基板210上，形成薄氧化硅层。可借由原子层沉积(ALD)或热氧化形成薄氧化硅层。在另一实施例中，于高介电常数材料层234上，可形成一金属层。在一实施例中，金属层包括氮化钛。高介电常数材料层234结合氮化钛层可改善元件效能，例如降低漏电流。
之后，于高介电常数材料层234上，形成多晶硅层238。在一实施例中，借由化学气相沉积(CVD)或其他适当技术形成多晶硅层238。在一实施例中，于化学气相沉积(CVD)工艺中，可使用硅烷(SiH4)作为一化学气体，以形成多晶硅层238。
请参阅图1、图3，本发明半导体元件的制造方法100进行至步骤106，图案化不同材料层，以形成不同n型场效晶体管(nFET)伪栅极堆叠与p型场效晶体管(pFET)伪栅极堆叠。在一实施例中，步骤106于n型场效晶体管(nFET)区域224形成一n型场效晶体管(nFET)伪栅极244，于p型场效晶体管(pFET)区域226形成一p型场效晶体管(pFET)伪栅极246。于步骤106中，借由包括微影图案化及蚀刻工艺移除部份不同材层，以形成n型场效晶体管(nFET)伪栅极244与p型场效晶体管(pFET)伪栅极246。
在一实施例中，于栅极材料层上，形成一图案化光致刻蚀剂层(于光致刻蚀剂层中定义一或多个开口)。借由一光刻工艺形成一图案化光致刻蚀剂层。典型光刻工艺可包括光致刻蚀剂涂布、软烤、光掩模对准、曝光、曝光后烘烤、光致刻蚀剂显影及硬烤等工艺步骤。光刻曝光工艺也可以其他适当方法例如无光掩模光刻、电子束直写或离子束直写取代。
之后，借由图案化光致刻蚀剂层开口，实施一蚀刻工艺，以移除不同栅极材料层。在一实施例中，蚀刻工艺为一干蚀刻工艺。在一实施例中，干蚀刻工艺施予一含氟等离子体，以移除多晶硅层238。在另一实施例中，干蚀刻工艺施予一含氟等离子体，以移除多晶硅层238与高介电常数材料层234。在另一实施例中，蚀刻气体包括四氟化碳(CF4)。蚀刻工艺也可选择性地包括多重蚀刻步骤，以蚀刻不同栅极材料层。在另一实施例中，蚀刻工艺包括例如含氟化学物的湿蚀刻。
在另一实施例中，于栅极材料层上，形成一硬掩模层。硬掩模层包括一或多层借由例如化学气相沉积(CVD)等适当工艺形成的介电材料。在不同实施例中，硬掩模层包括氧化硅、氮化硅、氮氧化硅或其组合的多层膜结构。于硬掩模层上，形成一图案化光致刻蚀剂层。之后，借由图案化光致刻蚀剂层开口，蚀刻移除硬掩模层，获得一图案化硬掩模层。对硬掩模层实施的蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺或其组合，例如可使用氟化氢(HF)溶液蚀刻一氧化硅硬掩模层。
于n型场效晶体管(nFET)区域224与p型场效晶体管(pFET)区域226，借由不同离子注入工艺形成轻掺杂漏极(LDD)结构，并使轻掺杂漏极(LDD)区对准相对应的伪栅极。在一实施例中，轻掺杂漏极(LDD)结构240包括n型掺质，形成于n型场效晶体管(nFET)区域224。轻掺杂漏极(LDD)结构242包括p型掺质，形成于p型场效晶体管(pFET)区域226。于沉积介电层与实施干蚀刻工艺后，形成间隙壁248。借由不同离子注入工艺形成重掺杂源/漏极(S/D)结构，并对准相对应间隙壁的边缘。在一实施例中，重掺杂源/漏极(S/D)结构250包括n型掺质，形成于n型场效晶体管(nFET)区域224。重掺杂源/漏极(S/D)结构251包括p型掺质，形成于p型场效晶体管(pFET)区域226。在另一实施例中，于半导体基板210上，借由化学气相沉积(CVD)或其他适当方法可额外地形成一例如氮化硅的蚀刻终止层(ESL)。
于半导体基板210与伪栅极堆叠上，借由一例如化学气相沉积(CVD)或旋涂式玻璃法(SOG)的适当工艺形成一层间介电(ILD)层252。层间介电(ILD)层252包括一例如氧化硅的介电材料、低介电常数介电材料、其他适合的介电材料或其组合。举例来说，借由一高密度等离子体化学气相沉积(CVD)形成层间介电(ILD)层252。层间介电(ILD)层252设置于半导体基板210上，位于伪栅极堆叠之间。层间介电(ILD)层252更进一步设置于伪栅极堆叠上。
之后，对半导体基板210实施一化学机械研磨(CMP)工艺，以平坦化半导体基板210，露出n型场效晶体管(nFET)伪栅极244与p型场效晶体管(pFET)伪栅极246的多晶硅层238。在一实施例中，若于多晶硅层238上形成一用于形成伪栅极堆叠的硬掩模，则实施化学机械研磨(CMP)工艺，直至露出硬掩模为止。之后，实施一例如湿蚀刻浸泡的蚀刻工艺，以移除硬掩模，露出多晶硅层238。
请参阅图1、图4，本发明半导体元件的制造方法100进行至步骤108，于p型场效晶体管(pFET)区域226，形成一p型金属栅电极254。p型栅电极254包括一金属层或具有一多重金属材料的多层结构。首先，借由一包括光刻图案化与蚀刻的工艺移除p型场效晶体管(pFET)伪栅极246的多晶硅层238，以形成栅极沟槽。在一实施例中，于半导体基板210上，形成一图案化光致刻蚀剂层覆盖n型场效晶体管(nFET)伪栅极244，但留有一开口露出p型场效晶体管(pFET)伪栅极246。之后，借由一蚀刻工艺移除p型场效晶体管(pFET)伪栅极246，例如可使用氢氧化钾溶液移除p型场效晶体管(pFET)伪栅极246的多晶硅层238。在另一实施例中，蚀刻工艺包括多重蚀刻步骤，以移除多晶硅层238或其他欲移除的材料层，于p型场效晶体管(pFET)区域226，形成一栅极沟槽，或称为p栅极沟槽。于移除p型场效晶体管(pFET)伪栅极246的多晶硅层238后，借由一湿化学物或氧气等离子体的灰化移除图案化光致刻蚀剂层。
于p型场效晶体管(pFET)区域226的栅极沟槽中，借由一例如物理气相沉积(PVD)、化学气相沉积(CVD)或电镀的适当技术填入一或多种金属材料。在一实施例中，于p型场效晶体管(pFET)区域226的栅极沟槽中，沉积一金属层253，其中金属层253对p型场效晶体管(pFET)具有一适当的工作函数。金属层253也可称为p金属或p型金属。在一实施例中，p金属具有一等于或大于5.2eV的工作函数。举例来说，p金属包括氮化钛。在另一实施例中，金属层253包括其他适合的导电材料，例如其他适合的金属或合金，以调整工作函数，改善包括门槛电压的元件效能。之后，于p型场效晶体管(pFET)区域226的栅极沟槽中，填入一铝层254。在一实施例中，于p型场效晶体管(pFET)区域226的栅极沟槽中，借由一物理气相沉积(PVD)工艺形成铝层254。在另一实施例中，于一物理气相沉积(PVD)设备的不同腔室中，借由物理气相沉积(PVD)形成金属层253与铝层254。
之后，对半导体基板210实施一化学机械研磨(CMP)工艺，以移除层间介电(ILD)层252上多余的材料，包括金属层253与铝层254。平坦化半导体基板210表面，以利后续工艺步骤。获得一包括金属层253与铝层254的p型场效晶体管(pFET)栅电极。
仍请参阅图1、图4，本发明半导体元件的制造方法100进行至步骤110，使用一包含氮气与氧气的回火气体，对铝层254实施一回火工艺。在一实施例中，回火气体包括一氧化二氮(N2O)。在另一实施例中，回火气体包括氧化氮(NO)。在另一实施例中，回火气体可选择性地包括一氧化二氮(N2O)、氧化氮(NO)、氮(N2)或其组合。在一实施例中，回火温度介于400～450度之间。在另一实施例中，回火时间介于30～60秒之间。在另一实施例中，回火工艺包括一大气压的回火压力。在另一实施例中，于一物理气相沉积(PVD)设备，例如物理气相沉积(PVD)设备的一腔室中实施回火工艺，以形成铝层254。在另一实施例中，于一物理气相沉积(PVD)腔室，以大约450W的偏功率实施回火工艺。对半导体基板210实施一回火工艺，以于p型场效晶体管(pFET)区域226的铝层254上，形成一界面层256。界面层256包括铝、氮与氧，或可称为一氮氧化铝(AlON)层。借由铝与含氮、氧气体之间的作用形成界面层256。在一实施例中，界面层256的厚度约为100埃。
请参阅图1、图5，本发明半导体元件的制造方法100进行至步骤112，实施一蚀刻工艺，以移除n型场效晶体管(nFET)区域224中n型场效晶体管(nFET)伪栅极244的多晶硅层238。在一实施例中，蚀刻工艺包括一使用一含氟气体的干蚀刻，以移除多晶硅层238。在另一实施例中，于干蚀刻后，进行一湿蚀刻，以移除干蚀刻过程中所产生的高分子残余物。湿蚀刻使用一含氟化学物，以移除高分子残余物。在另一实施例中，蚀刻工艺额外地包括其他蚀刻步骤，以移除多晶硅层238或其他欲移除的材料层，而于n型场效晶体管(nFET)区域224形成一栅极沟槽(或n栅极沟槽)。
请参阅图1、图6，本发明半导体元件的制造方法100进行至步骤114，于n型场效晶体管(nFET)区域224，形成一n型栅电极258。n型栅电极258包括一金属层257或具有一多重金属材料的多层结构。在一实施例中，金属层257对n型场效晶体管(nFET)具有一适当的工作函数，以改善元件效能。在一实施例中，金属层257具有一等于或小于4.2eV的工作函数。举例来说，金属层257包括钽。金属层257也可称为n金属或n型金属。之后，于n型场效晶体管(pFET)区域224的栅极沟槽中，填入一铝层258。在一实施例中，于n型场效晶体管(nFET)区域224的栅极沟槽中，借由一例如物理气相沉积(PVD)的适当工艺填入铝层258。在其他实施例中，可借由其他适当技术例如化学气相沉积(CVD)、电镀或其组合形成铝层258。
对半导体基板210实施另一化学机械研磨(CMP)工艺，以移除多余的n金属与铝层258。平坦化半导体基板210表面，以利后续工艺步骤。
根据本发明半导体元件制造方法100的不同实施例，本发明工艺优点描述如下。本发明于不同实施例中提供不同优点，而无特定优点为所有实施例所必要。在一实施例中，于对p型场效晶体管(pFET)区域226的铝层254实施回火工艺后，于铝层254上，形成界面层256。界面层256的功能宛如一与铝层254自对准的硬掩模层，以保护铝层254免于损伤以及后续蚀刻工艺于移除n型场效晶体管(nFET)区域224中n型场效晶体管(nFET)伪栅极244的多晶硅层238的过程中保护铝层254免于被蚀刻。且可避免n金属填入p型场效晶体管(pFET)区域226的栅极沟槽，使p型金属栅电极254得以维持其完整性与期望的工作函数。因此，可避免p型场效晶体管(pFET)的门槛电压漂移。在另一实施例中，p型金属栅电极254的电阻无消极性增加，可降低半导体结构的RC延迟，改善电路效能。在另一实施例中，p型金属栅电极254的空隙填入已获改善。此外，考虑对铝层254实施化学机械研磨(CMP)工艺恐导致铝层254产生缺陷，本发明实施的回火工艺不但可额外地致密化铝层254，也可降低化学机械研磨(CMP)工艺所造成的缺陷。
本发明半导体结构及其制造方法包括不同选择。在另一实施例中，p型金属栅电极254与n型金属栅电极258形成的顺序不同。此例中，借由移除多晶硅层238、沉积n金属、填入铝层258、实施一化学机械研磨(CMP)工艺以平坦化半导体基板210以及移除于n型金属栅电极258上的n金属与铝层258，以首先形成n型金属栅电极258。之后，对半导体基板210实施一回火工艺，以于n型场效晶体管(nFET)区域224的铝层258上形成一界面层。界面层覆盖n型金属栅电极258，而露出p型场效晶体管(pFET)区域226的p型场效晶体管(pFET)伪栅极246。就形成方法与组成而言，于n型场效晶体管(nFET)区域224实施的回火工艺与借由该回火工艺形成于铝层258上的界面层与于p型场效晶体管(pFET)区域226实施的回火工艺与借由该回火工艺形成于铝层254上的界面层256大致相同，例如回火工艺包括一同时含氮与氧例如一氧化二氮(N2O)与氧化氮(NO)的回火气体。之后，移除p型场效晶体管(pFET)区域226中p型场效晶体管(pFET)伪栅极246的多晶硅层238。之后，借由包括沉积p金属、填入铝层254、实施一化学机械研磨(CMP)工艺以平坦化半导体基板210以及移除于p型金属栅电极254上的p金属与铝层254的工艺，以形成p型金属栅电极254。
根据本发明半导体结构及其制造方法100的不同实施例，形成不同组成与结构的金属栅极堆叠，作为n型场效晶体管(nFET)与p型场效晶体管(pFET)。n型场效晶体管(nFET)区域224与p型场效晶体管(pFET)区域226的工作函数各自独立。在不同实施例中，n型场效晶体管(nFET)与p型场效晶体管(pFET)的效能已予最适化及改善。而前述有关金属栅极形成的缺点也已消除或减少。
在另一实施例中，可借由一例如原子层沉积(ALD)的适当工艺形成高介电常数材料层234。其他形成高介电常数材料层234的方法包括金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)及分子束外延(MBE)。在一实施例中，高介电常数材料包括氧化铪(HfO2)。在另一实施例中，高介电常数材料包括氧化铝。高介电常数材料层234也可选择性地包括氮化金属、金属硅化物或其他金属氧化物。插入于半导体基板210与高介电常数材料层234之间的界面层(IL)232可为氧化硅，借由例如热氧化、原子层沉积(ALD)或紫外光臭氧氧化等不同适当的方法而形成。界面氧化硅层的厚度可低于10埃。在另一实施例中，界面氧化硅层的厚度约为5埃。
可借由物理气相沉积(PVD)或其他适当工艺形成不同的金属栅极层。本发明半导体结构可包括一额外的覆盖层，插入于高介电常数材料层234与金属栅极层之间。在一实施例中，覆盖层包括氧化镧(LaO)。覆盖层可选择性地包括其他适合材料。于设置多晶硅层238前，可于高介电常数材料层234上形成覆盖层。在另一实施例中，可于高介电常数材料层234与n金属层/p金属层之间插入一氮化钛层，以降低漏电流。
在另一实施例中，高介电常数材料层可形成于栅极最终工艺。亦即，自相对应的伪栅极移除多晶硅层238后，于一栅极沟槽(例如n型栅极沟槽或p型栅极沟槽)中，形成高介电常数材料层。之后，于栅极沟槽内的高介电常数材料层上，形成一相对应的金属层(例如n金属或p金属)以及于沟槽中填入一铝层。此例中，高介电常数材料层可分别形成于n金属栅极与p金属栅极中。
不同图案化工艺可包括借由一光刻工艺形成一图案化光致刻蚀剂层。典型光刻工艺可包括光致刻蚀剂涂布、软烤、光掩模对准、曝光、曝光后烘烤、光致刻蚀剂显影及硬烤等工艺步骤。光刻曝光工艺也可以其他适当方法例如无光掩模光刻、电子束直写、离子束直写或分子拓印取代。
在另一实施例中，不同图案化工艺可包括形成一额外或选择性的图案化硬掩模层。在一实施例中，图案化硬掩模层包括氮化硅。如形成图案化氮化硅硬掩模的一实施例中，于多晶硅层238上，借由一低压化学气相沉积(LPCVD)工艺沉积一氮化硅层。于化学气相沉积(CVD)工艺中，使用包括二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨)硅烷(BTBAS或C8H22N2Si)及二硅烷(DS或Si2H6)的前驱物，以形成氮化硅层。利用一光刻工艺进一步图案化氮化硅层，以形成一图案化光致刻蚀剂层，并进行一蚀刻工艺，以蚀刻图案化光致刻蚀剂层开口内的氮化硅。也可使用其他介电材料作为图案化硬掩模。举例来说，可使用氮氧化硅作为一硬掩模。
本发明也可实施其他工艺步骤以形成不同掺杂区，例如源极区与漏极区。在一实施例中，于n型场效晶体管(nFET)区域224，借由一离子注入工艺形成一p阱。在一实施例中，于p型场效晶体管(pFET)区域226，借由另一离子注入工艺形成一n阱。在另一实施例中，栅极间隙壁可具有一多层结构，其材质可包括氧化硅、氮化硅、氮氧化硅或其他介电材料。借由多重离子注入步骤可形成n型掺质或p型掺质其中任一的掺杂源极区、掺杂漏极区与轻掺杂漏极(LDD)区。用来形成相关掺杂区的n型掺质可包括磷、砷及/或其他材料。p型掺质可包括硼、铟及/或其他材料。
本发明也可进一步形成例如多层内连线(MLI)的其他结构。多层内连线(MLI)包括例如传统介层窗或接触窗的垂直内连线以及例如金属导线的水平内连线。不同内连线结构可使用不同导电材料，包括铜、钨与硅化物。在一实施例中，利用一镶嵌工艺，以形成铜相关的多层内连线(MLI)结构。在另一实施例中，于接触孔中，使用钨以形成钨插栓。
隔离结构可包括利用不同工艺技术形成的不同结构，例如一隔离结构可包括浅沟槽隔离(STI)结构。浅沟槽隔离(STI)的形成可包括于一基底中蚀刻一沟槽以及于沟槽中填入例如氧化硅、氮化硅或氮氧化硅的绝缘材料。填满的沟槽可具有一多层结构，例如一热氧化垫层与填入沟槽的氮化硅。在一实施例中，可借由一工艺顺序形成浅沟槽隔离(STI)结构，例如成长一垫氧化层、形成一低压化学气相沉积(LPCVD)氮化层、借由光致刻蚀剂与掩模图案化一浅沟槽隔离(STI)开口、于基底中蚀刻一沟槽、选择性成长一热氧化沟槽垫层以改善沟槽界面、于沟槽中填入化学气相沉积(CVD)氧化物、利用化学机械研磨(CMP)以回蚀刻以及剥除氮化物以留下浅沟槽隔离(STI)结构。
不同实施例的半导体结构及其制造方法可应用于具有一高介电常数材料与金属栅极结构的其他半导体元件，例如应变半导体基板或一异质半导体元件，例如一应变半导体基板可包括p型场效晶体管(pFET)区域226的锗化硅(SiGe)，以增进p型场效晶体管(pFET)通道中的载子迁移率。在另一实施例中，应变半导体基板可包括n型场效晶体管(nFET)区域224的碳化硅(SiC)，以增进n型场效晶体管(nFET)通道中的载子迁移率。
本发明不限定于包括一金属氧化物半导体(MOS)晶体管半导体结构的应用，可延伸至其他具有一金属栅极堆叠的集成电路，例如半导体结构可包括一动态随机存取存储器(DRAM)单元、一单电子晶体管(SET)及/或其他微电子元件。在另一实施例中，半导体结构包括鳍式场效晶体管(FinFET)。本发明揭示的观点也可适用于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管与其他多栅极晶体管，以及可应用于不同元件，包括传感单元、存储单元、逻辑单元与其他单元。
在另一实施例中，半导体结构可包括一外延层，例如基板可具有一覆盖于一主体半导体上的外延层。再者，基板可产生应变以改善元件效能。例如外延层可包括一不同于主体半导体材料的半导体材料，例如一覆盖于一主体硅上的锗化硅层或一覆盖于一主体锗化硅上的硅层，主体锗化硅借由一包含选择性外延成长(SEG)的工艺所形成。此外，基板可包括一绝缘层上覆半导体(SOI)结构。基板可选择性地包括一埋入介电层，例如一埋入氧化(BOX)层，借由氧植入分离(SIMOX)技术、芯片接合、选择性外延成长(SEG)或其他适当方法所形成。
因此，本发明提供一种半导体元件金属栅极堆叠的制造方法，包括形成一第一伪栅极与一第二伪栅极于一半导体基板上，每一第一与第二伪栅极包括一介电材料层与一多晶硅层，形成于该介电材料层上；移除该第一伪栅极的该多晶硅层，以形成一第一栅极沟槽；形成一第一金属栅电极于该第一栅极沟槽中，该第一金属栅电极包括一第一金属层与一第一铝层，该第一金属层具有一第一工作函数，该第一铝层形成于该第一金属层上；对该半导体基板实施一化学机械研磨(CMP)工艺；对该第一金属栅电极的该第一铝层实施一回火工艺，该回火工艺包括一含氮与含氧气体，其回火时间低于60秒；实施一蚀刻工艺，以移除该第二伪栅极的该多晶硅层，以形成一第二栅极沟槽；以及形成一第二金属栅电极于该第二栅极沟槽中，该第二金属栅电极包括一第二金属层与一第二铝层，该第二金属层具有一第二工作函数，不同于该第一工作函数，该第二铝层形成于该第二金属层上。
本发明也提供另一实施例，一种金属栅极堆叠的制造方法，包括形成一第一伪栅极与一第二伪栅极于一基板上；移除该第一伪栅极的一多晶硅层，以形成一第一栅极沟槽；形成一第一金属层与一第一铝层于该第一栅极沟槽中；对该基板实施一化学机械研磨(CMP)工艺；使用一含氮与含氧气体，对该第一铝层实施一回火工艺，以形成一界面层于该第一铝层上，该界面层含铝、氮与氧；移除该第二伪栅极的一多晶硅层，以形成一第二栅极沟槽；以及形成一第二金属层与一第二铝层于该第二栅极沟槽中，该第二铝层形成于该第二金属层上。
本发明也提供一实施例，一种半导体结构，包括一第一型场效晶体管与一第二型场效晶体管于一基板上。该第一型场效晶体管包括一第一栅极，具有一高介电常数材料层，形成于一基板上；一第一金属层，具有一第一工作函数，形成于该高介电常数材料层上；一第一铝层，形成于该第一金属层上；以及一界面层，包括铝、氮与氧，形成于该第一铝层上。该第二型场效晶体管包括一第二栅极，具有该高介电常数材料层，形成于该基板上；一第二金属层，具有一第二工作函数，形成于该高介电常数材料层上，该第二工作函数与该第一工作函数不同；以及一第二铝层，形成于该第二金属层上。
虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作改变与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体结构的制造方法，包括：
形成一第一伪栅极与一第二伪栅极于一半导体基板上，每一第一与第二伪栅极包括一介电材料层与一多晶硅层，形成于该介电材料层上；
移除该第一伪栅极的该多晶硅层，以形成一第一栅极沟槽；
形成一第一金属栅电极于该第一栅极沟槽中，该第一金属栅电极包括一第一金属层与一第一铝层，该第一金属层具有一第一工作函数，该第一铝层形成于该第一金属层上；
对该半导体基板实施一化学机械研磨工艺；
对该第一金属栅电极的该第一铝层实施一回火工艺，该回火工艺包括一含氮与含氧气体，其回火时间低于60秒；
实施一蚀刻工艺，以移除该第二伪栅极的该多晶硅层，以形成一第二栅极沟槽；以及
形成一第二金属栅电极于该第二栅极沟槽中，该第二金属栅电极包括一第二金属层与一第二铝层，该第二金属层具有一第二工作函数，不同于该第一工作函数，该第二铝层形成于该第二金属层上。
2.如权利要求1所述的半导体结构的制造方法，其中实施该回火工艺包括施予一一氧化二氮气体。
3.如权利要求1所述的半导体结构的制造方法，其中实施该回火工艺包括施予一氧化氮气体。
4.如权利要求1所述的半导体结构的制造方法，其中实施该回火工艺包括一回火温度，介于400～450度之间。
5.如权利要求1所述的半导体结构的制造方法，其中实施该回火工艺包括于一大气压力下实施该回火工艺，时间大于30秒。
6.如权利要求1所述的半导体结构的制造方法，其中对该第一铝层实施该回火工艺，以形成一界面层，对该蚀刻工艺具有一抗蚀刻能力。
7.如权利要求6所述的半导体结构的制造方法，其中该界面层包括铝、氮与氧。
8.如权利要求1所述的半导体结构的制造方法，其中该第一工作函数等于或大于5.2eV，该第二工作函数等于或小于4.2eV。
9.如权利要求1所述的半导体结构的制造方法，其中形成该第一伪栅极与该第二伪栅极包括形成一高介电常数材料层于该半导体基板上，形成该多晶硅层于该高介电常数材料层上，以及图案化该高介电常数材料层与该多晶硅层以形成该第一与第二伪栅极。
10.一种半导体结构的制造方法，包括：
形成一第一伪栅极与一第二伪栅极于一基板上；
移除该第一伪栅极的一多晶硅层，以形成一第一栅极沟槽；
形成一第一金属层与一第一铝层于该第一栅极沟槽中；
对该基板实施一化学机械研磨工艺；
使用一含氮与含氧气体，对该第一铝层实施一回火工艺，以形成一界面层于该第一铝层上，该界面层含铝、氮与氧；
移除该第二伪栅极的一多晶硅层，以形成一第二栅极沟槽；以及
形成一第二金属层与一第二铝层于该第二栅极沟槽中，该第二铝层形成于该第二金属层上。
11.如权利要求10所述的半导体结构的制造方法，其中该第一金属层具有一工作函数，其与该第二金属层具有的另一工作函数不同。
12.如权利要求10所述的半导体结构的制造方法，其中实施该回火工艺包括使用一回火气体，该回火气体选自由一氧化二氮、氧化氮与其组合所组成的族群。
13.如权利要求10所述的半导体结构的制造方法，其中实施该回火工艺包括一回火时间、一回火温度与一回火压力，该回火时间介于30～60秒之间，该回火温度介于400～450度之间，该回火压力为一大气压。
14.一种半导体结构，包括：
一第一型场效晶体管，具有一第一栅极，包括：
一高介电常数材料层，形成于一基板上；
一第一金属层，具有一第一工作函数，形成于该高介电常数材料层上；
一第一铝层，形成于该第一金属层上；以及
一界面层，包括铝、氮与氧，形成于该第一铝层上；以及
一第二型场效晶体管，具有一第二栅极，包括：
该高介电常数材料层，形成于该基板上；
一第二金属层，具有一第二工作函数，形成于该高介电常数材料层上，该第二工作函数与该第一工作函数不同；以及
一第二铝层，形成于该第二金属层上。
15.如权利要求14所述的半导体结构，其中该该第一工作函数大于5.2eV，该第二工作函数小于4.2eV。
CN2010105292703A 2009-12-31 2010-10-29 半导体结构及其制造方法 Expired - Fee Related CN102117745B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/651,017 2009-12-31
US12/651,017 US8119473B2 (en) 2009-12-31 2009-12-31 High temperature anneal for aluminum surface protection

Publications (2)

Publication Number Publication Date
CN102117745A true CN102117745A (zh) 2011-07-06
CN102117745B CN102117745B (zh) 2012-10-03

Family

ID=44186399

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010105292703A Expired - Fee Related CN102117745B (zh) 2009-12-31 2010-10-29 半导体结构及其制造方法

Country Status (2)

Country Link
US (2) US8119473B2 (zh)
CN (1) CN102117745B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219367A (zh) * 2012-01-19 2013-07-24 台湾积体电路制造股份有限公司 用于FinFET器件的具有共形多晶硅层的复合伪栅极
CN103367406A (zh) * 2012-03-30 2013-10-23 美国博通公司 包括只读存储器（rom）阵列的第一存储单元晶体管的集成电路（ic）及其制作方法
CN105826174A (zh) * 2015-01-05 2016-08-03 联华电子股份有限公司 半导体装置及其制作方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5640379B2 (ja) 2009-12-28 2014-12-17 ソニー株式会社 半導体装置の製造方法
US8564066B2 (en) * 2010-06-18 2013-10-22 International Business Machines Corporation Interface-free metal gate stack
US8357574B2 (en) * 2010-10-14 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating epitaxial structures
US9287252B2 (en) * 2011-03-15 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor mismatch reduction
US8598663B2 (en) * 2011-05-16 2013-12-03 International Business Machines Corporation Semiconductor structure having NFET and PFET formed in SOI substrate with underlapped extensions
US9129856B2 (en) * 2011-07-08 2015-09-08 Broadcom Corporation Method for efficiently fabricating memory cells with logic FETs and related structure
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101812593B1 (ko) 2011-12-14 2017-12-28 삼성전자 주식회사 트랜지스터를 포함하는 반도체 장치의 제조 방법
US8941184B2 (en) * 2011-12-16 2015-01-27 International Business Machines Corporation Low threshold voltage CMOS device
CN104160507B (zh) 2011-12-28 2017-10-24 英特尔公司 在三栅极（finfet）工艺上集成多个栅极电介质晶体管的方法
US9576868B2 (en) * 2012-07-30 2017-02-21 General Electric Company Semiconductor device and method for reduced bias temperature instability (BTI) in silicon carbide devices
KR20140016694A (ko) * 2012-07-31 2014-02-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9190409B2 (en) 2013-02-25 2015-11-17 Renesas Electronics Corporation Replacement metal gate transistor with controlled threshold voltage
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
CN104867874B (zh) * 2014-02-21 2018-09-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105990118A (zh) * 2015-02-17 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US9679985B1 (en) * 2016-06-20 2017-06-13 Globalfoundries Inc. Devices and methods of improving device performance through gate cut last process
US10720516B2 (en) * 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack structure and method for forming the same
EP3718142A4 (en) 2017-11-30 2021-09-22 Intel Corporation STRUCTURING RIBS FOR THE PRODUCTION OF AN INTEGRATED CIRCUIT
US11605566B2 (en) 2021-01-19 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure for metal gates

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1396651A (zh) * 2001-07-16 2003-02-12 旺宏电子股份有限公司 制作具有对称域值电压的nmos以及pmos的方法
CN1450600A (zh) * 2002-04-10 2003-10-22 台湾积体电路制造股份有限公司 制作双栅极结构的方法
US20060148150A1 (en) * 2005-01-03 2006-07-06 Kavalieros Jack T Tailoring channel dopant profiles
US20080079084A1 (en) * 2006-09-28 2008-04-03 Micron Technology, Inc. Enhanced mobility MOSFET devices
CN101577293A (zh) * 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1396651A (zh) * 2001-07-16 2003-02-12 旺宏电子股份有限公司 制作具有对称域值电压的nmos以及pmos的方法
CN1450600A (zh) * 2002-04-10 2003-10-22 台湾积体电路制造股份有限公司 制作双栅极结构的方法
US20060148150A1 (en) * 2005-01-03 2006-07-06 Kavalieros Jack T Tailoring channel dopant profiles
CN101577293A (zh) * 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
US20080079084A1 (en) * 2006-09-28 2008-04-03 Micron Technology, Inc. Enhanced mobility MOSFET devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219367A (zh) * 2012-01-19 2013-07-24 台湾积体电路制造股份有限公司 用于FinFET器件的具有共形多晶硅层的复合伪栅极
CN103219367B (zh) * 2012-01-19 2016-04-06 台湾积体电路制造股份有限公司 用于FinFET器件的具有共形多晶硅层的复合伪栅极
CN103367406A (zh) * 2012-03-30 2013-10-23 美国博通公司 包括只读存储器（rom）阵列的第一存储单元晶体管的集成电路（ic）及其制作方法
US9276004B2 (en) 2012-03-30 2016-03-01 Broadcom Corporation ROM arrays having memory cell transistors programmed using metal gates
CN105826174A (zh) * 2015-01-05 2016-08-03 联华电子股份有限公司 半导体装置及其制作方法
CN105826174B (zh) * 2015-01-05 2021-06-15 联华电子股份有限公司 半导体装置及其制作方法

Also Published As

Publication number Publication date
US20110156166A1 (en) 2011-06-30
US20120086075A1 (en) 2012-04-12
US8119473B2 (en) 2012-02-21
US8237231B2 (en) 2012-08-07
CN102117745B (zh) 2012-10-03

Similar Documents

Publication Publication Date Title
CN102117745B (zh) 半导体结构及其制造方法
CN101707190B (zh) 金属栅极堆叠的形成方法及具有金属栅极堆叠的集成电路
US7378713B2 (en) Semiconductor devices with dual-metal gate structures and fabrication methods thereof
CN102148147A (zh) 半导体元件金属栅极堆叠的制造方法
CN102214579B (zh) 半导体元件的制作方法及半导体元件
CN101661904B (zh) 半导体元件及其制造方法
US8093116B2 (en) Method for N/P patterning in a gate last process
CN102103994B (zh) 高介电常数介电层和/或金属栅极元件的制造方法
KR101618511B1 (ko) 고-ｋ 금속 게이트 디바이스를 위한 자가-정렬된 절연막
CN101673765B (zh) 半导体装置及其制造方法
TWI478218B (zh) 半導體裝置及製作具有金屬閘極堆疊的半導體裝置的方法
CN102376538B (zh) 形成多晶硅电阻装置的方法以及半导体装置
CN103000572A (zh) 高k金属栅极器件的接触件
CN101714507A (zh) 具有金属栅极堆叠的半导体装置及其制造方法
JP2010123947A (ja) 性能を改善する新しいレイアウト構造
CN104241135A (zh) 在硅化物形成之前在触点蚀刻之后添加的电介质衬里
CN101728273A (zh) 半导体元件及其制造方法
CN101656206B (zh) 形成半导体元件及其金属栅极堆叠的方法
CN103094214A (zh) 制作半导体器件的方法
JP2006108439A (ja) 半導体装置
CN103137456A (zh) Pmos晶体管金属栅极的制造方法
CN220856579U (zh) 半导体装置
CN220963349U (zh) 半导体装置
TW202105618A (zh) 半導體裝置及其製造方法
JP2010056239A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121003

CF01 Termination of patent right due to non-payment of annual fee